KR19980053440A - 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터 제조 방법에 관한 것으로, 실리사이드층을 형성하기 위한 열처리시 발생되는 게이트 전극의 변형을 방지하기 위하여 게이트 전극의 측벽 상부가 일부 노출되도록 절연막 스페이서를 형성하므로써 소자의 전기적 특성 및 신뢰성이 향상될 수 있도록 한 트랜지스터 제조 방법에 관한 것이다.
Description
본 발명은 트랜지스터 제조 방법에 관한 것으로, 특히 폴리사이드(Ploycide) 구조를 갖는 게이트 전극의 변형을 방지할 수 있도록 한 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로 트랜지스터는 게이트 전극, 소오스 및 드레인 영역으로 이루어진다. 상기 게이트 전극은 폴리실리콘과 같은 도전물로 이루어지며 하부의 실리콘 기판과는 게이트 전극에 의해 전기적으로 분리된다. 그리고 상기 소오스 및 드레인 영역은 상기 게이트 전극 양측부의 상기 실리콘 기판에 형성되며 불순물 이온이 주입된 접합영역으로 이루어진다. 그러면 종래의 트랜지스터 제조 방법을 설명하면 다음과 같다.
도 1A 내지 도 1C는 종래의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도로서, 도 1A는 실리콘 기판(1)상에 게이트 산화막(2) 및 폴리실리콘층을 순차적으로 형성한 후 상기 폴리실리콘층 및 게이트 산화막(2)을 순차적으로 패터닝하여 게이트 전극(3)을 형성하고 패터닝된 상기 게이트 산화막(2) 및 게이트 전극(3)의 측벽에 절연막 스페이서(4)를 형성한 상태의 단면도이다.
도 1B는 상기 게이트 전극(3) 양측부의 노출된 상기 실리콘 기판(1)에 불순물 이온을 주입하여 접합영역(5)을 형성한 후 전체 상부면에 금속층(6)을 형성한 상태의 단면도로서, 상기 금속층(6)은 티타늄을 증착하여 형성한다.
도 1C는 금속과 실리콘의 반응에 의해 상기 게이트 전극(3) 및 상기 접합영역(5)의 표면부에 실리사이드층(6A)이 형성되도록 열처리를 실시한 후 잔류된 상기 금속층(6)을 제거한 상태의 단면도이다.
상기와 같은 방법을 이용하는 경우 상기 절연막 스페이서(4)에 의해 상기 게이트 전극(3)의 상부에만 금속이 증착된다. 그런데 상기 실리사이드층(6A)을 형성하기 위한 열처리시 상기 게이트 전극(3)의 측벽이 상기 절연막 스페이서(4)에 의해 노출되지 않기 때문에 상가 금속이 상기 게이트 전극(3)의 모서리부에서 기계적으로 고정되는데, 이에 의해 상기 게이트 전극(3) 내부로 전체적인 금속의 확산이 이루어지지 못하여 상기 게이트 전극(3)의 상부가 휘어지는 등의 변형이 발생된다. 그리고 이와 같은 현상을 상기 게이트 전극(3)의 자체 저항값을 증가시키며 후속 공정의 진행을 어렵게 한다.
따라서 본 발명은 게이트 전극의 측벽 상부가 일부 노출되도록 절연막 스페이서를 형성하므로써 상기한 단점을 해소할 수 있는 트랜지스터 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 게이트 전극을 형성한 후 상기 게이트 전극의 측벽 상부가 일부 노출되도록 절연막 스페이서를 형성하는 단계와, 상기 단계로부터 노출된 상기 실리콘 기판에 접합영역을 형성한 후 전체 상부면에 금속층을 형성하는 단계와, 상기 단계로부터 상기 게이트 전극 및 접합영역의 표면부에 실리사이드층이 형성되도록 열처리한 후 잔류된 상기 금속층을 제거하는 단계로 이루어지는 것을 특징으로 한다. 또한, 상기 절연막 스페이서는 산화막 및 질화막중 어느 하나로 형성되고, 상기 금속층은 티타늄막 및 티타늄과 코발트가 적층된 막중 어느 하나의 막으로 형성되며, 상기 열처리는 질소 가스 분위기에서 실시되는 것을 특징으로 한다.
도 1A 내지 도 1C는 종래 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2A 내지 도 2D는 본 발명에 따른 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 및 11:실리콘 기판2 및 12:게이트 산화막
3 및 13:게이트 전극4 및 14:절연막 스페이서
5 및 15:접합영역6 및 16:금속층
6A 및 16A:실리사이드층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2A 내지 도 2D는 본 발명에 따른 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도로서, 도 2A는 실리콘 기판(11)상에 게이트 산화막(12) 및 폴리실리콘층을 순차적으로 형성한 후 상기 폴리실리콘층 및 게이트 산화막(12)을 순차적으로 패터닝하여 게이트 전극(13)을 형성하고 패터닝된 상기 게이트 산화막(12) 및 게이트 전극(13)의 측벽에 절연막 스페이서(14)를 형성한 상태의 단면도인데, 이때 상기 절연막 스페이서(14)는 상기 게이트 전극(13)의 측벽 상부가 일부분 노출되도록 형성된다. 그리고 상기 절연막 스페이서(14)는 산화막 또는 질화막으로 형성된다.
도 2B는 상기 게이트 전극(13) 양측부의 노출된 상기 실리콘 기판(11)에 불순물 이온을 주입하여 접합영역(15)을 형성한 후 전체 상부면에 금속층(16)을 형성한 상태의 단면도로서, 상기 금속층(16)은 티타늄막 또는 티타늄과 코발트가 적층된 막으로 형성된다.
도 2C는 금속과 실리콘의 반응에 의해 상기 게이트 전극(13) 및 상기 접합영역(15)의 표면부에 실리사이드층(16A)이 형성되도록 질소(N2) 가스 분위기하에서 열처리를 실시한 후 잔류된 상기 금속층(16)을 제거한 상태의 단면도로서, 상기 열처리시 상기 금속이 상기 게이트 전극(13)의 상부 및 모서리부를 통해 내부로 균일하게 확산되기 때문에 상기 게이트 전극(13)의 변형이 발생되지 않는다. 또한 상기 열처리시 상기 절연막 스페이서(14)상에 형성된 금속층(16)은 질화되는데, 이는 암모니아수, 과산화 수소수 및 증류수가 1 : 1 : 5로 혼합된 용액을 사용한 선택적 식각 방법으로 제거한다. 그리고 상기 실리사이드층(6A)의 자체 저항값이 감소되도록 열처리를 실시한다.
상술한 바와 같이 본 발명에 의하면 실리사이드층을 형성하기 위한 열처리시 발생되는 게이트 전극의 변형을 방지하기 위하여 게이트 전극의 측벽 상부가 일부 노출되도록 절연막 스페이서를 형성한다. 그러므로 게이트 전극 내부로 금속의 균일한 확산이 이루어져 게이트 전극의 변형이 발생되지 않는다. 따라서 소자의 전기적 특성 및 신뢰성이 향상될 수 있는 효과가 있다.
Claims (5)
- 트랜지스터 제조 방법에 있어서,실리콘 기판상에 게이트 전극을 형성한 후 상기 게이트 전극의 측벽 상부가 일부 노출되도록 절연막 스페이서를 형성하는 단계와,상기 단계로부터 노출된 상기 실리콘 기판에 접합영역을 형성한 후 전체 상부면에 금속층을 형성하는 단계와,상기 단계로부터 상기 게이트 전극 및 접합영역의 표면부에 실리사이드층이 형성되도록 열처리한 후 잔류된 상기 금속층을 제거하는 단계로 이루어지는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 산화막 및 질화막중 어느 하나로 형성된 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 금속층은 티타늄막 및 티타늄과 코발트가 적층된 막중 어느 하나의 막으로 형성된 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 열처리는 질소 가스 분위기에서 실시되는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 잔류된 금속층은 암모니아수, 과산화 수소수 및 증류수가 1 : 1 : 5로 혼합된 용액을 사용한 선택적 식각 방법으로 제거되는 것을 특징으로 하는 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960072544A KR19980053440A (ko) | 1996-12-26 | 1996-12-26 | 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960072544A KR19980053440A (ko) | 1996-12-26 | 1996-12-26 | 트랜지스터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980053440A true KR19980053440A (ko) | 1998-09-25 |
Family
ID=66382728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960072544A KR19980053440A (ko) | 1996-12-26 | 1996-12-26 | 트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980053440A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010064043A (ko) * | 1999-12-24 | 2001-07-09 | 구본준, 론 위라하디락사 | 박막트랜지스터 및 액정표시장치용 어레이기판제조방법 |
-
1996
- 1996-12-26 KR KR1019960072544A patent/KR19980053440A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010064043A (ko) * | 1999-12-24 | 2001-07-09 | 구본준, 론 위라하디락사 | 박막트랜지스터 및 액정표시장치용 어레이기판제조방법 |
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