JPH01144648A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01144648A JPH01144648A JP30428087A JP30428087A JPH01144648A JP H01144648 A JPH01144648 A JP H01144648A JP 30428087 A JP30428087 A JP 30428087A JP 30428087 A JP30428087 A JP 30428087A JP H01144648 A JPH01144648 A JP H01144648A
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- resistor
- trench
- shaped
- silicon oxide
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- Pending
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Landscapes
- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
バイポーラ型集積回路装置の素子分離用のトレンチ構造
の改良に関し、 素子形成領域のトレンチの表面に抵抗値の正確な抵抗体
を形成した半導体装置の提供を目的とし、バイポーラ型
集積回路装置であって、素子形成領域の素子間に設けた
分離用のトレンチを有し、該トレンチの底部に誘電体を
充填し、該トレンチの上部の誘電体上に絶縁膜を介して
抵抗体を充填するよう構成する。
の改良に関し、 素子形成領域のトレンチの表面に抵抗値の正確な抵抗体
を形成した半導体装置の提供を目的とし、バイポーラ型
集積回路装置であって、素子形成領域の素子間に設けた
分離用のトレンチを有し、該トレンチの底部に誘電体を
充填し、該トレンチの上部の誘電体上に絶縁膜を介して
抵抗体を充填するよう構成する。
本発明は、バイポーラ型集積回路装置に係り、特に素子
分離用のトレンチ構造の改良に関するものである。
分離用のトレンチ構造の改良に関するものである。
バイポーラ型集積回路装置における素子分離法のひとつ
にトレンチを用いる方法がある。
にトレンチを用いる方法がある。
この方法はＰＮ接合分離等の他の方法に比べ、必要とす
る分離領域の占有面積が少ないという長所があるが、こ
の場合でも集積回路装置全体の面積の３０％近い領域を
占めている。
る分離領域の占有面積が少ないという長所があるが、こ
の場合でも集積回路装置全体の面積の３０％近い領域を
占めている。
一方、集積回路装置の集積度は年々上昇しており、素子
形成領域の有効利用が必要とされている。
形成領域の有効利用が必要とされている。
トレンチ分離法においては、トレンチ内にポリシリコン
等を充填し、平坦化をはかっているが、このトレンチの
領域を何等かの形で素子に利用できれば、集積度の向上
において有利となる。
等を充填し、平坦化をはかっているが、このトレンチの
領域を何等かの形で素子に利用できれば、集積度の向上
において有利となる。
以上のような状況から、素子分離用のトレンチの形成領
域の有効利用が可能な半導体装置が要望されている。
域の有効利用が可能な半導体装置が要望されている。
従来の半導体装置はは第３図に示すよ・うに、トランジ
スタ等の能動素子が形成されている素子形成領域１９は
トレンチ２０で囲まれており、抵抗１６等の素子は素子
形成領域１９及びトレンチ２０とは全く別の領域に独立
して形成されており、品種によっては素子分離のみに用
いるトレンチ２０の占有面積が全面積の３０％にも達す
る場合がある。
スタ等の能動素子が形成されている素子形成領域１９は
トレンチ２０で囲まれており、抵抗１６等の素子は素子
形成領域１９及びトレンチ２０とは全く別の領域に独立
して形成されており、品種によっては素子分離のみに用
いるトレンチ２０の占有面積が全面積の３０％にも達す
る場合がある。
以」−説明の従来の半導体装置で問題となるのは、近年
における半導体装置の集積度の上昇に対応するために、
素子形成領域の面積の有効利用が必要とされているのに
、抵抗等の素子を別の領域に独立して形成しており、素
子分離のみに用いるトレンチの素子形成領域に占める面
積比率が３０％にも達する場合があることである。
における半導体装置の集積度の上昇に対応するために、
素子形成領域の面積の有効利用が必要とされているのに
、抵抗等の素子を別の領域に独立して形成しており、素
子分離のみに用いるトレンチの素子形成領域に占める面
積比率が３０％にも達する場合があることである。
従来、Ｖａ中に不純物を導入して抵抗体として利用する
ものもある（特開昭５６−１４６２４７）が、それては
抵抗値を正確に設定できない。
ものもある（特開昭５６−１４６２４７）が、それては
抵抗値を正確に設定できない。
本発明は以上のような状況から容易に実施し得る工程に
より、素子形成領域のトレンチの表面に抵抗値の正確な
抵抗体を形成した半導体装置の捉供を目的としたもので
ある。
より、素子形成領域のトレンチの表面に抵抗値の正確な
抵抗体を形成した半導体装置の捉供を目的としたもので
ある。
上記問題点は、バイポーラ型集積回路装置であって、素
子形成領域の素子間に設けた分離用のトレンチを有し、
このｌ・レンチの底部に誘電体を充填し、この１〜レン
チの上部の誘電体−１−に絶縁膜を介して抵抗体を充填
した構造を有する本発明による゛１′−導体装置によっ
て解決される。
子形成領域の素子間に設けた分離用のトレンチを有し、
このｌ・レンチの底部に誘電体を充填し、この１〜レン
チの上部の誘電体−１−に絶縁膜を介して抵抗体を充填
した構造を有する本発明による゛１′−導体装置によっ
て解決される。
１１１１ら本発明においては、素子形成領域の素子間に
設けた分離用トレンチの表面に、容易に実施し得る工程
により抵抗体を形成するので、素子形成領域の素子分離
用のトレンチの形成領域の有効利用が可能となり、半導
体装置の集積度の向上を回ることが可能となる。
設けた分離用トレンチの表面に、容易に実施し得る工程
により抵抗体を形成するので、素子形成領域の素子分離
用のトレンチの形成領域の有効利用が可能となり、半導
体装置の集積度の向上を回ることが可能となる。
以下第１図〜第２図について本発明の一実施例を説明す
る。
る。
第１図は本発明による一実施例の抵抗体の形成状態を示
す平面図であり、素子形成領域９は素子分離のために形
成したトレンチ１０で包囲されており、このトレンチ１
０の一辺の」二部に形成したドープドポリシリコン膜を
抵抗体６として用いるものである。
す平面図であり、素子形成領域９は素子分離のために形
成したトレンチ１０で包囲されており、このトレンチ１
０の一辺の」二部に形成したドープドポリシリコン膜を
抵抗体６として用いるものである。
このような抵抗体６を形成する方法を第２図により説明
する。
する。
先ず第２図（ａ）に公知のトレンチ形成法により形成し
たトレンチの側断面図を示す。
たトレンチの側断面図を示す。
第２図（ａ）において、１はシリコン基板、２はシリコ
ン酸化膜、３はシリコン窒化膜、４はポリシブ、５− リコンである。
ン酸化膜、３はシリコン窒化膜、４はポリシブ、５− リコンである。
次に第２図（ｂｌに示すように、抵抗体６を形成しよう
とする部分のシリコン酸化膜２をシリコン窒化膜３をマ
スクとしてリアクティブ・イオン・エツチングにより窓
開きし、更に２０％の水酸化カリウム水溶液によるウェ
ットケミカルエツチングによりポリシリコン４の次工程
で抵抗体６を設ける所定部分を除去する。
とする部分のシリコン酸化膜２をシリコン窒化膜３をマ
スクとしてリアクティブ・イオン・エツチングにより窓
開きし、更に２０％の水酸化カリウム水溶液によるウェ
ットケミカルエツチングによりポリシリコン４の次工程
で抵抗体６を設ける所定部分を除去する。
次いで第２図（Ｃ）に示すように、Ｉ・レンチ１０内の
露出したポリシリコン４の表面を酸化し、シリコン酸化
膜５を形成する。
露出したポリシリコン４の表面を酸化し、シリコン酸化
膜５を形成する。
この状態で第２図Ｆｄｌに示すように、ＣＶＤ法により
ウェーハの全面に抵抗体６となるドープドポリシリコン
を成長させる。
ウェーハの全面に抵抗体６となるドープドポリシリコン
を成長させる。
この後第２図（ｅ）に示すよ・うに、シリコン窒化膜３
より上面に形成したドープドポリシリコンをメカニカル
ポリッシュにより除去して表面を平坦にし、平坦にした
ドープドポリシリコンの表面を酸化してシリコン酸化膜
７を形成し、シリコン窒化膜３を燐酸によるウェットケ
ミカルエツチングにより除去する。
より上面に形成したドープドポリシリコンをメカニカル
ポリッシュにより除去して表面を平坦にし、平坦にした
ドープドポリシリコンの表面を酸化してシリコン酸化膜
７を形成し、シリコン窒化膜３を燐酸によるウェットケ
ミカルエツチングにより除去する。
これで抵抗体６の形成が終わり、最後に抵抗体６の両端
の電極部を形成する。
の電極部を形成する。
第２図（ｆｌに示すように、電極を形成すべき位置にリ
ソグラフィー技術を用いてシリコン酸化膜７に電極用の
窓開けを行い、アルミニウムよりなる電極８を蒸着及び
バターニングにより形成して抵抗体６の形成が完了する
。
ソグラフィー技術を用いてシリコン酸化膜７に電極用の
窓開けを行い、アルミニウムよりなる電極８を蒸着及び
バターニングにより形成して抵抗体６の形成が完了する
。
このように素子分離用のトレンチ１０の表面にドープド
ポリシリコンよりなる抵抗体６を形成することにより、
別に抵抗体を設けていた他の領域を半導体装置のその他
の素子形成領域として利用することが可能となり、半導
体装置の高集積化が可能となる。 。
ポリシリコンよりなる抵抗体６を形成することにより、
別に抵抗体を設けていた他の領域を半導体装置のその他
の素子形成領域として利用することが可能となり、半導
体装置の高集積化が可能となる。 。
更に、トレンチ１０の底部が導電性のない誘電体である
ため、活性領域の寄生容量が小さくなる。
ため、活性領域の寄生容量が小さくなる。
また、抵抗体の断面積がトレンチ１０の幅や深さで画定
されるため抵抗値が正確になる。
されるため抵抗値が正確になる。
以上の説明から明らかなように本発明によれば極めて容
易に実施し得る工程により、従来は素子分離用のみの領
域として用いられていたトレンチの領域を抵抗体として
活用することが可能となり、抵抗体を形成していた領域
に半導体装置の他の素子を形成することができ、高集積
化が可能となる等の利点があり、著しい経済的効果が期
待でき工業的には極めて有用なものである。
易に実施し得る工程により、従来は素子分離用のみの領
域として用いられていたトレンチの領域を抵抗体として
活用することが可能となり、抵抗体を形成していた領域
に半導体装置の他の素子を形成することができ、高集積
化が可能となる等の利点があり、著しい経済的効果が期
待でき工業的には極めて有用なものである。
第１図は本発明による一実施例の抵抗体の形成状態を示
す模式的平面図、 第２図は本発明の一実施例に係る製造方法の各工程を示
す側断面図、 第３図は従来の半導体装置の構造を示す模式的平面図、 である。 図において、 １はシリコン基板、 ２はシリコン酸化膜、 ３はシリコン窒化膜、 ４はポリシリコン、 ５はシリコン酸化膜、 ６は抵抗体、 ７はシリコン酸化膜、 ８は電極、 ９は素子形成領域、 １０はトレンチ、 を示す。 叙
１駅 鯖
弛１１”＋ 門 へ 口 口 口 口 へ
ＩＫΔ ば −Ｌ−怖
す模式的平面図、 第２図は本発明の一実施例に係る製造方法の各工程を示
す側断面図、 第３図は従来の半導体装置の構造を示す模式的平面図、 である。 図において、 １はシリコン基板、 ２はシリコン酸化膜、 ３はシリコン窒化膜、 ４はポリシリコン、 ５はシリコン酸化膜、 ６は抵抗体、 ７はシリコン酸化膜、 ８は電極、 ９は素子形成領域、 １０はトレンチ、 を示す。 叙
１駅 鯖
弛１１”＋ 門 へ 口 口 口 口 へ
ＩＫΔ ば −Ｌ−怖
Claims (1)
- バイポーラ型集積回路装置であって、素子形成領域（
９）の素子間に設けた分離用のトレンチ（１０）を有し
、該トレンチ（１０）の底部に誘電体（４）を充填し、
該トレンチ（１０）の上部の誘電体（４）上に絶縁膜（
５）を介して抵抗体（６）を充填した構造を有すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30428087A JPH01144648A (ja) | 1987-11-30 | 1987-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30428087A JPH01144648A (ja) | 1987-11-30 | 1987-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01144648A true JPH01144648A (ja) | 1989-06-06 |
Family
ID=17931134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30428087A Pending JPH01144648A (ja) | 1987-11-30 | 1987-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01144648A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0621631A1 (en) * | 1993-03-24 | 1994-10-26 | Nortel Networks Corporation | Method of forming resistors for integrated circuits by using trenches |
| JPH07273288A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体装置の製造方法 |
| US8354727B2 (en) | 2009-12-09 | 2013-01-15 | Renesas Electronics Corporation | Semiconductor device and process for producing the same |
-
1987
- 1987-11-30 JP JP30428087A patent/JPH01144648A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0621631A1 (en) * | 1993-03-24 | 1994-10-26 | Nortel Networks Corporation | Method of forming resistors for integrated circuits by using trenches |
| JPH07273288A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体装置の製造方法 |
| US8354727B2 (en) | 2009-12-09 | 2013-01-15 | Renesas Electronics Corporation | Semiconductor device and process for producing the same |
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