JPS60111439A - 分離領域の形成方法 - Google Patents
分離領域の形成方法Info
- Publication number
- JPS60111439A JPS60111439A JP21978383A JP21978383A JPS60111439A JP S60111439 A JPS60111439 A JP S60111439A JP 21978383 A JP21978383 A JP 21978383A JP 21978383 A JP21978383 A JP 21978383A JP S60111439 A JPS60111439 A JP S60111439A
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- JP
- Japan
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- mask
- thin film
- regions
- etching
- groove
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分野
本発明は半導体基板表面Ｃ二素子領域を区画するための
素子分離領域の形成方法Ｃ二関する。
素子分離領域の形成方法Ｃ二関する。
口）従来技術
近年、半導体装置の小型集積化を図るため、半導体基板
上に形成されるＦＥＴ等の半導体素子のパターンの微細
化が推進されている。また、これと同時（二手導体素子
を形成すべき素子領域を基板上（二区画するための素子
分離領域が基板上で占める面積を小さくすることも考え
られている。この方法として、第１図、第１図における
−Ｉ断面図である第２図、及び第１図におけるＢ−Ｂ
′断面図である第６図１＝示す如く、素子分離領域（１
）となる箇所Ｃ：垂直に形成された溝（２）を設けて素
子領域（３）を区画し、溝底部にチャンネルストップ１
−（４）（４）を設け、この溝内Ｃ：ボリシリコン等の
誘電体（５１（５１を埋め込んで素子分離を行った後、
この素子領域（３）にソース、ドレイン領域＋６１（６
１、デート酸化膜（７）及びゲート電極（８）を形成し
てＭＯＥＩＦ’ＥＴを設けていた。
上に形成されるＦＥＴ等の半導体素子のパターンの微細
化が推進されている。また、これと同時（二手導体素子
を形成すべき素子領域を基板上（二区画するための素子
分離領域が基板上で占める面積を小さくすることも考え
られている。この方法として、第１図、第１図における
−Ｉ断面図である第２図、及び第１図におけるＢ−Ｂ
′断面図である第６図１＝示す如く、素子分離領域（１
）となる箇所Ｃ：垂直に形成された溝（２）を設けて素
子領域（３）を区画し、溝底部にチャンネルストップ１
−（４）（４）を設け、この溝内Ｃ：ボリシリコン等の
誘電体（５１（５１を埋め込んで素子分離を行った後、
この素子領域（３）にソース、ドレイン領域＋６１（６
１、デート酸化膜（７）及びゲート電極（８）を形成し
てＭＯＥＩＦ’ＥＴを設けていた。
然し乍ら、このような方法で素子分離及びＭＯ５ＦＥＴ
の形成を行うと、溝形成時のリアクティブイオンエツチ
ングのダメージにより溝側面Ｉ：大欠陥生じて溝側面部
、即ち素子領域と分離領域の界面部の電気伝導率が非常
Ｃ二高（なる。従って分離領域（１０：近接するチャン
ネル領域（９）（９）が導通状態！ニなってこの箇所を
通してソース、トンイン領域が短絡してしまう危険性が
あった。
の形成を行うと、溝形成時のリアクティブイオンエツチ
ングのダメージにより溝側面Ｉ：大欠陥生じて溝側面部
、即ち素子領域と分離領域の界面部の電気伝導率が非常
Ｃ二高（なる。従って分離領域（１０：近接するチャン
ネル領域（９）（９）が導通状態！ニなってこの箇所を
通してソース、トンイン領域が短絡してしまう危険性が
あった。
八）発明の目的
本発明はこのような点ｆ二鑑みて為されたものであって
、素子領域内にＭＯＳＦＥＴを形成してもソース、ドレ
イン間の短絡が生じない素子領域を簡単な素子分離方法
で区画することを目的とする。
、素子領域内にＭＯＳＦＥＴを形成してもソース、ドレ
イン間の短絡が生じない素子領域を簡単な素子分離方法
で区画することを目的とする。
二）発明の祁１氏
本発明は基板上框：イオン注入（二対してマスクとなる
薄膜を設けこの薄膜上に菓子分離を行う分離溝形成のた
めのレジストパターンを形成し、このレジストをマスク
として上記薄膜をサイドエツチング為されるようエツチ
ングするととも（二、このレジストをマスクとして基板
に垂直エツチングを施こして分離溝を設け、レジスト除
去後、上記薄膜をマスクとしてイオン注入を行い上記分
離溝底面及び側面部（ニチャンネルストップ領域を形成
する構成を採っている。− 六）実施例 第４図乃至第１貫図は本発明分離領域の形成方法を工程
順に示した断面図であってこれ等の図を用いて本発明を
詳述する。まず−導電型、例えばＰ型のシリコン基板（
１α上（ニシリコン酸化膜０υ、シリコン窒化膜（１２
１を夫々５００Ａ及び８００ＡＩＸ（二種層形成し、さ
ら（二ＯＶ［）法を用いてイオン注入のマスクとすべき
Ｐ８（）膜０３を５００ＯＡ厚の薄膜状に形成する（第
４図）。続いて基板ＧＱＩ上（；レジスト膜ａ４を設け
、基板（１０）上の素子分離領域とすべき箇所ａ９のレ
ジストを除去する（第５図）。次（二上記レジスト膜ａ
４をマスクとして弗酸系のエッチャントを用いてＰＳＧ
膜１１３）を約５０％のオーバーエツチングが為される
ようエツチングしく第６図）、さらにＯＦ４ガスを用い
たプラズマエツチングでシリコン窒化膜任ｚをエツチン
グする（第７図）。その後、上記レジスト膜［１４１を
マスクとじたＯＨＦ ５ガス一二よるリアクティブイオ
ンエツチングでシリコン酸化膜０１）を垂直にエツチン
グし、続いて、上記レジスト膜■をマスクとしたＮＦＭ
ガスを用いたりアクティブイオンエツチングでシリコン
基板（ＩＩ裏表面ら２μ程度の深さの分離溝（１６１を
形成して素子領域（１７）（１７）を区画する（第８図
）、次にレジスト［１４１を除去して、上記ＰＥＧ膜ａ
３をマスクとして基板Ｃｌ０１表面からＰ形のイオン、
例えばＢ十等を１ＱＱｋｅｖの印加電圧で１ＸＩＱ”ｃ
ｓ−２程度イオン注入し、分離溝側面部び側面（：Ｐ＋
型のチャンネルストップ領域ｆｉ８ＩＱ８１ｆｉａを設
ける（第９図）。弗酸系のエッチャントでＰｓＧ膜０除
去後、上記溝（１８側面及び底面に熱酸化による８１０
２膜０を１０００Ａ厚形成する（第１０図）。その後、
この溝（１６１内（ニボリシリコン（４）等の誘電体を
充填しく第１１図）、このポリシリコン（至）上面を２
０００Ａ程度熱酸化してシリコン酸化膜（２Ｊ）を設け
る（第１２図）。
薄膜を設けこの薄膜上に菓子分離を行う分離溝形成のた
めのレジストパターンを形成し、このレジストをマスク
として上記薄膜をサイドエツチング為されるようエツチ
ングするととも（二、このレジストをマスクとして基板
に垂直エツチングを施こして分離溝を設け、レジスト除
去後、上記薄膜をマスクとしてイオン注入を行い上記分
離溝底面及び側面部（ニチャンネルストップ領域を形成
する構成を採っている。− 六）実施例 第４図乃至第１貫図は本発明分離領域の形成方法を工程
順に示した断面図であってこれ等の図を用いて本発明を
詳述する。まず−導電型、例えばＰ型のシリコン基板（
１α上（ニシリコン酸化膜０υ、シリコン窒化膜（１２
１を夫々５００Ａ及び８００ＡＩＸ（二種層形成し、さ
ら（二ＯＶ［）法を用いてイオン注入のマスクとすべき
Ｐ８（）膜０３を５００ＯＡ厚の薄膜状に形成する（第
４図）。続いて基板ＧＱＩ上（；レジスト膜ａ４を設け
、基板（１０）上の素子分離領域とすべき箇所ａ９のレ
ジストを除去する（第５図）。次（二上記レジスト膜ａ
４をマスクとして弗酸系のエッチャントを用いてＰＳＧ
膜１１３）を約５０％のオーバーエツチングが為される
ようエツチングしく第６図）、さらにＯＦ４ガスを用い
たプラズマエツチングでシリコン窒化膜任ｚをエツチン
グする（第７図）。その後、上記レジスト膜［１４１を
マスクとじたＯＨＦ ５ガス一二よるリアクティブイオ
ンエツチングでシリコン酸化膜０１）を垂直にエツチン
グし、続いて、上記レジスト膜■をマスクとしたＮＦＭ
ガスを用いたりアクティブイオンエツチングでシリコン
基板（ＩＩ裏表面ら２μ程度の深さの分離溝（１６１を
形成して素子領域（１７）（１７）を区画する（第８図
）、次にレジスト［１４１を除去して、上記ＰＥＧ膜ａ
３をマスクとして基板Ｃｌ０１表面からＰ形のイオン、
例えばＢ十等を１ＱＱｋｅｖの印加電圧で１ＸＩＱ”ｃ
ｓ−２程度イオン注入し、分離溝側面部び側面（：Ｐ＋
型のチャンネルストップ領域ｆｉ８ＩＱ８１ｆｉａを設
ける（第９図）。弗酸系のエッチャントでＰｓＧ膜０除
去後、上記溝（１８側面及び底面に熱酸化による８１０
２膜０を１０００Ａ厚形成する（第１０図）。その後、
この溝（１６１内（ニボリシリコン（４）等の誘電体を
充填しく第１１図）、このポリシリコン（至）上面を２
０００Ａ程度熱酸化してシリコン酸化膜（２Ｊ）を設け
る（第１２図）。
このようＣニジて素子領域ａη住ηを区画形成した後こ
の素子領域αｎｔｉη内にＮ型のイオン注入を行ってソ
ース、ドレイン領域を形成しても分離溝ｆ１６１１００
０はＰ＋型のチャンネルストップ領域叫αａかあるため
、溝（１６１側面部を通してソース、ドレイン領域が短
絡することはない。
の素子領域αｎｔｉη内にＮ型のイオン注入を行ってソ
ース、ドレイン領域を形成しても分離溝ｆ１６１１００
０はＰ＋型のチャンネルストップ領域叫αａかあるため
、溝（１６１側面部を通してソース、ドレイン領域が短
絡することはない。
へ）発明の効果
以上述べた如く、本発明分離領域の形成方法は分離溝側
面部（ユもチャンネルストップ領域を形成するので、こ
の分離領域（二よって分離区画された素子領域にＦＥＴ
７ｇ形成しても分離溝側面部でソース、トンイン領域が
短絡してＭＯＳＦＥＴの機能低下か発生することはない
。また、チャンネルストップ領域形成のためのイオン注
入のマスクは基板上（：設けた薄膜を分離溝形成のため
のレジストパターンをマスクとしてオーバエツチングさ
せることζ：よ多形成しているので、新たなマスク工程
を付加することなく、チャンネルストップ領域の形成が
簡単Ｃ二重える。
面部（ユもチャンネルストップ領域を形成するので、こ
の分離領域（二よって分離区画された素子領域にＦＥＴ
７ｇ形成しても分離溝側面部でソース、トンイン領域が
短絡してＭＯＳＦＥＴの機能低下か発生することはない
。また、チャンネルストップ領域形成のためのイオン注
入のマスクは基板上（：設けた薄膜を分離溝形成のため
のレジストパターンをマスクとしてオーバエツチングさ
せることζ：よ多形成しているので、新たなマスク工程
を付加することなく、チャンネルストップ領域の形成が
簡単Ｃ二重える。
第１図は従来の分離領域の形成方法によって区画形成さ
れた素子領域（−設けられたＭ ＯＳ ＦＩ・ＥＴの上
面図、第２図及び第３図は夫々第１図におけるＡ−Ａ及
びＢ−Ｂ断面図、第４図乃至第１２図は本発明分離領域
の形成方法を工程順（二本した断面図である。 （９）・・・シリコン基板、（１３−Ｐ Ｂ Ｇ膜、ａ
３・・・レジスト膜、 ｔｔＳ・・・分離溝、（１７）
面任η・・・チャンネルストップｉ域、（１１・・・ポ
リシリコン。 第２図 ５ど 第４図 ３ 特開昭ＧＯ−１１１４３９（４）
れた素子領域（−設けられたＭ ＯＳ ＦＩ・ＥＴの上
面図、第２図及び第３図は夫々第１図におけるＡ−Ａ及
びＢ−Ｂ断面図、第４図乃至第１２図は本発明分離領域
の形成方法を工程順（二本した断面図である。 （９）・・・シリコン基板、（１３−Ｐ Ｂ Ｇ膜、ａ
３・・・レジスト膜、 ｔｔＳ・・・分離溝、（１７）
面任η・・・チャンネルストップｉ域、（１１・・・ポ
リシリコン。 第２図 ５ど 第４図 ３ 特開昭ＧＯ−１１１４３９（４）
Claims (1)
- １）基板表面１’４子分離領域を形成して素子領域を分
離区画するに際し、上記基板上（−イオン注入のマスク
となる薄膜を形成すδ工程と、この薄膜上Ｃニレジスト
を設け、分離俯域とすべき箇所のレジストを除去する工
程と、このレジストをマスクとして上記薄膜を等方性エ
ツチングを用いてサイドエツチングが為されるようにエ
ツチングする工程と、上記レジストをマスクとして基板
表面（二垂直エツチングを施こし、所定深さＣ：まで達
する溝を形成する工程と、レジスト除去後上記薄膜をマ
スクとして基板表面からイオン注入を行い、上記溝底面
部及び上側面部（二チャンネル長トップ層を設ける工程
と、上記溝に誘電体物質を充填する工程と、から成る分
離領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21978383A JPS60111439A (ja) | 1983-11-22 | 1983-11-22 | 分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21978383A JPS60111439A (ja) | 1983-11-22 | 1983-11-22 | 分離領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60111439A true JPS60111439A (ja) | 1985-06-17 |
Family
ID=16740934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21978383A Pending JPS60111439A (ja) | 1983-11-22 | 1983-11-22 | 分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60111439A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108538A (ja) * | 1985-10-31 | 1987-05-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体集積回路構造体 |
| US5541425A (en) * | 1994-01-20 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having trench structure |
| US5798553A (en) * | 1995-01-10 | 1998-08-25 | International Business Machines Corporation | Trench isolated FET devices, and method for their manufacture |
-
1983
- 1983-11-22 JP JP21978383A patent/JPS60111439A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108538A (ja) * | 1985-10-31 | 1987-05-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体集積回路構造体 |
| US4824797A (en) * | 1985-10-31 | 1989-04-25 | International Business Machines Corporation | Self-aligned channel stop |
| US5541425A (en) * | 1994-01-20 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having trench structure |
| US5795792A (en) * | 1994-01-20 | 1998-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a trench structure |
| US5798553A (en) * | 1995-01-10 | 1998-08-25 | International Business Machines Corporation | Trench isolated FET devices, and method for their manufacture |
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