KR100532975B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 반도체기판, 산화막 및 피형실리콘막의 적층 SOI 웨이퍼에 제조되는 모스트랜지스터와 그 SOI 웨이퍼의 반도체기판상에 제조되는 정전방전 보호부의 단차로 인해 후속공정의 적용이 어려운 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 반도체기판, 산화막 및 제1실리콘막이 적층된 SOI 웨이퍼 일측의 제1실리콘막과 산화막을 사진식각공정을 통해 식각하여 반도체기판을 노출시키는 단계와; 상기 구조물 상부 전면에 제2실리콘막을 형성한 후, 평탄화공정을 수행하는 단계와; 상기 제1,제2실리콘막을 전기적으로 절연시키는 분리영역을 형성하는 단계와; 씨모스 트랜지스터의 제조공정을 적용하여 제1실리콘막 상에 씨모스 트랜지스터를 제조함과 아울러 제2실리콘막 상에 정전방전 보호부를 제조하는 단계로 이루어지는 반도체소자의 제조방법을 통해 SOI 웨이퍼상에 모스트랜지스터와 정전방전 보호부가 단차를 갖지 않도록 제조하여 모스트랜지스터와 정전방전 보호부의 특성을 향상시킴과 아울러 후속공정의 적용이 용이해지는 효과가 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 에스오아이(silicon on insulator : 이하, SOI) 웨이퍼상에 제조되는 씨모스(CMOS) 트랜지스터와 정전방전 보호부(electrostatic discharge : ESD)가 서로 단차를 갖지 않도록 하기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.
종래 반도체소자의 제조방법을 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 SOI 웨이퍼상에 제조된 모스트랜지스터와 정전방전 보호부를 보인 단면도로서, 이에 도시한 바와같이 반도체기판(10), 산화막(11) 및 피형실리콘막(12)이 적층된 SOI 웨이퍼 일측의 피형실리콘막(12)과 산화막(11)을 식각하여 반도체기판(10)을 노출시킨 구조물의 반도체기판(10), 산화막(11) 및 피형실리콘막(12)이 적층된 SOI 웨이퍼 상에 고농도 불순물영역(N+), 게이트산화막(13) 및 게이트전극(14)으로 이루어진 모스트랜지스터(MOS)가 형성되고, 그 모스트랜지스터(MOS)와 분리영역(15)을 통해 전기적으로 절연된 상기 노출된 반도체기판(10)의 상부에 고농도 불순물영역(N+), 게이트산화막(13) 및 게이트전극(14)으로 이루어진 정전방전 보호부(ESD)가 형성된다.
이때, 상기 정전방전 보호부(ESD)는 반도체기판(10), 산화막(11) 및 피형실리콘막(12)이 적층된 SOI 웨이퍼 일측의 산화막(11)과 피형실리콘막(12)을 식각하여 반도체기판(10)을 노출시키고, 그 반도체기판(10), 산화막(11) 및 피형실리콘막(12)의 적층 구조물과 노출된 반도체기판(10)을 전기적으로 절연시키는 분리영역(15)을 형성한 후, 그 노출된 반도체기판(10) 상에 형성한다.
상기한 바와같은 종래 반도체소자의 제조방법은 SOI 웨이퍼상에 모스트랜지스터(MOS)를 제조함으로써, 그 모스트랜지스터(MOS)의 특성을 향상시킴과 아울러 정전방전 보호부(ESD)를 반도체기판(10)의 상부에 제조함으로써 정전방전 보호부(ESD)의 특성을 향상시킬 수 있다.
그러나, 상기한 바와같은 종래 반도체소자의 제조방법은 반도체기판, 산화막 및 피형실리콘막의 적층구조에 제조되는 모스트랜지스터와 반도체기판상에 제조되는 정전방전 보호부의 단차로 인해 후속공정의 적용이 어려운 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 SOI 웨이퍼상에 모스 트랜지스터와 정전방전 보호부를 단차를 갖지 않도록 제조할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
상기한 바와같은 본 발명의 목적은 반도체기판, 산화막 및 제1실리콘막이 적층된 SOI 웨이퍼 일측의 제1실리콘막과 산화막을 사진식각공정을 통해 식각하여 반도체기판을 노출시키는 단계와; 상기 구조물 상부 전면에 제2실리콘막을 형성한 후, 평탄화공정을 수행하는 단계와; 상기 제1,제2실리콘막을 전기적으로 절연시키는 분리영역을 형성하는 단계와; 씨모스 트랜지스터의 제조공정을 적용하여 제1실리콘막 상에 씨모스 트랜지스터를 제조함과 아울러 제2실리콘막 상에 정전방전 보호부를 제조하는 단계로 이루어짐으로써 달성되는 것으로, 본 발명에 의한 반도체소자의 제조방법을 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명의 일 실시예를 보인 수순단면도로서, 이에 도시한 바와같이 반도체기판(20), 산화막(21) 및 실리콘막(22)이 적층된 SOI 웨이퍼 일측의 실리콘막(22)과 산화막(21)을 감광막 마스크(PR1)를 통해 식각하여 반도체기판(20)을 노출시키는 단계(도2a)와; 그 감광막 마스크(PR1)를 제거한 후, 반도체기판(20), 산화막(21) 및 실리콘막(22)이 적층된 구조물과 노출된 반도체기판(20)의 상부전면에 실리콘막(23)을 에피택셜(epitaxial) 성장시키는 단계(도2b)와; 화학기계적 연마공정(chemical mechanical polishing : CMP)을 수행하여 그 실리콘막(23)의 상부를 평탄화하는 단계(도2c)와; 상기 실리콘막(22,23)을 전기적으로 절연시키는 분리영역(24)을 형성하는 단계(도2d)와; 씨모스 트랜지스터의 제조공정을 적용하여 상기 실리콘막(22) 상에 씨모스 트랜지스터(CMOS)를 제조함과 아울러 실리콘막(23) 상에 정전방전 보호부(ESD)를 제조하는 단계(도2e)로 이루어진다. 이하, 상기한 바와같은 본 발명의 일 실시예를 좀더 상세히 설명한다.
먼저, 도2a에 도시한 바와같이 반도체기판(20), 산화막(21) 및 실리콘막(22)이 적층된 SOI 웨이퍼 일측의 실리콘막(22)과 산화막(21)을 감광막 마스크(PR1)를 통해 식각하여 반도체기판(20)을 노출시킨다. 이때, 상기 감광막 마스크(PR1)는 SOI 웨이퍼의 상부전면에 감광막(photoresist)을 도포한 후, 일측을 노광 및 현상하여 형성하며, 그 감광막 마스크(PR1)를 적용하여 SOI 웨이퍼의 실리콘막(22)과 산화막(21)을 식각함으로써 반도체기판(20)의 일부가 노출되도록 한다.
그리고, 도2b에 도시한 바와같이 감광막 마스크(PR1)를 제거한 후, 반도체기판(20), 산화막(21) 및 실리콘막(22)이 적층된 구조물과 노출된 반도체기판(20)의 상부전면에 실리콘막(23)을 에피택셜 성장시킨다.
그리고, 도2c에 도시한 바와같이 화학기계적 연마공정을 수행하여 그 실리콘막(23)의 상부를 평탄화한다. 이때, 실리콘막(23)의 성장 두께에 따라 실리콘막(22)의 상부에 실리콘막(23)이 잔류할 수 있다.
그리고, 도2d에 도시한 바와같이 상기 실리콘막(22,23)을 전기적으로 절연시키는 분리영역(24)을 형성한다. 이때, 분리영역(24)은 상기 실리콘막(22)의 양 단부에 형성되어 실리콘막(22,23)을 전기적으로 절연시키고, 또한 실리콘막(22)의 중앙에 형성되어 이후에 실리콘막(22)에 형성되는 트랜지스터간을 전기적으로 절연시킨다.
그리고, 도2e에 도시한 바와같이 씨모스 트랜지스터의 제조공정을 적용하여 상기 실리콘막(22) 상에 씨모스 트랜지스터(CMOS)를 제조함과 아울러 실리콘막(23) 상에 정전방전 보호부(ESD)를 제조한다. 이때, 씨모스 트랜지스터의 제조공정은 통상적으로, 피모스트랜지스터와 엔모스트랜지스터의 불순물영역은 마스크를 통해 교번하여 불순물이온을 주입함으로써 이루어지고, 정전방전 보호부(ESD)의 불순물영역은 상기 엔모스트랜지스터의 불순물영역 형성시에 형성된다.
한편, 도3a 내지 도3d는 본 발명의 다른 실시예를 보인 수순단면도로서, 이에 도시한 바와같이 반도체기판(30), 산화막(31) 및 실리콘막(32)이 적층된 SOI 웨이퍼의 상부에 마스크층(33)을 형성한 후, SOI 웨이퍼 일측의 마스크층(33), 실리콘막(32) 및 산화막(31)을 감광막 마스크(PR11)를 통해 식각하여 반도체기판(30)을 노출시키는 단계(도3a)와; 그 감광막 마스크(PR11)를 제거한 후, 노출된 반도체기판(30)의 상부에 실리콘막(34)을 에피택셜 성장시키는 단계(도3b)와; 상기 마스크층(33)을 제거한 후, 실리콘막(32,34)을 전기적으로 절연시키는 분리영역(35)을 형성하는 단계(도3c)와; 씨모스 트랜지스터의 제조공정을 적용하여 상기 실리콘막(32) 상에 씨모스 트랜지스터(CMOS)를 제조함과 아울러 실리콘막(34) 상에 정전방전 보호부(ESD)를 제조하는 단계(도3d)로 이루어진다. 이하, 상기한 바와같은 본 발명의 다른 실시예는 좀더 상세히 설명한다.
먼저, SOI 웨이퍼의 상부전면에 마스크층(33)을 형성하고, 그 마스크층(33)의 상부에 감광막을 도포한 후, 일측을 노광 및 현상하여 감광막 마스크(PR11)를 형성한다. 이때, 마스크층(33)으로는 질화막과 같은 에피택셜 성장을 차단할 수 있는 물질을 사용한다.
그리고, 상기 감광막 마스크(PR11)를 적용하여 마스크층(33), 실리콘막(32) 및 산화막(31)을 식각하여 반도체기판(30)의 일부가 노출되도록 한다.
그리고, 노출된 반도체기판(30)의 상부에 실리콘막(34)을 에피택셜 성장시킨다. 이때, 상기 실리콘막(32)의 상부에는 마스크층(33)으로 인해 에피택셜 성장이 이루어지지 않게되며, 반도체기판(30)의 상부에 에피택셜 성장되는 실리콘막(34)은 높이가 실리콘막(32)과 동일하게 형성한다.
그리고, 상기 마스크층(33)을 제거한다.
상기 분리영역(35)을 형성하고, 씨모스트랜지스터(MOS)와 정전방전 보호부(ESD)를 형성하는 이후의 공정은 본 발명의 일 실시예와 동일하게 이루어진다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 SOI 웨이퍼상에 모스트랜지스터와 정전방전 보호부가 단차를 갖지 않도록 제조하여 모스트랜지스터와 정전방전 보호부의 특성을 향상시킴과 아울러 후속공정의 적용이 용이해지는 효과가 있다.
도1은 종래 SOI 웨이퍼상에 제조된 모스트랜지스터와 정전방전 보호부를 보인 단면도.
도2는 본 발명의 일 실시예를 보인 수순단면도.
도3은 본 발명의 다른 실시예를 보인 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
20:반도체기판 21:산화막
22,23:실리콘막 24:분리영역
CMOS:씨모스트랜지스터 ESD:정전방전 보호부
Claims (4)
- 반도체기판, 산화막 및 제1실리콘막이 적층된 SOI 웨이퍼 일측의 제1실리콘막과 산화막을 사진식각공정을 통해 식각하여 반도체기판을 노출시키는 단계와; 상기 구조물 상부 전면에 제2실리콘막을 형성한 후, 평탄화공정을 수행하는 단계와; 상기 제1,제2실리콘막을 전기적으로 절연시키는 분리영역을 형성하는 단계와; 씨모스 트랜지스터의 제조공정을 적용하여 제1실리콘막 상에 씨모스 트랜지스터를 제조함과 아울러 제2실리콘막 상에 정전방전 보호부를 제조하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 반도체기판, 산화막 및 제1실리콘막이 적층된 SOI 웨이퍼의 상부에 마스크층을 형성한 후, SOI 웨이퍼 일측의 마스크층, 제1실리콘막 및 산화막을 사진식각공정을 통해 식각하여 반도체기판을 노출시키는 단계와; 상기 노출된 반도체기판의 상부에 제2실리콘막을 에피택셜 성장시키는 단계와; 상기 마스크층을 제거한 후, 제1,제2실리콘막을 전기적으로 절연시키는 분리영역을 형성하는 단계와; 씨모스 트랜지스터의 제조공정을 적용하여 상기 제1실리콘막 상에 씨모스 트랜지스터를 제조함과 아울러 제2실리콘막 상에 정전방전 보호부를 제조하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2항에 있어서, 상기 마스크층은 질화막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2항에 있어서, 상기 제2실리콘막은 제1실리콘막과 같은 높이로 성장되는 것을 특징으로 하는 반도체소자의 제조방법.
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