JPH07153944A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH07153944A JPH07153944A JP32586793A JP32586793A JPH07153944A JP H07153944 A JPH07153944 A JP H07153944A JP 32586793 A JP32586793 A JP 32586793A JP 32586793 A JP32586793 A JP 32586793A JP H07153944 A JPH07153944 A JP H07153944A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 良好なキャリア移動度をもった素子が得ら
れ、しかもこれを容易で実用的な工程で実現できるＭＯ
Ｓトランジスタの製造方法を提供する。 【構成】 半導体基板上に突部を形成し、該突部の基
部をＬＯＣＯＳ法やイオン注入法等により絶縁化して該
突部を分離して半導体領域とし、該半導体領域の対向
する面に第１及び第２のゲート電極を形成する、あるい
はの順の工程を備えるＭＯＳトランジスタの製造方
法。
れ、しかもこれを容易で実用的な工程で実現できるＭＯ
Ｓトランジスタの製造方法を提供する。 【構成】 半導体基板上に突部を形成し、該突部の基
部をＬＯＣＯＳ法やイオン注入法等により絶縁化して該
突部を分離して半導体領域とし、該半導体領域の対向
する面に第１及び第２のゲート電極を形成する、あるい
はの順の工程を備えるＭＯＳトランジスタの製造方
法。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタの
製造方法に関する。特に、半導体領域の対向する面に各
々ゲートを形成したＭＯＳトランジスタに関する。なお
本発明において、ＭＯＳの語は、メタル−酸化物絶縁材
−半導体の構造に限られず、導電材−絶縁材−半導体の
構造のトランジスタを総称するものである。
製造方法に関する。特に、半導体領域の対向する面に各
々ゲートを形成したＭＯＳトランジスタに関する。なお
本発明において、ＭＯＳの語は、メタル−酸化物絶縁材
−半導体の構造に限られず、導電材−絶縁材−半導体の
構造のトランジスタを総称するものである。
【０００２】
【従来の技術】従来より、半導体領域の対向する面に各
々ゲートを形成した構造のＭＯＳトランジスタが知られ
ている。この種の技術としては、例えば、いわゆるＸＭ
ＯＳとして知られているものがある（特開昭５７−１８
３６４号公報、また“ＣＡＬＣＵＬＡＴＥＤ ＴＨＲＥ
ＳＨＯＬＤ−ＶＯＬＴＡＧＥ ＣＨＡＲＡＣＴＥＲＩＳ
ＴＩＣＳ ＯＦ ＡＮ ＸＭＯＳ ＴＲＡＮＳＩＳＴＯ
Ｒ ＨＡＶＩＮＧ ＡＮＡＤＤＩＴＩＯＮＡＬ ＢＯＴ
ＴＯＭ ＧＡＴＥ”（Ｓ．Ｓ．Ｅ．２７，Ｎｏｓ８／
９，ｐｐ８２８，１９８４）参照）。
々ゲートを形成した構造のＭＯＳトランジスタが知られ
ている。この種の技術としては、例えば、いわゆるＸＭ
ＯＳとして知られているものがある（特開昭５７−１８
３６４号公報、また“ＣＡＬＣＵＬＡＴＥＤ ＴＨＲＥ
ＳＨＯＬＤ−ＶＯＬＴＡＧＥ ＣＨＡＲＡＣＴＥＲＩＳ
ＴＩＣＳ ＯＦ ＡＮ ＸＭＯＳ ＴＲＡＮＳＩＳＴＯ
Ｒ ＨＡＶＩＮＧ ＡＮＡＤＤＩＴＩＯＮＡＬ ＢＯＴ
ＴＯＭ ＧＡＴＥ”（Ｓ．Ｓ．Ｅ．２７，Ｎｏｓ８／
９，ｐｐ８２８，１９８４）参照）。
【０００３】図１７に、従来技術におけるラテラル固相
エピタキシアル成長技術によるＸＭＯＳトランジスタの
概略断面図を示す。図示の如く、このＭＯＳトランジス
タは、半導体領域である半導体層１１の対向する面に符
号１３ａ，１３ｂで示すゲート電極Ｇ１及びゲート電極
Ｇ２が形成されてなる。より具体的には、チャネル形成
部となる低不純物濃度ｐ- 型もしくはｎ- 型あるいは真
性ｉ型の半導体層１１をはさんで、その上下にそれぞれ
ゲート部、即ち、ゲート絶縁層１２を介して第１及び第
２のゲート電極１３ａ（Ｇ１）及び１３ｂ（Ｇ２）が対
向配置されている。これらのゲート電極１３ａ，１３ｂ
にはさまれた部分の両側において、半導体層１１にｎ型
またはｐ型の不純物、例えばイオン注入による不純物に
よって、ソース領域ないしはドレイン領域１４ａ，１４
ｂがそれぞれ形成されている。この構造のトランジスタ
は、パンチスルーが生じないとか、スイッチング特性が
よいとか、また、チャネル領域に不純物を導入しなくて
も特性の制御が可能であり、またゲート電極１３ａ（Ｇ
１）及び１３ｂ（Ｇ２）に対して独立に制御電圧を与え
られるので制御上の自由度が大であるという特長をも
つ。
エピタキシアル成長技術によるＸＭＯＳトランジスタの
概略断面図を示す。図示の如く、このＭＯＳトランジス
タは、半導体領域である半導体層１１の対向する面に符
号１３ａ，１３ｂで示すゲート電極Ｇ１及びゲート電極
Ｇ２が形成されてなる。より具体的には、チャネル形成
部となる低不純物濃度ｐ- 型もしくはｎ- 型あるいは真
性ｉ型の半導体層１１をはさんで、その上下にそれぞれ
ゲート部、即ち、ゲート絶縁層１２を介して第１及び第
２のゲート電極１３ａ（Ｇ１）及び１３ｂ（Ｇ２）が対
向配置されている。これらのゲート電極１３ａ，１３ｂ
にはさまれた部分の両側において、半導体層１１にｎ型
またはｐ型の不純物、例えばイオン注入による不純物に
よって、ソース領域ないしはドレイン領域１４ａ，１４
ｂがそれぞれ形成されている。この構造のトランジスタ
は、パンチスルーが生じないとか、スイッチング特性が
よいとか、また、チャネル領域に不純物を導入しなくて
も特性の制御が可能であり、またゲート電極１３ａ（Ｇ
１）及び１３ｂ（Ｇ２）に対して独立に制御電圧を与え
られるので制御上の自由度が大であるという特長をも
つ。
【０００４】しかしながら、上記ラテラル固相エピタキ
シアル成長技術によるＸＭＯＳでは、そのエピタキシア
ル成長層の結晶性が不完全なため、未だ良好なキャリア
移動度をもった素子が得られてない。
シアル成長技術によるＸＭＯＳでは、そのエピタキシア
ル成長層の結晶性が不完全なため、未だ良好なキャリア
移動度をもった素子が得られてない。
【０００５】
【発明が解決しようとする問題点】上述したように、半
導体領域の対向する面に各々ゲートを形成した構造のＭ
ＯＳトランジスタについては、従来は、良好なキャリア
移動度をもつ素子が得られていないという問題点があっ
たものである。
導体領域の対向する面に各々ゲートを形成した構造のＭ
ＯＳトランジスタについては、従来は、良好なキャリア
移動度をもつ素子が得られていないという問題点があっ
たものである。
【０００６】本発明は上記問題点を解決せんとするもの
で、その目的は、良好なキャリア移動度をもった素子が
得られ、しかもこれを容易で実用的な工程で実現できる
ＭＯＳトランジスタの製造方法を提供することである。
で、その目的は、良好なキャリア移動度をもった素子が
得られ、しかもこれを容易で実用的な工程で実現できる
ＭＯＳトランジスタの製造方法を提供することである。
【０００７】
【問題点を解決するための手段】本発明の請求項１の発
明は、半導体基板上に突部を形成し、該突部の基部を絶
縁化して該突部を分離して半導体領域とし、該半導体領
域の対向する面に第１及び第２のゲート電極を形成する
工程を備えることを特徴とするＭＯＳトランジスタの製
造方法であって、これにより上記目的を達成するもので
ある。この発明の構成のフローを、図１の（１）の工程
に示す。
明は、半導体基板上に突部を形成し、該突部の基部を絶
縁化して該突部を分離して半導体領域とし、該半導体領
域の対向する面に第１及び第２のゲート電極を形成する
工程を備えることを特徴とするＭＯＳトランジスタの製
造方法であって、これにより上記目的を達成するもので
ある。この発明の構成のフローを、図１の（１）の工程
に示す。
【０００８】本発明の請求項２の発明は、半導体基板上
に突部を形成し、該突部の対向する面に第１及び第２の
ゲート電極を形成し、該突部の基部を絶縁化して該突部
を分離した半導体領域とする工程を備えることを特徴と
するＭＯＳトランジスタの製造方法であって、これによ
り上記目的を達成するものである。この発明の構成のフ
ローを、図１の（２）の工程に示す。
に突部を形成し、該突部の対向する面に第１及び第２の
ゲート電極を形成し、該突部の基部を絶縁化して該突部
を分離した半導体領域とする工程を備えることを特徴と
するＭＯＳトランジスタの製造方法であって、これによ
り上記目的を達成するものである。この発明の構成のフ
ローを、図１の（２）の工程に示す。
【０００９】本発明の請求項３の発明は、突部について
その基部のみを露出してマスクでおおい、少なくとも該
基部の絶縁化を行うことにより突部の分離を行う構成と
したことを特徴とする請求項１または２に記載のＭＯＳ
トランジスタの製造方法であって、これにより上記目的
を達成するものである。
その基部のみを露出してマスクでおおい、少なくとも該
基部の絶縁化を行うことにより突部の分離を行う構成と
したことを特徴とする請求項１または２に記載のＭＯＳ
トランジスタの製造方法であって、これにより上記目的
を達成するものである。
【００１０】本発明の請求項４の発明は、突部について
その基部のみに選択的にイオン注入を行って該基部の絶
縁化を行うことにより突部の分離を行う構成としたこと
を特徴とする請求項１または２に記載のＭＯＳトランジ
スタの製造方法であって、これにより上記目的を達成す
るものである。
その基部のみに選択的にイオン注入を行って該基部の絶
縁化を行うことにより突部の分離を行う構成としたこと
を特徴とする請求項１または２に記載のＭＯＳトランジ
スタの製造方法であって、これにより上記目的を達成す
るものである。
【００１１】本発明は、半導体基板の主面側に突部を形
成する工程と、該突部の同一面上の両側にゲート電極部
を形成する工程と、該突起部及び両ゲート部を絶縁層で
おおい、該突起部の底部をエッチングし、ＬＯＣＯＳ酸
化することにより、あるいは酸素等をイオン注入するこ
とにより、該突起部の半導体層部を基板層部から絶縁す
ることによって、ＳＯＩ部とゲート電極部を同時形成し
て平面型絶縁ゲート型電界効果トランジスタを得る態様
で、好ましく実施できる。
成する工程と、該突部の同一面上の両側にゲート電極部
を形成する工程と、該突起部及び両ゲート部を絶縁層で
おおい、該突起部の底部をエッチングし、ＬＯＣＯＳ酸
化することにより、あるいは酸素等をイオン注入するこ
とにより、該突起部の半導体層部を基板層部から絶縁す
ることによって、ＳＯＩ部とゲート電極部を同時形成し
て平面型絶縁ゲート型電界効果トランジスタを得る態様
で、好ましく実施できる。
【００１２】また、上記態様において、上記ゲート部を
形成する前にマスク部を形成してソース領域ないしはド
レイン領域の形成工程を採る態様で好ましく実施でき
る。
形成する前にマスク部を形成してソース領域ないしはド
レイン領域の形成工程を採る態様で好ましく実施でき
る。
【００１３】また、上記態様において、上記ゲート部を
形成した後、ソース領域及びドレイン領域の形成工程を
採る態様でも好ましく実施できる。
形成した後、ソース領域及びドレイン領域の形成工程を
採る態様でも好ましく実施できる。
【００１４】
【作 用】本発明によれば、基部を絶縁化した半導体突
部（半導体領域）の対向する面に各々ゲート電極を形成
する（絶縁化による分離と、ゲート電極形成との工程の
順序は、いずれが前でもよい）ようにしたので、トラン
ジスタのアクティブな領域に結晶性の完全な半導体を使
うことができる。この結果、良好なキャリア移動度をも
った素子が得られる。また両ゲート電極を自己整合的に
同時に形成することが可能であり、かつ、ゲート電極を
ソース、ドレイン等と同一面上に作ることもできるの
で、これらの２つのゲート、ソース、ドレインの配線の
自由度を増すことができる。更に、絶縁化にはＬＯＣＯ
Ｓ法やイオン注入など既存技術を使え、生産性も良い。
部（半導体領域）の対向する面に各々ゲート電極を形成
する（絶縁化による分離と、ゲート電極形成との工程の
順序は、いずれが前でもよい）ようにしたので、トラン
ジスタのアクティブな領域に結晶性の完全な半導体を使
うことができる。この結果、良好なキャリア移動度をも
った素子が得られる。また両ゲート電極を自己整合的に
同時に形成することが可能であり、かつ、ゲート電極を
ソース、ドレイン等と同一面上に作ることもできるの
で、これらの２つのゲート、ソース、ドレインの配線の
自由度を増すことができる。更に、絶縁化にはＬＯＣＯ
Ｓ法やイオン注入など既存技術を使え、生産性も良い。
【００１５】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定を受けるものではない。
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定を受けるものではない。
【００１６】実施例１ この実施例は、半導体突部の形成後、図１の（１）の方
の工程を採って、突部の基部の絶縁化による分離を行
い、その後第１，第２のゲート電極形成を行う発明を具
体化したものである。図２ないし図１１を参照する。
の工程を採って、突部の基部の絶縁化による分離を行
い、その後第１，第２のゲート電極形成を行う発明を具
体化したものである。図２ないし図１１を参照する。
【００１７】この実施例においては、半導体基板上に突
部２１を形成し（図２，図３）、該突部の基部を絶縁化
して該突部を分離して半導体領域２１ａとし（図４〜図
６）、該半導体領域２１ａの対向する面に第１及び第２
のゲート電極３１ａ，３１ｂを形成する（図７〜図１
１）工程を備える。
部２１を形成し（図２，図３）、該突部の基部を絶縁化
して該突部を分離して半導体領域２１ａとし（図４〜図
６）、該半導体領域２１ａの対向する面に第１及び第２
のゲート電極３１ａ，３１ｂを形成する（図７〜図１
１）工程を備える。
【００１８】更に詳しくは、本実施例においては、図２
に示すように、Ｓｉ基板層２６の上面に、薄い酸化膜２
２、及び窒化膜Ｓｉ3 Ｎ4 ２７を形成し、更にマスク用
レジスト２０を形成する。
に示すように、Ｓｉ基板層２６の上面に、薄い酸化膜２
２、及び窒化膜Ｓｉ3 Ｎ4 ２７を形成し、更にマスク用
レジスト２０を形成する。
【００１９】このレジスト２０をマスクとして、ＲＩＥ
によりエッチングを行い、表面を薄く酸化し、レジスト
を除去する。これにより、図３の構造を得る。この図３
の構造は、小さい島状の半導体突部２１が形成され、か
つこの突部２１上に窒化膜２７がパターニングされてい
るのである。図中、２２′で示すのは、酸化膜（ＳｉＯ
2 ）である。
によりエッチングを行い、表面を薄く酸化し、レジスト
を除去する。これにより、図３の構造を得る。この図３
の構造は、小さい島状の半導体突部２１が形成され、か
つこの突部２１上に窒化膜２７がパターニングされてい
るのである。図中、２２′で示すのは、酸化膜（ＳｉＯ
2 ）である。
【００２０】次にＣＶＤによって、１００ｎｍ位膜厚の
窒化膜層（Ｓｉ3 Ｎ4 ）を堆積し、そのあとＲＩＥによ
りその窒化膜層をエッチバックして図４に示すように窒
化膜サイドウォール２７′を得る。
窒化膜層（Ｓｉ3 Ｎ4 ）を堆積し、そのあとＲＩＥによ
りその窒化膜層をエッチバックして図４に示すように窒
化膜サイドウォール２７′を得る。
【００２１】次にこのサイドウォール２７′の底部及び
Ｓｉ基板層２６の上面をエッチング液（ＨＦ／ＨＮ
Ｏ3 ）によってウェットエッチングし、図５のように突
部２１の基部の部分のシリコン基板層２６が部分除去さ
れて該基部が露出した形状とする。
Ｓｉ基板層２６の上面をエッチング液（ＨＦ／ＨＮ
Ｏ3 ）によってウェットエッチングし、図５のように突
部２１の基部の部分のシリコン基板層２６が部分除去さ
れて該基部が露出した形状とする。
【００２２】図５の構造を十分酸化することによって、
小さい島状の半導体突部２１の底部（基部）が、両方か
ら入ってくるＬＯＣＯＳ酸化膜層２５によって分離さ
れ、これによって島状に半導体領域２１ａが分離されて
ＳＯＩ構造が形成されて、図６の構造が形成される。
小さい島状の半導体突部２１の底部（基部）が、両方か
ら入ってくるＬＯＣＯＳ酸化膜層２５によって分離さ
れ、これによって島状に半導体領域２１ａが分離されて
ＳＯＩ構造が形成されて、図６の構造が形成される。
【００２３】次に窒化膜部２７，２７′をＲＩＥにより
除去する。更にＣＶＤによりゲート電極形成材料である
ポリシリコン膜（ゲート材）２３を形成し、図７のよう
にポリシリコン膜２３が半導体領域２１ａを酸化膜層２
２を介して囲う構造を得る。
除去する。更にＣＶＤによりゲート電極形成材料である
ポリシリコン膜（ゲート材）２３を形成し、図７のよう
にポリシリコン膜２３が半導体領域２１ａを酸化膜層２
２を介して囲う構造を得る。
【００２４】この構造についてＲＩＥを行い、半導体領
域２１ａの上面のポリシリコン膜２３がなくなるまでエ
ッチングを行う。これにより突起部状の半導体領域２１
ａ及び酸化膜層２２の周囲をポリシリコン膜（ゲート電
極形成用膜）２３′がリング状に囲んだ図８の構造を得
る。
域２１ａの上面のポリシリコン膜２３がなくなるまでエ
ッチングを行う。これにより突起部状の半導体領域２１
ａ及び酸化膜層２２の周囲をポリシリコン膜（ゲート電
極形成用膜）２３′がリング状に囲んだ図８の構造を得
る。
【００２５】突起部状の半導体領域２１ａ及び酸化膜層
２２の周辺のリング状に形成されたポリシリコン層２
３′層から第１，第２のゲート３１ａ（Ｇ１）、ゲート
３１ｂ（Ｇ２）を形成するために、レジスト開口部２８
を有するレジスト２９のパターンを図９のように形成す
る。
２２の周辺のリング状に形成されたポリシリコン層２
３′層から第１，第２のゲート３１ａ（Ｇ１）、ゲート
３１ｂ（Ｇ２）を形成するために、レジスト開口部２８
を有するレジスト２９のパターンを図９のように形成す
る。
【００２６】このあと、このレジストパターン２９をマ
スクとして、不純物をイオン注入し、ソース領域ないし
はドレイン領域３０を形成する。
スクとして、不純物をイオン注入し、ソース領域ないし
はドレイン領域３０を形成する。
【００２７】次にこのレジスト２９をマスクとして、Ｒ
ＩＥにより、レジスト開口部２８のポリシリコンを除去
する。先に形成したソースないしはドレイン領域へのイ
オン注入は、このレジスト開口部２８のポリシリコンを
除去したあとに行ってもよい。
ＩＥにより、レジスト開口部２８のポリシリコンを除去
する。先に形成したソースないしはドレイン領域へのイ
オン注入は、このレジスト開口部２８のポリシリコンを
除去したあとに行ってもよい。
【００２８】このあとレジストを除去することによっ
て、図１０に平面図で示したように、半導体領域２１ａ
の左右に１対のゲート電極３１ａ（Ｇ１）及びゲート電
極３１ｂ（Ｇ２）及びソース領域ないしはドレイン領域
３０が形成された構造が得られる。
て、図１０に平面図で示したように、半導体領域２１ａ
の左右に１対のゲート電極３１ａ（Ｇ１）及びゲート電
極３１ｂ（Ｇ２）及びソース領域ないしはドレイン領域
３０が形成された構造が得られる。
【００２９】図９のＡ−Ａ′線にそった断面図を、図１
０に示す。図１０の３１ａ，３１ｂは、それぞれゲート
電極３１ａ（Ｇ１）及びもう一つのゲート電極３１ｂ
（Ｇ２）を示し、ソース領域ないしはドレイン領域３０
は半導体領域２１ａの図１０の奥と手前に形成されてい
る。
０に示す。図１０の３１ａ，３１ｂは、それぞれゲート
電極３１ａ（Ｇ１）及びもう一つのゲート電極３１ｂ
（Ｇ２）を示し、ソース領域ないしはドレイン領域３０
は半導体領域２１ａの図１０の奥と手前に形成されてい
る。
【００３０】なお、上記実施例では、ソース領域ないし
はドレイン領域への不純物のイオン注入は、図９で説明
した工程で行ったが、図３に示す工程において、レジス
トを除去する前に、ソース，ドレイン部の開口部を形成
し、イオン注入を行うことによりこのソース，ドレイン
部を形成してもよい。
はドレイン領域への不純物のイオン注入は、図９で説明
した工程で行ったが、図３に示す工程において、レジス
トを除去する前に、ソース，ドレイン部の開口部を形成
し、イオン注入を行うことによりこのソース，ドレイン
部を形成してもよい。
【００３１】本実施例の製造法による平面型絶縁ゲート
型電界効果ＭＯＳトランジスタは、結晶性の良好な半導
体領域２１ａをトランジスタのアクティブな領域として
活用することができる。
型電界効果ＭＯＳトランジスタは、結晶性の良好な半導
体領域２１ａをトランジスタのアクティブな領域として
活用することができる。
【００３２】また、ゲート電極３１ａ（Ｇ１）、ゲート
電極３１ｂ（Ｇ２）を、ソース、ドレイン及びトランジ
スタのアクティブな部分と同一平面上に形成することが
できた。
電極３１ｂ（Ｇ２）を、ソース、ドレイン及びトランジ
スタのアクティブな部分と同一平面上に形成することが
できた。
【００３３】上述のように、本実施例によれば、トラン
ジスタのアクティブな領域に結晶性の完全な半導体を使
えるため、良好なキャリア移動度をもった素子が得られ
る。
ジスタのアクティブな領域に結晶性の完全な半導体を使
えるため、良好なキャリア移動度をもった素子が得られ
る。
【００３４】かつ、ゲート電極３１ａ（Ｇ１）、ゲート
電極３１ｂ（Ｇ２）が、自己整合的に同時に形成でき
る。
電極３１ｂ（Ｇ２）が、自己整合的に同時に形成でき
る。
【００３５】また、第１，第２のゲート電極３１ａ（Ｇ
１）、ゲート電極３１ｂ（Ｇ２）がソース、ドレインと
同一面上に作られるので、それらの２つのゲート、ソー
ス、ドレインの配線の自由度が増す。よって配線のひき
まわし等に有利である。
１）、ゲート電極３１ｂ（Ｇ２）がソース、ドレインと
同一面上に作られるので、それらの２つのゲート、ソー
ス、ドレインの配線の自由度が増す。よって配線のひき
まわし等に有利である。
【００３６】更に、素子分離のためＳＯＩ部を形成する
にあたって、この部分は本実施例ではＬＯＣＯＳ分離に
よって基板から絶縁されるので、既存技術が使え、生産
性が高い。
にあたって、この部分は本実施例ではＬＯＣＯＳ分離に
よって基板から絶縁されるので、既存技術が使え、生産
性が高い。
【００３７】実施例２ この実施例は、半導体突部の形成後、図１の（２）の方
の工程を採って、第１，第２のゲート電極形成を行い、
その後突部の基部の絶縁化による分離を行う発明を具体
化したものである。図１２ないし図１４を参照する。
の工程を採って、第１，第２のゲート電極形成を行い、
その後突部の基部の絶縁化による分離を行う発明を具体
化したものである。図１２ないし図１４を参照する。
【００３８】この実施例においては、半導体基板２６上
に突部２１を形成し、該突部２１の対向する面に第１及
び第２のゲート電極を形成し（図１２。ゲート材を符号
２３で示す）、該突部２１の基部を絶縁化して該突部２
１を分離した半導体領域２１ａとする（図１３，図１
４）工程を備えるものである。
に突部２１を形成し、該突部２１の対向する面に第１及
び第２のゲート電極を形成し（図１２。ゲート材を符号
２３で示す）、該突部２１の基部を絶縁化して該突部２
１を分離した半導体領域２１ａとする（図１３，図１
４）工程を備えるものである。
【００３９】更に詳しくは、実施例１と同様にして図３
の構造を形成した後、この図３の構造に先にゲート材と
してポリシリコン層２３をサイドウォール状に形成し
て、図１２の構造とする。サイドウォールポリシリコン
の形成は、通常のＣＶＤ及びエッチバック技術を用いる
ことができる。
の構造を形成した後、この図３の構造に先にゲート材と
してポリシリコン層２３をサイドウォール状に形成し
て、図１２の構造とする。サイドウォールポリシリコン
の形成は、通常のＣＶＤ及びエッチバック技術を用いる
ことができる。
【００４０】次に、図１３のように、該サイドウォール
ポリシリコン層２３の側部に更に窒化膜２７′をサイド
ウォール状に形成する。これも同様に、ＣＶＤ及びエッ
チバック技術によることができる。
ポリシリコン層２３の側部に更に窒化膜２７′をサイド
ウォール状に形成する。これも同様に、ＣＶＤ及びエッ
チバック技術によることができる。
【００４１】この図１３の構造について、実施例１にお
けると同様にウェットエッチングを行い、図１４のよう
に、半導体突部２１の基部に相当するシリコン基板層２
６をエッチング除去する処理を行う。
けると同様にウェットエッチングを行い、図１４のよう
に、半導体突部２１の基部に相当するシリコン基板層２
６をエッチング除去する処理を行う。
【００４２】この後は、実施例１と同様の工程を行っ
て、ＭＯＳトランジスタを得る。
て、ＭＯＳトランジスタを得る。
【００４３】本実施例も、実施例１と同様の効果を果た
すことができる。
すことができる。
【００４４】実施例３ 本実施例は、実施例１の変形例であり、実施例１ではＬ
ＯＣＯＳ法により半導体突部２１の分離を行ったのに対
し、本実施例ではイオン注入法を用いて、素子分離を行
うものである。
ＯＣＯＳ法により半導体突部２１の分離を行ったのに対
し、本実施例ではイオン注入法を用いて、素子分離を行
うものである。
【００４５】即ち本実施例では、図１５に示すように、
突部２１についてその基部のみに選択的にイオン注入Ｉ
を行って該基部の絶縁化を行うことにより突部２１の分
離を行って、半導体領域を得る構成としたものである。
突部２１についてその基部のみに選択的にイオン注入Ｉ
を行って該基部の絶縁化を行うことにより突部２１の分
離を行って、半導体領域を得る構成としたものである。
【００４６】より詳しくは、本実施例では、実施例１の
図５のように半導体突部２１の基部における半導体層２
６を除去した後、図６の如くＬＯＣＯＳ酸化を行うので
なく、図１５に示すように酸素のイオン注入を行って、
絶縁化を達成した。絶縁化された部分（酸化部）を符号
２５′で示す。
図５のように半導体突部２１の基部における半導体層２
６を除去した後、図６の如くＬＯＣＯＳ酸化を行うので
なく、図１５に示すように酸素のイオン注入を行って、
絶縁化を達成した。絶縁化された部分（酸化部）を符号
２５′で示す。
【００４７】特に本実施例では、斜めイオン注入Ｉを行
った。斜めイオン注入の角度や、注入する酸素の量は、
形成したい絶縁領域の形状や、性質によって最適に定め
る。
った。斜めイオン注入の角度や、注入する酸素の量は、
形成したい絶縁領域の形状や、性質によって最適に定め
る。
【００４８】本実施例によれば、斜めイオン注入という
既存の簡便な技術によって突部２１の絶縁化が図れるの
で、有利である。その他の点については、実施例１と同
様の効果を有する。
既存の簡便な技術によって突部２１の絶縁化が図れるの
で、有利である。その他の点については、実施例１と同
様の効果を有する。
【００４９】なお、斜めイオン注入にあたって、図１５
のように、窒化膜にサイドウォール２７′の下辺をやや
斜めに形成しておいてもよい。
のように、窒化膜にサイドウォール２７′の下辺をやや
斜めに形成しておいてもよい。
【００５０】実施例４ 本実施例は、実施例２の変形例であり、実施例２ではＬ
ＯＣＯＳ法により半導体突部２１の分離を行ったのに対
し、本実施例では図１６に示すように、イオン注入法を
用いて、素子分離を行うものである。
ＯＣＯＳ法により半導体突部２１の分離を行ったのに対
し、本実施例では図１６に示すように、イオン注入法を
用いて、素子分離を行うものである。
【００５１】具体的なイオン注入の技術は、実施例３と
同じく斜めイオン注入Ｉで行った。本例でも、斜めイオ
ン注入の角度や、注入する酸素の量は、形成したい絶縁
領域の形状や、性質によって最適に定める。
同じく斜めイオン注入Ｉで行った。本例でも、斜めイオ
ン注入の角度や、注入する酸素の量は、形成したい絶縁
領域の形状や、性質によって最適に定める。
【００５２】本実施例によれば、既存のイオン注入技術
を使用でき、また、実施例３と同様の効果が奏せられ
る。
を使用でき、また、実施例３と同様の効果が奏せられ
る。
【００５３】
【発明の効果】上記詳述したように、本発明によれば、
従来技術の問題点を解決して、良好なキャリア移動度を
もった素子が得られ、しかもこれを容易で実用的な工程
で実現できるＭＯＳトランジスタの製造方法を提供する
ことができた。
従来技術の問題点を解決して、良好なキャリア移動度を
もった素子が得られ、しかもこれを容易で実用的な工程
で実現できるＭＯＳトランジスタの製造方法を提供する
ことができた。
【図１】発明の構成を示すフロー図である。
【図２】実施例１の工程を示す断面図である（１）。
【図３】実施例１の工程を示す断面図である（２）。
【図４】実施例１の工程を示す断面図である（３）。
【図５】実施例１の工程を示す断面図である（４）。
【図６】実施例１の工程を示す断面図である（５）。
【図７】実施例１の工程を示す断面図である（６）。
【図８】実施例１の工程を示す断面図である（７）。
【図９】実施例１の工程を平面図で示すものである。
【図１０】実施例１の工程を平面図で示すものである。
【図１１】実施例１の工程を断面図で示すものである。
【図１２】実施例２の工程を示す断面図である（１）。
【図１３】実施例２の工程を示す断面図である（２）。
【図１４】実施例２の工程を示す断面図である（３）。
【図１５】実施例３の工程を示す断面図である。
【図１６】実施例４の工程を示す断面図である。
【図１７】従来技術を示す図である。
２１ 半導体突部 ２１ａ 半導体領域 ２２ 酸化膜（ゲート絶縁膜） ２３ａ，２３ｂ ゲート電極 ２５，２５′ 半導体突部の基部の絶縁部
Claims (4)
- 【請求項１】半導体基板上に突部を形成し、該突部の基
部を絶縁化して該突部を分離して半導体領域とし、該半
導体領域の対向する面に第１及び第２のゲート電極を形
成する工程を備えることを特徴とするＭＯＳトランジス
タの製造方法。 - 【請求項２】半導体基板上に突部を形成し、該突部の対
向する面に第１及び第２のゲート電極を形成し、該突部
の基部を絶縁化して該突部を分離した半導体領域とする
工程を備えることを特徴とするＭＯＳトランジスタの製
造方法。 - 【請求項３】突部についてその基部のみを露出してマス
クでおおい、少なくとも該基部の絶縁化を行うことによ
り突部の分離を行う構成としたことを特徴とする請求項
１または２に記載のＭＯＳトランジスタの製造方法。 - 【請求項４】突部についてその基部のみに選択的にイオ
ン注入を行って該基部の絶縁化を行うことにより突部の
分離を行う構成としたことを特徴とする請求項１または
２に記載のＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32586793A JP3270875B2 (ja) | 1993-11-30 | 1993-11-30 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32586793A JP3270875B2 (ja) | 1993-11-30 | 1993-11-30 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153944A true JPH07153944A (ja) | 1995-06-16 |
| JP3270875B2 JP3270875B2 (ja) | 2002-04-02 |
Family
ID=18181507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32586793A Expired - Fee Related JP3270875B2 (ja) | 1993-11-30 | 1993-11-30 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270875B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003298051A (ja) * | 2002-01-30 | 2003-10-17 | Soko Lee | ダブルゲートｆｅｔ素子及びその製造方法 |
| JP2007504679A (ja) * | 2003-05-22 | 2007-03-01 | フリースケール セミコンダクター インコーポレイテッド | 個別ゲート構造を備えたトランジスタ |
| US7413943B2 (en) | 2005-07-28 | 2008-08-19 | Samsung Electronics Co., Ltd. | Method of fabricating gate of fin type transistor |
-
1993
- 1993-11-30 JP JP32586793A patent/JP3270875B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003298051A (ja) * | 2002-01-30 | 2003-10-17 | Soko Lee | ダブルゲートｆｅｔ素子及びその製造方法 |
| JP2007504679A (ja) * | 2003-05-22 | 2007-03-01 | フリースケール セミコンダクター インコーポレイテッド | 個別ゲート構造を備えたトランジスタ |
| US7413943B2 (en) | 2005-07-28 | 2008-08-19 | Samsung Electronics Co., Ltd. | Method of fabricating gate of fin type transistor |
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| Publication number | Publication date |
|---|---|
| JP3270875B2 (ja) | 2002-04-02 |
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