JP2002016255A - ゲートが分離した自己整合ダブル・ゲートｍｏｓｆｅｔ - Google Patents

ゲートが分離した自己整合ダブル・ゲートｍｏｓｆｅｔ

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Abstract

(57)【要約】 【課題】 ダブル・ゲート集積回路を作製する方法及び
その構造を提供すること。 【解決手段】 方法は、チャネル層及びチャネル層の各
側面に第１絶縁層を持つ積層構造を形成するステップ、
積層構造に開口を形成するステップ、開口にソース及び
ドレインの領域を形成するステップ、積層構造の一部を
除去してチャネル層の第１部分を露出したまま残すステ
ップ、チャネル層に第１ゲート誘電層を形成するステッ
プ、第１ゲート誘電層に第１ゲート電極を形成するステ
ップ、積層構造の一部を除去してチャネル層の第２部分
を露出したまま残すステップと、チャネル層に第２ゲー
ト誘電層を形成するステップ、第２ゲート誘電層に第２
ゲート電極を形成するステップ、及び自己整合イオン注
入によりソース及びドレインの領域をドープするステッ
プを含み、第１ゲート電極と第２ゲート電極は互いに独
立に形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にはゲートが
上下に電気的に分離した自己整合ダブル・ゲート金属酸
化物半導体電界効果トランジスタ（ＤＧ−ＭＯＳＦＥ
Ｔ）に関する。本発明では、上下のゲートは異なる物質
から形成することができる。
【０００２】
【従来の技術】ダブル・ゲート金属酸化物半導体電界効
果トランジスタ（ＤＧ−ＭＯＳＦＥＴ）は、チャネル内
のキャリアが上下のゲートにより制御されるＭＯＳＦＥ
Ｔである。ダブル・ゲートＭＯＳＦＥＴには、トランス
コンダクタンスが高い、寄生抵抗が小さい、ドーパント
変化の影響を受けない、短チャネル特性に優れる、とい
った従来のシングル・ゲートＭＯＳＦＥＴにはない利点
がある。更に、チャネル長２０ｎｍまで、チャネル領域
のドーピングは必要なく、良好な短チャネル特性が得ら
れる。これにより、チャネル・ドーピングに伴うトンネ
ル・ブレークダウン、ドーパント量子化、不純物拡散と
いった問題が全て回避される。
【０００３】従来のシステムは、上下両方のゲートがチ
ャネル領域と自己整合するダブル・ゲート構造を目指し
ていた。しかし、この自己整合構造を達成する上で満足
のいく方法は得られていない。一般に、これまでの努力
は次のようなカテゴリに分けられる。第１のカテゴリ
は、ピラー（pillar）構造へのシリコン（Ｓｉ）のエッ
チングと、その周りのゲート付着を含む（垂直電界効果
トランジスタ（ＦＥＴ））。第２のカテゴリは、ＳＯＩ
（silicon-on-insulator）膜をエッチングして薄いバー
にし、バーの両端にソース／ドレイン・コンタクトを形
成し、薄いＳｉバーの全３面にゲート物質を付着する。
もう１つの方法では、従来のシングル・ゲートＭＯＳＦ
ＥＴが作製され、接合エッチバック法により第２ゲート
が形成される。４つ目の従来法は、ＳＯＩ薄膜からスタ
ートし、ストリップがパターン化され、埋め込み酸化物
をエッチングすることでその下にトンネルが掘られ、懸
吊したＳｉブリッジが形成される。次に、懸吊したＳｉ
ブリッジ全てにゲート物質を付着する。
【０００４】前記のアプローチのどれにも大きな欠点が
ある。例えば、第１と第２のカテゴリは垂直ピラーまた
はＳｉバーを１０ｎｍ厚に形成する必要があり、厚みを
十分制御しながらこの寸法を達成し、反応性イオン・エ
ッチング（ＲＩＥ）破損を防ぐのは困難である。垂直例
（第１）の場合、ピラー下に埋められたソース／ドレイ
ン端末に低直列抵抗コンタクトを作製することは困難で
ある。横の例（第２）では、デバイス幅がＳｉバー高さ
によって制限される。第３の例では、厚み制御と上下の
ゲートの自己整合が大きな問題になる。第４の例では、
ゲート長の制御が不十分であり、２つのゲートは電気的
に接続され、同じ物質で構成する必要がある。
【０００５】K. L. Chan、G. M. Cohen、Y. Taut、H.
S. P. Wongによる１９９９年３月１９日付米国特許出願
第０９／２７２２９７号"Self-Aligned Double-Gate MO
SFETby Selective Epitaxy and Silicon Wafer Bonding
Techniques"（以下、Chanと呼ぶ）は、上下のゲートが
両方ともチャネル領域に自己整合するダブル・ゲートＭ
ＯＳＦＥＴ構造の作製方法を利用している。このプロセ
スにより前記の問題はほとんど回避される。しかし上下
のゲートは物理的に接続されたままである。これは、ゲ
ート物質が"チャネル全周"ゲートとして１回の処理ステ
ップで付着されるためである。
【０００６】これは、次のような理由から、用途によっ
ては好ましくない結果をもたらす。第１に、回路設計の
観点からは２つのゲートを電気的に分離することが望ま
しい。第２に、下ゲートと上ゲートは基本的には同じ物
質から形成されるので、対称型ＤＧ−ＭＯＳＦＥＴしか
作製できない。下ゲートの物質が上ゲートと異なる非対
称ＤＧ−ＭＯＳＦＥＴを実現することはできない。
【０００７】Chanは、懸吊したシリコン・ブリッジ（チ
ャネル）の形成とこれに続くチャネル周囲へのコンフォ
ーマルなゲート物質の付着により"チャネル全周"ゲート
を形成する方法を開示している。しきい値電圧の制御性
を良くするには、チャネルの厚さをを３ｎｍ乃至５ｎｍ
まで薄くする必要がある。そのような薄いブリッジを処
理しながら十分高い歩留まりを保てるかどうかは明らか
でない。従って、この点はChanによるプロセスに制限を
課す可能性がある。
【０００８】
【発明が解決しようとする課題】従って、上下のゲート
を個別に付着することによって形成される自己整合ＤＧ
−ＭＯＳＦＥＴが求められる。そのような構造では多く
のメリットが得られる。例えば、ゲートを独立に形成す
ることでゲートを電気的に分離でき、物質及び厚みの異
なるゲートを形成でき、平坦化された構造が得られるの
で、デバイスとの接続が容易になる。また極薄チャネル
を形成できるＤＧ−ＭＯＳＦＥＴが求められる。
【０００９】
【課題を解決するための手段】本発明の目的は、チャネ
ル層及びチャネル層の各側面に第１絶縁層を持つ積層構
造を形成するステップ、積層構造に開口を形成するステ
ップ、開口にソースとドレインの領域を形成するステッ
プ、積層構造を一部削除して露出したチャネル層の第１
部分を残すステップ、チャネル層に第１ゲート誘電層を
形成するステップ、第１ゲート誘電層に第１ゲート電極
を形成するステップ、積層構造の一部を除去して露出し
たチャネル層の第２部分を残すステップ、チャネル層に
第２ゲート誘電層を形成するステップ、第２ゲート誘電
層に第２ゲート電極を形成するステップ、及び自己整合
イオン注入によりソースとドレインの領域をドープする
ステップを含み、第１ゲート電極と第２ゲート電極が互
いに独立に形成される、ダブル・ゲート集積回路（Ｉ
Ｃ）を作製する方法及びその構造を提供することであ
る。
【００１０】ゲート誘電体は通常、ＳｉＯ2から形成さ
れるが、他の誘電物質でもよい。また上ゲートに関連す
るゲート誘電体は下ゲートに関連するゲート誘電体から
独立している。従ってゲート誘電体は厚みと物質が異な
るものでよい。
【００１１】
【発明の実施の形態】以下、上下のゲートが電気的に分
離した自己整合ダブル・ゲート金属酸化物半導体電界効
果トランジスタ（ＤＧ−ＭＯＳＦＥＴ）及びその作製方
法である本発明について説明する。更に、上下のゲート
は異なる物質を含む。
【００１２】図１乃至図６に示すように、本発明は一連
の層の形成から始まる。まず約２ｎｍの薄い二酸化シリ
コン１を単結晶ウエハ５Ａ（ドナー・ウエハ）に形成す
る。次に窒化シリコン層２（これは例えば約１００ｎｍ
厚）を二酸化シリコン層１に形成する。次に厚みのある
（例えば約４００ｎｍ厚）二酸化シリコン層３を窒化層
２に形成する。次に結晶ウエハをハンドル・ウエハ４に
接合する。この接合は、ボロン・エッチ・ストップ、sm
artCut、当業者には周知の方法等、一般的シリコン・ウ
エハ接合法により行われる。（接合法の詳細について
は、Jean-PierreColingeによるSilicon-On-Insulator T
echnology、2nd Ed、Kluwer Academic Publishers、199
7を参照されたい。）次にＳＯＩ層５をＭＯＳＦＥＴチ
ャネルに必要な厚みに形成する。例えばsmartCut法を用
いる場合、薄いＳｉ層がドナー・ウエハ５Ａ表面からハ
ンドル・ウエハ４に移動される。移動されたＳｉ層は通
常、ＳｉＯ2等の絶縁膜に接合される（従ってsilicon-o
n-insulator（ＳＯＩ）と呼ばれる）。移動されたＳｉ
層の厚みは、smartCut法の一部である注入水素の深さに
より決まる。ＳＯＩ層は、ハンドル・ウエハ４に移動さ
れた後、酸化と剥離により更に薄くすることができる。
ＳＯＩ膜厚は通常、偏光解析法やＸ線回折法により観測
される（G.M CohenらによるApplied Physics Letters、7
5(6)、p. 787、August 1999を参照されたい）。
【００１３】次に薄い二酸化シリコン層６（約２ｎｍ）
がＳＯＩ層５に形成される。その後、厚みのある窒化シ
リコン層７（約１５０ｎｍ等）が二酸化シリコン層６に
形成される。
【００１４】最初の層群が完成した後、２つの領域８が
エッチングされて膜のスタックが形成される。図７及び
図８に示すように、エッチ・ストップ（または同様な制
御機能が埋め込み酸化物（ＢＯＸ）３内に一定距離まで
配置される。これら２つの領域間の距離は、作製された
ＭＯＳＦＥＴゲートの長さ（Ｌｇ）になる。
【００１５】簡潔化のため、ここでは本発明の構造とプ
ロセスについて、様々な断面図を参照して説明する。例
えば図７、図９、図１１乃至図１８、図２０、図２１、
図２３、図２５、図２７、図２９、図３１、図３３乃至
図３８、図４０、図４１、図４３、図４５及び図４７
は、図８及び図９に示した構造の平面図を線Ｌ−Ｌに沿
って切り取った図である。
【００１６】本発明では、エッチングされた領域の形状
を調整するため一連のステップが実行される。最初に、
図９及び図１０に示すように、単結晶ＳＯＩ５チャネル
からエピタキシャル・シリコン（ｅｐｉ）延長部９を選
択的に成長させる。ｅｐｉ延長部９は、エッチングされ
た領域８に延び、エッチングされた領域の全周に成長す
る。ｅｐｉ延長部９の大きさは、好適には５０ｎｍであ
る。延長部は、ＳｉＧｅ、ＳｉＧｅＣ、当業者には周知
の他の適切な物質等、他の合金の成長によっても得られ
る。
【００１７】次に、図１１に示すように、エッチングさ
れた領域８の側壁に側壁スペーサ１０が形成される。こ
れは構造全体への誘電体（図示せず）の付着により行わ
れる。誘電体の厚みにより得られるスペーサ１０の厚み
が決まる。誘電体は、エッチング選択性を与える要素に
もなる（例えば、後で酸化物と窒化物の層を付着する
等）。好適実施例の場合、反応性イオン・エッチングに
より側壁スペーサ１０が形成される。また等方性エッチ
ング（反応性イオン・エッチングまたは湿式化学エッチ
ング）により、ＳＯＩチャネルの露出したシリコン延長
部からスペーサ誘電体の残留物が取り除かれる。
【００１８】次に図１２に示すように、ソース／ドレイ
ン領域１１が形成される。これは第１に、アモルファス
・シリコンまたはポリシリコン１１を、エッチングされ
た領域８に付着することによって行われる。図１２に示
すように、アモルファス・シリコンは窒化物７の上面よ
り高くなるまで付着される。第２に、機械化学的研磨
（ＣＭＰ：chemical-mechanical polishing）により上
面が平坦化される。ＣＭＰプロセスは主に、アモルファ
スＳｉを除去し、窒化物７に対しては選択的である。次
に図１３に示すように、反応性イオン・エッチングによ
りソース／ドレイン領域１１のシリコンにリセス１２が
形成される。最後に、図１４に示すようにリセス領域１
２に誘電体１３（酸化物等）が付着され、誘電体はリセ
ス領域１２に対して完全に同形になる。その後、ＣＭＰ
により誘電体が平坦化される。
【００１９】また、図１５に示すように、構造の上部の
形状が調整される。これは第１に、湿式化学エッチング
（高温リン酸等）により上窒化物７を取り除くことによ
って行われる。第２に、図１６に示すように側壁１４が
形成される。側壁は、誘電体を構造全体に対してコンフ
ォーマルに付着し、誘電体をエッチングすることによっ
て形成される。誘電体の厚みにより側壁１４の厚みが決
まる。第３に、上犠牲パッド酸化物６が湿式化学エッチ
ング（例えばフッ化水素酸）により除去される。次に、
図１７に示すように、ＳＯＩチャネル５の上面に上ゲー
ト誘電体（酸化物）１５を成長させる。上ゲート物質１
６（例えば、ドープしたポリシリコンまたはタングステ
ン）がコンフォーマルに付着され、図１８に示すように
ゲート電極が形成される。最後に、機械化学的研磨によ
り上面が平坦化される。ＣＭＰプロセスは主に、窒化物
７に対して選択的なスラリを使用して上ゲート物質を取
り除く。その後、図１９及び図２０に示すように、構造
にメサ・ハード・マスク１７が配置される。メサ・ハー
ド・マスクは、好適には約１００ｎｍ厚の窒化膜の付着
により、窒化層は後でパターン化される。図２２、図２
４、図２６、図２８、図３０、図３２、図４２、図４
４、図４６及び図４８は、図１９に示す線Ｗ−Ｗに沿っ
た断面図である。
【００２０】具体的には、メサ・ハード・マスク１７に
より個々のデバイスが分離される。構造は次のようにパ
ターン化される。１）図２１及び図２２に示すように、
ＲＩＥでＳＯＩ膜を超えてエッチングし、窒化物でスト
ップする。２）図２３及び図２４に示すように、好適に
は約７５ｎｍの低温酸化物（ＬＴＯ：low temperature
oxide）等の誘電体を構造全体にコンフォーマルに付着
し、誘電体をエッチングして側壁１８を形成する。３）
図２５及び図２６に示すように、ＢＯＸ３の方へ一定距
離エッチングしてメサのエッチングを完了する。このプ
ロセスの間に下窒化物２の側壁も露出する。
【００２１】図２７及び図２８に示すように、本発明で
は熱酸化物１９を成長させ、露出したソース及びドレイ
ンの側壁を分離する。次に、図２９及び図３０に示すよ
うに、湿式化学エッチング（高温リン酸等）により下窒
化物２と上窒化物ハード・マスク１７が取り除かれる。
下窒化物２が除去されることで、デバイスの幅方向にト
ンネル２０が、長さ方向に懸吊したブリッジが形成され
る。また湿式化学エッチング（リン酸等）により下犠牲
パッド酸化物１が取り除かれる。
【００２２】次に、図３１及び図３２に示すように、下
ゲート電極２２が形成される。これは最初、ＳＯＩチャ
ネル５下面に下ゲート誘電体（酸化物）２１を成長させ
ることによる。下ゲート物質２２（ドープしたポリシリ
コン、タングステン等）がコンフォーマルに付着され、
下ゲート電極が形成される。次に、ＣＭＰにより上面が
平坦化される。ＣＭＰプロセスは主に、下ゲート物質を
取り除き、ＬＴＰに対して選択的である。
【００２３】図３３に示すように、ソース／ドレイン・
キャップ誘電体ＬＴＯ１３がエッチングされる。本発明
では、図３４に示すように、構造全体に誘電体がコンフ
ォーマルに付着されて側壁２３が形成される。ここで
も、この誘電体の厚みにより、得られるスペーサの厚み
が決まる。誘電体は次にエッチングされ、最終的な側壁
２３の構造が形成される。
【００２４】次に、図３５に示すように、自己整合イオ
ン注入２４によりソース／ドレイン領域１１をドープ
し、シリコン１１を重ドープする。ＳＯＩチャネル領域
をイオン注入に対してマスクするため、上ポリ・ゲート
１６が自己整合注入マスクとして用いられる。ソース／
ドレイン注入は、側壁スペーサ２３によりチャネル領域
からはずれる。注入の後、高速熱アニールによりドーパ
ントが活性化される。
【００２５】次に、図３７に示すように、自己整合シリ
サイド・プロセスによりソース／ドレインとゲート１１
にシリサイド２６が形成される。これは当業者には周知
の標準的なプロセスにより行われる。例えば、シリサイ
ドの適用に備えて、図３６に示すように構造全体にＣｏ
（コバルト）、Ｔｉ（チタニウム）等の金属２５がコン
フォーマルに付着され、構造が加熱される。シリサイド
の付着後、ＬＴＯ等の誘電体がシリサイドにコンフォー
マルに付着され、ＬＴＯキャップ２７が形成される（図
３８）。次にＣＭＰにより上面が平坦化される。ＣＭＰ
プロセスは主に、誘電体物質２７を取り除き、シリサイ
ド２６やゲート物質１６、２２に対して選択的である。
ＣＭＰプロセスの選択性には限度があるため、ゲート・
シリサイド２６の一部または全部を除去できないことが
ある。その場合は、自己整合シリサイド・プロセスを繰
り返すことで、新しいゲート・シリサイドを形成するこ
とができる。次に下ゲート２２に最終処理が施される。
まず好適には約１００ｎｍの窒化物またはＬＴＯ膜２７
が付着され、後にフォトリソグラフィによりパターン化
され、図３９の平面図と図４０の線Ｌ−Ｌに沿った断面
図に示すように、下ゲート領域２８を画設するハード・
マスクが形成される。次に、余分な下ゲート物質２２が
ＢＯＸ３までエッチングされ、図４１及び図４２に示す
ように、厚みのあるパシベーション誘電体２９が付着さ
れる。再びＣＭＰにより上面が平坦化される。ＣＭＰプ
ロセスは主に、誘電体物質２９を取り除き、窒化物ハー
ド・マスク２８に対して選択的であってこれを取り除く
ことはない。次に、図４３及び図４４に示すように、第
２パシベーション誘電体３０が付着される。
【００２６】次に、図４５及び図４６に示すように、ソ
ース及びドレイン１１、コンタクト・ホール３２上にに
コンタクト・ホール（バイア）３１が形成され、２つの
ゲート１６、２２上で、フォトリソグラフィのパターン
化とエッチングによりエッチングされる。次に、図４７
及び図４８に示すように、メタライゼーション（金属）
３３が付着され、後にパターン化されてソース、ドレイ
ン、及び上下のゲート電極との電気コンタクトが形成さ
れる。ゲートが短すぎる場合は、２つのレベルのメタラ
イゼーションを適用することで、上ゲートのコンタクト
に関して設計ルールに幅をもたせることができる。図４
９は完成した構造の平面図である。本発明による改良に
より、従来技術に比べて多くのメリットが得られる。第
１に、本発明では上下のゲートが２回の独立したステッ
プで付着され、電気的に分離した上下ゲートが形成され
る。これにはいくつか利点がある。例えば、下ゲートは
しきい値電圧の制御に使用でき、従って低電力用途に合
った混合しきい値電圧（Ｖｔ）回路が得られる。
【００２７】この構造ではまた回路密度を上げることが
できる。ゲートが電気的に分離しているとき、ダブル・
ゲートＭＯＳＦＥＴは、入力ゲートが２つの端末デバイ
スを４つ含む。従って、１つのデバイスによりＮＯＲ
（ｎＦＥＴ）、ＮＡＮＤ（ｐＦＥＴ）セル等のバイナリ
論理演算を実現することができる。通常こうしたバイナ
リ論理演算の実現には、セル毎に２つの標準ＭＯＳＦＥ
Ｔが必要である。回路密度をこのように高めることはア
ナログ回路でも可能である。例えば、オシレータ電圧を
１つのゲートに印加し、信号（データ）電圧をもう１つ
のゲートに印加することによってミキサーを実現するこ
とができる。
【００２８】本発明では、上下のゲートを対応するゲー
ト誘電体を個別に成長させるので、ゲートとゲート誘電
体は物質及び厚みを変えて形成することができる。また
各ゲートに導入するドーピング・レベルとドーピング種
を同じにする必要はない。従って、非対称ゲートを作製
することができる。非対称ダブル・ゲートＭＯＳＦＥＴ
は例えば、静的ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）用途のように、スピードを得るためゲートを一括接
合し、ゲートを個別に使用して低電力と高密度を達成す
るような混合用途に最も有用である。また本発明では、
プレーナの構造が得られるので、デバイスの接続が容易
になる。良好なしきい値電圧動作を得るため、約３ｎｍ
乃至約５ｎｍ厚の極薄チャネルを持つデバイスを必要と
することがある。薄い層を持つ懸吊したシリコン・ブリ
ッジを作製すると、全体の歩留まりが低下することがあ
る。本発明では、厚みのある層２２を持つチャネルがサ
ポートされる。従って、本発明では極薄チャネルを持つ
デバイスを作製でき、そのようなデバイスで良好なしき
い値電圧挙動が得られる。本発明はまた、直列抵抗を下
げる自己整合シリサイド・プロセスを利用している。
【００２９】本発明は、好適実施例に関して説明した
が、当業者には明らかなように、特許請求の範囲の主旨
及び範囲から逸脱することなく変更を加えて実施するこ
とができる。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３１】（１）チャネル領域と、前記チャネル領域
の上の第１ゲートと、前記チャネル領域の下の第２ゲー
トと、を含み、前記第１ゲート及び前記第２ゲートが互
いに電気的に分離した、トランジスタ。 （２）前記第１ゲートは前記第２ゲートとドーピング濃
度が異なる、前記（１）記載のトランジスタ。 （３）前記第１ゲートは前記第２ゲートとドーピング種
が異なる、前記（１）記載のトランジスタ。 （４）前記第１ゲートの下に第１ゲート誘電体を、前記
第２ゲートの上に第２ゲート誘電体を含む、前記（１）
記載のトランジスタ。 （５）前記第１ゲートに第１導電コンタクトが、前記第
２ゲートに第２導電コンタクトがあり、該第１導電コン
タクトと該第２導電コンタクトはコプラナである、前記
（１）記載のトランジスタ。 （６）前記第１ゲートは前記第２ゲートとは異なる物質
を含む、前記（１）記載のトランジスタ。 （７）前記第１ゲートは前記第２ゲートとは厚みが異な
る、前記（１）記載のトランジスタ。 （８）前記第１ゲート、前記第２ゲート、及びチャネル
領域により平坦化された構造が形成される、前記（１）
記載のトランジスタ。 （９）前記第１ゲート誘電体は前記第２ゲート誘電体と
は異なる物質を含む、前記（４）記載のトランジスタ。 （１０）前記第１ゲート誘電体は前記第２ゲート誘電体
とは厚みが異なる、前記（４）記載のトランジスタ。 （１１）少なくとも１つのトランジスタを持つ半導体チ
ップであって、該トランジスタは、チャネル領域と、前
記チャネル領域の上の第１ゲートと、前記チャネルゲー
トの下の第２ゲートと、を含み、前記第１ゲートは前記
第２ゲートとは異なる物質を含む、半導体チップ。 （１２）前記第１ゲートと前記第２ゲートはドーパント
濃度が異なる、前記（１１）記載の半導体チップ。 （１３）前記第１ゲートと前記第２ゲートはドーパント
種が異なる、前記（１１）記載の半導体チップ。 （１４）前記第１ゲートの下に第１ゲート誘電体を、前
記第２ゲートの上に第２ゲート誘電体を含む、前記（１
１）記載の半導体チップ。 （１５）前記第１ゲート誘電体は前記第２ゲート誘電体
とは異なる物質を含む、前記（１４）記載の半導体チッ
プ。 （１６）前記第１ゲート誘電体は前記第２ゲート誘電体
とは厚みが異なる、前記（１４）記載の半導体チップ。 （１７）前記第１ゲートに第１導電コンタクトが、前記
第２ゲートに第２導電コンタクトがあり、該第１導電コ
ンタクトと該第２導電コンタクトはコプラナである、前
記（１１）記載の半導体チップ。 （１８）前記第１ゲートと前記第２ゲートは電気的に分
離した、前記（１１）記載の半導体チップ。 （１９）前記第１ゲートと前記第２ゲートは厚みが異な
る、前記（１１）記載の半導体チップ。 （２０）前記第１ゲート、前記第２ゲート、及び前記チ
ャネル領域により平坦化された構造が形成される、前記
（１１）記載の半導体チップ。 （２１）トランジスタを形成する方法であって、チャネ
ル領域上に第１ゲートを含む積層構造を形成するステッ
プと、前記チャネル領域下の前記積層の一部を取り除く
ステップと、前記チャネル領域の下に第２ゲートを形成
するステップと、を含み、前記第１ゲートと前記第２ゲ
ートは互いに電気的に分離した、方法。 （２２）前記第１ゲートは前記除去プロセスの間に前記
チャネル領域を支持する、前記（２１）記載のトランジ
スタ形成方法。 （２３）前記第１ゲートと前記第２ゲートはドーパント
濃度が異なる、前記（２１）記載のトランジスタ形成方
法。 （２４）前記第１ゲートと前記第２ゲートに異なるドー
ピング種を適用するステップを含む、前記（２１）記載
のトランジスタ形成方法。 （２５）前記第１ゲート下に第１ゲート誘電体を、前記
第２ゲート上に第２ゲート誘電体を形成するステップを
含む、前記（２１）記載のトランジスタ形成方法。 （２６）前記第１ゲート誘電体は前記第２ゲート誘電体
とは異なる物質を含む、前記（２４）記載のトランジス
タ形成方法。 （２７）前記第１ゲート誘電体は前記第２ゲート誘電体
とは厚みが異なる、前記（２４）記載のトランジスタ形
成方法。 （２８）前記第１ゲート下に第１ゲート酸化物を、前記
第２ゲート上に第２ゲート酸化物を形成するステップを
含む、前記（２１）記載のトランジスタ形成方法。 （２９）前記第１ゲートに第１導電コンタクトが、前記
第２ゲートに第２導電コンタクトがあり、該第１導電コ
ンタクトと該第２導電コンタクトはコプラナである、前
記（２１）記載のトランジスタ形成方法。 （３０）前記第１ゲートは前記第２ゲートとは異なる物
質を含む、前記（２１）記載のトランジスタ形成方法。 （３１）前記第１ゲートは前記第２ゲートとは厚みが異
なる、前記（２１）記載のトランジスタ形成方法。 （３２）前記第１ゲート、前記第２ゲート、及び前記チ
ャネル領域により平坦化された構造が形成される、前記
（２１）記載のトランジスタ形成方法。 （３３）ダブル・ゲート・トランジスタを作製する方法
であって、チャネル層及び該チャネル層の各側面に第１
絶縁層を持つ積層構造を形成するステップと、前記積層
構造に開口を形成するステップと、前記開口にソース及
びドレインの領域を形成するステップと、前記積層構造
の一部を除去して前記チャネル層の第１部分を露出した
まま残すステップと、前記チャネル層上に第１ゲート誘
電体を形成するステップと、前記第１ゲート誘電層上に
第１ゲート電極を形成するステップと、前記積層構造の
一部を除去し、前記チャネル層の第２部分を露出したま
ま残すステップと、前記チャネル層上に第２ゲート誘電
層を形成するステップと、前記第２ゲート誘電層上に第
２ゲート電極を形成するステップと、前記ソース及びド
レインの領域をドープするステップと、を含み、前記第
１ゲート電極と前記第２ゲート電極が互いに個別に形成
される、方法。 （３４）前記第１及び第２のゲート電極は電気的に分離
した、前記（３３）記載の方法。 （３５）前記ソース及びドレインの領域の前記ドーピン
グは自己整合イオン注入を含む、前記（３３）記載の方
法。 （３６）前記第１ゲート電極を前記第２ゲート電極より
厚みが大きくなるよう形成するステップを含む、前記
（３３）記載の方法。 （３７）前記第１ゲートを前記第２ゲートより幅が大き
くなるよう形成するステップを含む、前記（３３）記載
の方法。 （３８）前記第１ゲート誘電体を前記第２ゲート誘電体
より幅が大きくなるよう形成するステップを含む、前記
（３３）記載の方法。 （３９）前記第１ゲートは第１物質から、前記第２ゲー
トは第２物質から形成するステップを含む、前記（３
３）記載の方法。 （４０）前記第１ゲート誘電体は第１物質から、前記第
２ゲート誘電体は第２物質から形成するステップを含
む、前記（３３）記載の方法。 （４１）前記積層構造の一部を除去する前記ステップ
は、前記チャネル層の第２部分を露出したまま残し、前
記積層にトンネルを形成するステップを含み、該トンネ
ルは上層と下層の間に形成される、前記（３３）記載の
方法。 （４２）前記第１ゲート誘電体は前記第２ゲート誘電体
とは異なる物質を含む、前記（３３）記載の方法。 （４３）前記第１ゲート誘電体は前記第２ゲート誘電体
とは厚みが異なる、前記（３３）記載の方法。
【図面の簡単な説明】
【図１】積層を作製するための付着と接合の一部を示す
図である。
【図２】積層を作製するための付着と接合の一部を示す
図である。
【図３】積層を作製するための付着と接合の一部を示す
図である。
【図４】積層を作製するための付着と接合の一部を示す
図である。
【図５】積層を作製するための付着と接合の一部を示す
図である。
【図６】積層を作製するための付着と接合の一部を示す
図である。
【図７】図８の線Ｌ−Ｌに沿った断面を示す図である。
【図８】本発明に従って作製されたＤＧ−ＭＯＳＦＥＴ
の平面図である。
【図９】図１０の線Ｌ−Ｌに沿った断面を示す図であ
る。
【図１０】本発明に従って作製されたＤＧ−ＭＯＳＦＥ
Ｔの平面図であり、エピタキシによるソース、ドレイン
領域へのＳＯＩチャネルの延長部を示す図である。
【図１１】側壁スペーサを示す図である。
【図１２】ソース、ドレインのトレンチをソース／ドレ
イン物質で埋めるプロセスとその後のＣＭＰによる平坦
化を示す図である。
【図１３】ソース、ドレインのリセス（凹部）を示す図
である。
【図１４】誘電物質で埋められたソース、ドレインのリ
セス領域を示す図である。
【図１５】窒化物上層のエッチングを示す図である。
【図１６】側壁の形成を示す図である。
【図１７】上ゲート誘電体の成長後の構造を示す図であ
る。
【図１８】上ゲート物質の付着後の構造とＣＭＰによる
その平坦化を示す図である。
【図１９】デバイス・メサを画設する窒化物ハード・マ
スクを持つ構造を示す図である。
【図２０】図１９の線Ｌ−Ｌに沿った断面を示す図であ
る。
【図２１】メサ・エッチング後の線Ｌ−Ｌに沿った構造
を示す図である。
【図２２】メサ・エッチング後の線Ｗ−Ｗに沿った構造
を示す図である。
【図２３】線Ｌ−Ｌに沿った側壁を示す図である。
【図２４】線Ｗ−Ｗに沿った側壁を示す図である。
【図２５】メサ・エッチングがＢＯＸまで続いた後の線
Ｌ−Ｌに沿った構造を示す図である。
【図２６】メサ・エッチングがＢＯＸまで続いた後の線
Ｌ−Ｌに沿った構造を示す図である。
【図２７】線Ｌ−Ｌに沿った構造と、露出したソース、
ドレインの側壁の酸化による分離を示す図である。
【図２８】線Ｗ−Ｗに沿った構造と、露出したソース、
ドレインの側壁の酸化による分離を示す図である。
【図２９】下窒化層が湿式エッチングで除去された後の
線Ｌ−Ｌに沿った構造を示す図である。
【図３０】下窒化層が湿式エッチングで除去された後の
線Ｗ−Ｗに沿った構造を示す図である。
【図３１】下ゲート誘電体の成長、下ゲート物質の付
着、及びＣＭＰによる平坦化の後の線Ｌ−Ｌに沿った構
造を示す図である。
【図３２】下ゲート誘電体の成長、下ゲート物質の付
着、及びＣＭＰによる平坦化の後の線Ｗ−Ｗに沿った構
造を示す図である。
【図３３】ソース／ドレイン・リセス領域から誘電体が
除去され、側壁が形成された後の線Ｌ−Ｌに沿った構造
を示す図である。
【図３４】ソース／ドレイン・リセス領域から誘電体が
除去され、側壁が形成された後の線Ｗ−Ｗに沿った構造
を示す図である。
【図３５】自己整合ソース／ドレインの注入を線Ｌ−Ｌ
に沿って示す図である。
【図３６】自己整合シリサイドの形成を線Ｌ−Ｌに沿っ
て示す図である。
【図３７】自己整合シリサイドの形成を線Ｌ−Ｌに沿っ
て示す図である。
【図３８】誘電物質で再び埋められたソース、ドレイン
のリセス領域を線Ｌ−Ｌに沿って示す図である。
【図３９】余分な下ゲート物質のエッチングに用いられ
る窒化物ハード・マスクの平面図と線Ｌ−Ｌに沿った図
である。
【図４０】余分な下ゲート物質のエッチングに用いられ
る窒化物ハード・マスクの平面図と線Ｗ−Ｗに沿った図
である。
【図４１】誘電体の付着及びＣＭＰによるデバイスのパ
シベーションと平坦化を線Ｌ−Ｌに沿って示す図であ
る。
【図４２】誘電体の付着とＣＭＰによるデバイスのパシ
ベーションと平坦化を線Ｗ−Ｗに沿って示す図である。
【図４３】誘電体の付着とＣＭＰによるデバイスのパシ
ベーションと平坦化を線Ｌ−Ｌに沿って示す図である。
【図４４】誘電体の付着とＣＭＰによるデバイスのパシ
ベーションと平坦化を線Ｗ−Ｗに沿って示す図である。
【図４５】デバイスのソース、ドレイン、及び上下のゲ
ートに接触するためのコンタクト・ホール（バイア）開
口を示す図である。
【図４６】デバイスのソース、ドレイン、及び上下のゲ
ートに接触するためのコンタクト・ホール（バイア）開
口を示す図である。
【図４７】デバイスのソース、ドレイン、及び上下のゲ
ートに接触するためのコンタクト・ホール（バイア）開
口を示す図である。
【図４８】本発明に従って部分的に完成した構造を線Ｗ
−Ｗに沿って示す図である。
【図４９】本発明の構造の平面図である。
【符号の説明】
１、３、６ 酸化物 ２、７ 窒化物 ４ ウエハ ５ ＳＯＩ ５Ａ Ｓｉドナー・ウエハ １０、１４、１８、２３ 側壁 １１ ａ−Ｓｉ １２ リセス １３、２７、２９、３０ ＬＯＴ １５ 上ゲート酸化物 １６ 上ゲート １７、２２、２８ 窒化物ハード・マスク １９ 分離酸化物 ２１ 下ゲート酸化物 ２４ ドーパント注入 ２５ シリサイド金属 ２６ シリサイド ３１、３２ バイア ３３ 金属
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガイ・コーエン アメリカ合衆国10547、ニューヨーク州モ ーガン・レイク、ニュー・チャレット・ド ライブ 157 (72)発明者 ホン−サン・フィリップ・ウォン アメリカ合衆国10514、ニューヨーク州チ ャパクア、バレー・ビュー・ロード 15 Ｆターム(参考） 5F110 AA08 BB03 CC10 DD05 DD13 EE04 EE05 EE09 EE22 EE30 EE32 EE41 FF02 FF12 GG02 GG12 GG22 GG25 GG28 HJ11 HJ13 HJ23 HK05 HK09 HK14 HK16 HK31 HK41 NN02 NN62 QQ11 QQ16 QQ17

Claims (43)

    【特許請求の範囲】
  1. 【請求項１】チャネル領域と、 前記チャネル領域の上の第１ゲートと、 前記チャネル領域の下の第２ゲートと、 を含み、前記第１ゲート及び前記第２ゲートが互いに電
    気的に分離した、トランジスタ。
  2. 【請求項２】前記第１ゲートは前記第２ゲートとドーピ
    ング濃度が異なる、請求項１記載のトランジスタ。
  3. 【請求項３】前記第１ゲートは前記第２ゲートとドーピ
    ング種が異なる、請求項１記載のトランジスタ。
  4. 【請求項４】前記第１ゲートの下に第１ゲート誘電体
    を、前記第２ゲートの上に第２ゲート誘電体を含む、請
    求項１記載のトランジスタ。
  5. 【請求項５】前記第１ゲートに第１導電コンタクトが、
    前記第２ゲートに第２導電コンタクトがあり、該第１導
    電コンタクトと該第２導電コンタクトはコプラナであ
    る、請求項１記載のトランジスタ。
  6. 【請求項６】前記第１ゲートは前記第２ゲートとは異な
    る物質を含む、請求項１記載のトランジスタ。
  7. 【請求項７】前記第１ゲートは前記第２ゲートとは厚み
    が異なる、請求項１記載のトランジスタ。
  8. 【請求項８】前記第１ゲート、前記第２ゲート、及びチ
    ャネル領域により平坦化された構造が形成される、請求
    項１記載のトランジスタ。
  9. 【請求項９】前記第１ゲート誘電体は前記第２ゲート誘
    電体とは異なる物質を含む、請求項４記載のトランジス
    タ。
  10. 【請求項１０】前記第１ゲート誘電体は前記第２ゲート
    誘電体とは厚みが異なる、請求項４記載のトランジス
    タ。
  11. 【請求項１１】少なくとも１つのトランジスタを持つ半
    導体チップであって、該トランジスタは、 チャネル領域と、 前記チャネル領域の上の第１ゲートと、 前記チャネルゲートの下の第２ゲートと、 を含み、前記第１ゲートは前記第２ゲートとは異なる物
    質を含む、 半導体チップ。
  12. 【請求項１２】前記第１ゲートと前記第２ゲートはドー
    パント濃度が異なる、請求項１１記載の半導体チップ。
  13. 【請求項１３】前記第１ゲートと前記第２ゲートはドー
    パント種が異なる、請求項１１記載の半導体チップ。
  14. 【請求項１４】前記第１ゲートの下に第１ゲート誘電体
    を、前記第２ゲートの上に第２ゲート誘電体を含む、請
    求項１１記載の半導体チップ。
  15. 【請求項１５】前記第１ゲート誘電体は前記第２ゲート
    誘電体とは異なる物質を含む、請求項１４記載の半導体
    チップ。
  16. 【請求項１６】前記第１ゲート誘電体は前記第２ゲート
    誘電体とは厚みが異なる、請求項１４記載の半導体チッ
    プ。
  17. 【請求項１７】前記第１ゲートに第１導電コンタクト
    が、前記第２ゲートに第２導電コンタクトがあり、該第
    １導電コンタクトと該第２導電コンタクトはコプラナで
    ある、請求項１１記載の半導体チップ。
  18. 【請求項１８】前記第１ゲートと前記第２ゲートは電気
    的に分離した、請求項１１記載の半導体チップ。
  19. 【請求項１９】前記第１ゲートと前記第２ゲートは厚み
    が異なる、請求項１１記載の半導体チップ。
  20. 【請求項２０】前記第１ゲート、前記第２ゲート、及び
    前記チャネル領域により平坦化された構造が形成され
    る、請求項１１記載の半導体チップ。
  21. 【請求項２１】トランジスタを形成する方法であって、 チャネル領域上に第１ゲートを含む積層構造を形成する
    ステップと、 前記チャネル領域下の前記積層の一部を取り除くステッ
    プと、 前記チャネル領域の下に第２ゲートを形成するステップ
    と、 を含み、前記第１ゲートと前記第２ゲートは互いに電気
    的に分離した、 方法。
  22. 【請求項２２】前記第１ゲートは前記除去プロセスの間
    に前記チャネル領域を支持する、請求項２１記載のトラ
    ンジスタ形成方法。
  23. 【請求項２３】前記第１ゲートと前記第２ゲートはドー
    パント濃度が異なる、請求項２１記載のトランジスタ形
    成方法。
  24. 【請求項２４】前記第１ゲートと前記第２ゲートに異な
    るドーピング種を適用するステップを含む、請求項２１
    記載のトランジスタ形成方法。
  25. 【請求項２５】前記第１ゲート下に第１ゲート誘電体
    を、前記第２ゲート上に第２ゲート誘電体を形成するス
    テップを含む、請求項２１記載のトランジスタ形成方
    法。
  26. 【請求項２６】前記第１ゲート誘電体は前記第２ゲート
    誘電体とは異なる物質を含む、請求項２４記載のトラン
    ジスタ形成方法。
  27. 【請求項２７】前記第１ゲート誘電体は前記第２ゲート
    誘電体とは厚みが異なる、請求項２４記載のトランジス
    タ形成方法。
  28. 【請求項２８】前記第１ゲート下に第１ゲート酸化物
    を、前記第２ゲート上に第２ゲート酸化物を形成するス
    テップを含む、請求項２１記載のトランジスタ形成方
    法。
  29. 【請求項２９】前記第１ゲートに第１導電コンタクト
    が、前記第２ゲートに第２導電コンタクトがあり、該第
    １導電コンタクトと該第２導電コンタクトはコプラナで
    ある、請求項２１記載のトランジスタ形成方法。
  30. 【請求項３０】前記第１ゲートは前記第２ゲートとは異
    なる物質を含む、請求項２１記載のトランジスタ形成方
    法。
  31. 【請求項３１】前記第１ゲートは前記第２ゲートとは厚
    みが異なる、請求項２１記載のトランジスタ形成方法。
  32. 【請求項３２】前記第１ゲート、前記第２ゲート、及び
    前記チャネル領域により平坦化された構造が形成され
    る、請求項２１記載のトランジスタ形成方法。
  33. 【請求項３３】ダブル・ゲート・トランジスタを作製す
    る方法であって、 チャネル層及び該チャネル層の各側面に第１絶縁層を持
    つ積層構造を形成するステップと、 前記積層構造に開口を形成するステップと、 前記開口にソース及びドレインの領域を形成するステッ
    プと、 前記積層構造の一部を除去して前記チャネル層の第１部
    分を露出したまま残すステップと、 前記チャネル層上に第１ゲート誘電体を形成するステッ
    プと、 前記第１ゲート誘電層上に第１ゲート電極を形成するス
    テップと、 前記積層構造の一部を除去し、前記チャネル層の第２部
    分を露出したまま残すステップと、 前記チャネル層上に第２ゲート誘電層を形成するステッ
    プと、 前記第２ゲート誘電層上に第２ゲート電極を形成するス
    テップと、 前記ソース及びドレインの領域をドープするステップ
    と、 を含み、前記第１ゲート電極と前記第２ゲート電極が互
    いに個別に形成される、 方法。
  34. 【請求項３４】前記第１及び第２のゲート電極は電気的
    に分離した、請求項３３記載の方法。
  35. 【請求項３５】前記ソース及びドレインの領域の前記ド
    ーピングは自己整合イオン注入を含む、請求項３３記載
    の方法。
  36. 【請求項３６】前記第１ゲート電極を前記第２ゲート電
    極より厚みが大きくなるよう形成するステップを含む、
    請求項３３記載の方法。
  37. 【請求項３７】前記第１ゲートを前記第２ゲートより幅
    が大きくなるよう形成するステップを含む、請求項３３
    記載の方法。
  38. 【請求項３８】前記第１ゲート誘電体を前記第２ゲート
    誘電体より幅が大きくなるよう形成するステップを含
    む、請求項３３記載の方法。
  39. 【請求項３９】前記第１ゲートは第１物質から、前記第
    ２ゲートは第２物質から形成するステップを含む、請求
    項３３記載の方法。
  40. 【請求項４０】前記第１ゲート誘電体は第１物質から、
    前記第２ゲート誘電体は第２物質から形成するステップ
    を含む、請求項３３記載の方法。
  41. 【請求項４１】前記積層構造の一部を除去する前記ステ
    ップは、前記チャネル層の第２部分を露出したまま残
    し、前記積層にトンネルを形成するステップを含み、該
    トンネルは上層と下層の間に形成される、請求項３３記
    載の方法。
  42. 【請求項４２】前記第１ゲート誘電体は前記第２ゲート
    誘電体とは異なる物質を含む、請求項３３記載の方法。
  43. 【請求項４３】前記第１ゲート誘電体は前記第２ゲート
    誘電体とは厚みが異なる、請求項３３記載の方法。
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