JP2005167163A

JP2005167163A - 二重ゲート電界効果トランジスタ

Info

Publication number: JP2005167163A
Application number: JP2003407935A
Authority: JP
Inventors: Eikun Yanagi; 永▼勲▲ 柳; Meishoku Masahara; 明植昌原; Kenichi Ishii; 賢一石井; Toshihiro Sekikawa; 敏弘関川; Hidekazu Suzuki; 英一鈴木
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2003-12-05
Filing date: 2003-12-05
Publication date: 2005-06-23

Abstract

【課題】自由な閾値電圧の設定が可能な原理構造を持つ二重ゲート電界効果トランジスタを提供する。
【解決手段】基板１に対し起立した関係でソース7-1とドレイン7-2の間に設けられた縦型チャネル５と、このチャネル５内のキャリア走行方向とは直交する方向から当該チャネル５を一対で挟むゲート絶縁膜6-1，6-2と、これら一対のゲート絶縁膜6-1，6-2の各々を介してそれぞれがチャネル５に臨む計一対のゲート電極3-1，3-2とを有する二重ゲート電界効果トランジスタにおいて、一対のゲート絶縁膜6-1，6-2の厚みt1，t2を互いに異ならせる。
【選択図】図１

Description

本発明は、キャリアの走行するチャネルを当該キャリア走行方向とは直交する方向からそれぞれゲート絶縁膜を介し、互いに電気的に接続しているか互いに電気的に独立な（互いに絶縁分離された）一対のゲートにより挟んで成る、いわゆる二重ゲート電界効果トランジスタの改良に関する。

周知のように、MOS電界効果トランジスタの高集積化、高速化のため、素子としての個々のトランジスタの微小化を進めていくと、ソース・ドレインの接近に伴ってドレイン電界がソースにまで影響を及ぼすようになり、一般に短チャネル効果と総称される現象が現れて、デバイス特性を劣化させる。例えば閾値電圧の低下やゲート電圧に対するドレイン電流の立ち上がりの鈍り（サブスレッショルド係数の増大）を招いたり、ソース・ドレイン間のリーク電流を増大させたりする。

これに対し、薄いチャネル領域をキャリア走行方向とは直交する方向からそれぞれゲート絶縁膜を介し、互いに電気的に接続しているか電気的に独立な一対のゲートにより挟む構造にした、いわゆる“二重ゲート構造”にすれば、ドレイン電界を有効にシールドすることができ、短チャネル効果を抑制できる。実際、最近では、こうした二重ゲート電界効果トランジスタは最も微細化に適したトランジスタ構造と考えられており、種々の提案がなされている。

図25(A)〜(C)にはそうした従来例の一つが示されており、基板１上に形成された埋め込み絶縁膜２上には基板主面に対し起ち上がった薄い縦型チャネル５が設けられ、図25(A)のX-X方向であるキャリア走行方向と直交するY-Y方向に見て、当該縦型チャネル５の両側にはそれぞれゲート絶縁膜6-1，6-2を介し、ゲート電極3-1，3-2が臨んでいる。なお、図25(A)におけるX-X線に沿う断面端面図が図25(C)であり、これと直交するY-Y線に沿う断面端面図が図25(B)である。図示の場合は、一対のゲート絶縁膜6-1，6-2の外側にそれぞれ一つずつが位置する計一対のゲート電極3-1，3-2が、結局、縦型チャネル５の上部に設けられた絶縁膜４を渡し越す部分3cで互いに電気的に接続されているので、部材としては単一のゲート電極と見ることができる。一方、キャリア走行方向であるX-X方向には、縦型チャネル５を挟んでソース，ドレイン7-1，7-2が位置し、それぞれ縦型チャネル５に接続している。縦型チャネル５の当該“縦型”という形容詞は、当該チャネル５が基板１に対して起立した関係になっているために付けられているのであるが、以下の説明では特に必要のない限り、この形容詞は省略し、単にチャネルと呼ぶこともある。

こうした二重ゲート電界効果トランジスタ構造では、チャネル５の両側に設けられているゲート6-1，6-2が当該チャネル５を電気的にシールドすることになるため、ドレイン電界がソース7-1とチャネル領域界面の電位分布に与える影響を抑えることができ、短チャネル化に伴う閾値電圧の急激な低下とサブスレッショルド係数の急激な増加を防止することができる。しかし、こうした効果はあるものの、欠点もあって、このように薄いチャネルを持つことで微細化された場合にその特徴を発揮する二重ゲート電界効果トランジスタにおいては、CMOS回路で必須の作業となる閾値電圧を制御するのに、通常用いられるチャネル領域の不純物制御による方法は有効には使えなくなってしまう。こうした極薄いチャネル層を持つ微細化された二重ゲート電界効果トランジスタの場合、不純物のばらつきが問題となり、閾値電圧がばらついてしまうからである。

そこで、この点を解決するために、従来からも、例えば下記特許文献１に認められる、図26(A)〜(C)に示されるような構造の提案もあった。なお、予め述べておくと、本書の全文および添付図面の全図を通じ、同一の符号にて示される構成要素は同一ないし対応する構成要素を示し、他の個所ないし他の図面に即しての説明を適用できる場合には特に断らない限り、各図ごとに各構成要素に関して同様の説明を繰り返すのは避ける場合もある。しかるにまず、この図26に示す従来例の場合、基本的には図25に示した従来例構造と同様ではあるが、図26(A),(B)に示すように、一対のゲート絶縁膜6-1，6-2を介してそれぞれがチャネル５に臨み、周囲は埋め込み絶縁膜8-1，8-2で取り囲まれている計一対のゲート電極3-1，3-2が、互いに電気的に独立している点（互いに接続されてはおらず、絶縁分離状態にある点）で異なっている。そのため、例えば一方のゲート電極に固定バイアスを印加して置き、他方のゲート電極に独立に印加するバイアス電圧によってトランジスタを駆動するようなことができるし、この際に固定バイアスの値を変えるとトランジスタの閾値電圧が変わるので、閾値電圧の制御も可能となるのである。
特開2002-270850号公報

また、図27に示すように、下記非特許文献１に認められる従来例もある。これは、ソース、ドレイン7-1，7-2間のチャネル５を縦型ではなくて“横型”とし、これを一対のゲート絶縁膜6-1，6-2を介しながら基板主面と平行な方向に伸びる一対の互いに独立な上下のゲート電極3-1，3-2で挟むようにした、いわゆるプレーナ型の構造における改良となっていて、上部のゲート電極3-1をn⁺(またはp⁺)ポリシリコン、下部のゲート電極3-2をp⁺(またはn⁺)ポリシリコンで構成し、つまり上下のゲート電極3-1，3-2に互いにフェルミ準位の異なるポリシリコンを用いることで、閾値電圧を制御可能とするべく図っている。
K. Suzuki et al, IEEE ED,Vol. 42, No.11,1995, pp.1940-1948 "EnhancedReChannel Transistors Grown by MOCVD", Chang-Luen Wu他, IEEETransactions on Electron Devices vol.43 No.2.(1996) 207）

図25に示した従来構造では、既に述べたように閾値電圧の制御ができない。対して、図26に示した従来構造では、一応、トランジスタの閾値電圧は制御できるものの、特性的には不十分な結果しか得られず、特にサブスレッショルド係数が急増する欠点がある。図27に示した横型チャネルを有する従来構造では、閾値電圧を制御可能にしたとは言っても、実際には用いるn⁺またはp⁺ポリシリコンのフェルミ準位は固定であるから、自由に制御できると言うことでは決してなく、また、構造的に見ても、自己整合二重ゲートの作製が極めて困難なプレーナ型であると言う欠点も持っている。

本発明はこうした従来例の持つ欠点を解消ないし緩和し、ある程度以上に自由な閾値電圧の設定が可能な原理構造を持つ二重ゲート電界効果トランジスタの提供を目的としてなされたものである。

本発明では上記目的を達成するために、基板に対し起立した関係でソースとドレインの間に設けられた縦型のチャネルと、このチャネル内のキャリア走行方向とは直交する方向から当該チャネルを一対で挟むゲート絶縁膜と、これら一対のゲート絶縁膜の各々を介してそれぞれがチャネルに臨む計一対のゲート電極とを有する二重ゲート電界効果トランジスタにおいて、当該一対のゲート絶縁膜の厚みを互いに異ならせることを提案する。

ここで、一対のゲート電極は互いに電気的に接続されていても良いが、そうではなく、互いに独立にする（互いに電気的に絶縁分離する）とより望ましい。

上記の構成に加え、本発明では一対のゲート絶縁膜が互いに異なる誘電率を持つ構成も提案し、これに代えて、あるいはこれと共に、一対のゲート電極が互いに異なる仕事関数を持つ構成も提案する。

本発明はまた、構造的改良としても、チャネルはキャリア走行方向と直交する方向の断面で見て三角形状をなし、一対のゲート絶縁膜の各々は、それぞれこの三角形状の対向する側面である斜面に接している構造も提案する。また、以上に述べたどれかの構成による二重ゲート電界効果トランジスタを複数用いた半導体集積回路も提案する。

本発明によると、一対のゲート絶縁膜の厚みが互いに異なっているので、例えゲート電極が互いに電気的に接続されている場合でも、製造時に所望の閾値電圧に設定できる。しかも、チャネルにイオン注入等でドーピングして閾値を制御することを考えると、チャネル寸法が微細化するに伴い、不純物のバラツキ等が問題となってくるが、本発明方法ではそのような惧れもなく、かつ、既述した従来例に認められたような、サブスレッショルド係数の増大と言う問題も解決できる。

さらに、一対のゲート電極を互いに電気的に独立させる本発明の特定の態様では、動作時においての閾値電圧制御を電気的に行うことも可能となる。例えば、ゲート絶縁膜が薄い方に臨むゲート電極を駆動電極として用い、ゲート絶縁膜が厚い方に臨むゲート電極に適当な制御電位を与えるようにすれば、電界効果トランジスタのサブスレッショルド係数の急増を防止しながら閾値制御を電気的に制御できるようになり、必要とあれば、素子動作時においてのダイナミックな制御も可能となる。

上記に加え、本発明の特定の態様に従い、一対のゲート絶縁膜の誘電率を互いに異ならせることも、あるいはまた一対のゲート電極の仕事関数を互いに異ならせることも、上記の効果に付加されて、より細かな閾値電圧制御が可能となる。

構造的には、図27に示したようなプレーナ型ではなくて、縦型チャネルを用いているために、昨今の優秀な製造技術を有効に利用でき、例えばウェットエッチングで作製することができる結果、ドライエッチングを用いねばならない時のように、チャネルがプラズマによるダメージを受けるようなこともないし、チャネル表面に自己整合的に(111)面を発現させ、原子層オーダで平坦化することもできるため、チャネル表面のラフネンス散乱による移動度の低下が少ない、高性能な電界効果トランジスタとし得る。

もちろん、ソース、ドレイン及び両ゲート電極を同一主面に配置し得るので、デバイス間の配線が簡単となる。また、作製プロセスではチャネルを先に加工しておき、両ゲート電極を同じプロセスで加工することができるため、ソース、ドレイン領域と両ゲート電極を自己整合の関係で配置できる。これはまた、寄生容量と寄生ソース・ドレイン抵抗の変動によるデバイス性能の劣化を防止し得ることを意味する。

さらに、本発明の特定の態様に従い、縦型チャネルを三角形状にするということは、短チャネル効果をより良く抑えるのに効果がある。

そしてまた、二重ゲート電界効果トランジスタ構造における消費電力の低減にも本発明は寄与し得る。本発明は、閾値電圧をかなり自由に制御できる手段を提供するので、例えば二重ゲート電界効果トランジスタの動作に関し、必要時には閾値電圧を下げて高速動作を保証し、待機時は閾値電圧を挙げてオフ電流を下げ、もって非動作時の消費電力を大幅に下げる等と言うことも可能になる。従って、単体の素子としてはもちろんのこと、本発明の二重ゲート電界効果トランジスタを複数用いて構成された半導体集積回路でも、その性能はこれまでに比しても下がることはなく、寧ろ逆に向上しながら、なおかつ、消費電力は最適に抑えられるものとなる。従って本発明は実質的に、こうした半導体素子集積回路も提案するものである。

なお、一対のゲート電極を互いに独立にした場合、つまりはソース、ドレイン電極を含めて四端子素子として本発明の二重ゲート電界効果トランジスタを構成した場合、上述のように、閾値電圧制御のためだけに一対のゲート電極に印加する電位を調整するだけではなくて、新しい回路機能を付加できる可能性もある。いずれにしても、本発明によると、これまでのシリコン集積回路の発展を今後とも遅滞させることがないばかりか、逆にシリコン集積回路の新しい機能の発現を促す可能性も高く、半導体産業に計り知れない恩恵をもたらすことができる。

図１(A)〜(C)には本発明の第一の実施形態に従う二重ゲート電界効果トランジスタの概略構成が示されている。図１(B)は図１(A)のY-Y線に沿う断面端面図、図１(C)は図１(A)中のX-X線に沿う断面端面図であるが、半導体基板１に対するチャネル５、ソース、ドレイン7-1，7-2、一対のゲート絶縁膜6-1，6-2、そして一対のゲート電極3-1，3-2の配置関係は、既に図26に即して述べた従来構造と同様であって良い。すなわち、基板１に対し起立した関係でソース7-1とドレイン7-2の間に設けられた縦型チャネル５を、当該縦型チャネル内のキャリア走行方向とは直交する方向から一対のゲート絶縁膜6-1，6-2で挟んでおり、これら一対のゲート絶縁膜6-1，6-2の上にはそれぞれゲート電極3-1，3-2が設けられていて、これらのゲート電極3-1，3-2もまた、対をなしている。ただし、限定的ではないが、図示の場合には、チャネル５を始めとする各構成要素は埋め込み絶縁膜２上に形成されている。また、チャネル５の上部は絶縁膜４にて覆われている。

本発明にて特徴的なことは、図26に示した従来構造とは異なり、一対設けられるゲート絶縁膜6-1，6-2の厚みt1，t2が互いに異なっていることである。図示の場合には、図中で左側のゲート絶縁膜6-1の厚みt1に対し、他方のゲート絶縁膜6-2の厚みt2の方が厚くなっている場合（t1＜t2）が例示されている。

こうした構造では、図25，図26に即して述べた従来例におけるような欠点が解消ないし緩和され、製造時におけるゲート絶縁膜の厚みの調整により、サブスレッショルド係数の増加を招かない範囲で所望の閾値電圧を得ることもできるし、図示のように、一対設けられているゲート電極3-1，3-2が互いに電気的に独立していれば、例えば、薄い方のゲート絶縁膜6-1に臨むゲート電極3-1を駆動電極として用い、厚い方のゲート絶縁膜6-2に臨むゲート電極に適当な制御電位を与えるようにすることで、電界効果トランジスタのサブスレッショルド係数の急増を防止しながら、例え動作時においても、要すればダイナミックに閾値電圧を電気的に制御できる。

以下、図２から図10までに即し、図１に示す本発明二重ゲート電界効果トランジスタを作製する工程につき説明する。なお、他の実施形態も含め、ここでは一応、縦型チャネル５はｎ型チャネルであることを想定しておくが、ｐ型チャネルであっても以下に挙げる各工程例は同様に適用することができる。また、図２から図10の各図において(A)図は図１中のY-Y線に沿う断面端面図に相当し、(B)図はX-X線に沿う断面端面図に相当する。

まず図２(A),(B)に示すように、シリコン基板１上に埋め込み酸化膜２とシリコン結晶層5aを持つSOI(Silicon-On-Insulator)ウエハを用意し、その表面に熱酸化でシリコン酸化膜を形成した後に、図３(A),(B)に示すように、そのシリコン酸化膜を例えば電子ビーム露光と反応性イオンエッチング(RIE：Reactive Ion Etching)で所望のパタンにパターニングしてドーピングマスク９を作製し、ソース領域7-1とドレイン領域7-2をドーピングにより形成する。

図４(A),(B)に示すように、ドーピングマスクを弗酸で除去してから、例えば酸化膜と窒化膜を連続的に堆積して絶縁膜４を形成し、電子ビーム露光でパターニングを行い、RIEで絶縁膜４からなるハードマスクを形成してから、結晶異方性ウェットエッチングあるいはRIEでチャネル５の右側に基板１に対して垂直なシリコン壁を作製する。このとき同時にソース領域7-1とドレイン領域7-2も片面側が整形される。この状態で、図５(A),(B)に示すように、最終的に相対的に厚いゲート絶縁膜となるゲート絶縁膜6-2を熱酸化あるいは化学気相成長法(CVD：Chemical Vapor Deposition)で形成する。このプロセスでは、実際にはソース、ドレイン7-1，7-2の各側面にもシリコン酸化膜が形成されるが、それは図示してない。

なお、本発明の特定の態様に従い、一対のゲート絶縁膜の厚みのみならず、本発明の特定の態様に従い互いの誘電率をも変える場合には、この図５に示す工程で、同図(A)中に仮想線の矢印ｆで示すように、公知既存の斜め蒸着技術やスパッタ法等を用い、シリコン熱酸化膜とは異なる適当な絶縁材料、例えばHfS_iON,HfAlS_iON,La2O3等の絶縁材料に依る絶縁薄膜を重ねて形成すれば良い。ただし、このゲート絶縁膜6-2の実質的な誘電率変更工程は、ここでは行わず、後述の図７に即して説明する工程中において行っても良い。もちろん、熱酸化を行わず、始めから所望の厚みの特定絶縁材料を付着させても良い。

次に、図６(A),(B)に示すように、例えば電子ビーム露光でレジストパタン10を形成する。ここでポイントとなるのは、レジストパタン10が既に形成した厚いゲート酸化膜6-2を覆い、かつ左側にチャネル厚（一対のゲート電極方向の厚み）分、広がっていることであり、そのために、このプロセスにおいてはナノスケールでの精密な位置合わせが必要となるが、このこと自体は、既存の技術をして十分に対処できる問題である。こうしたレジストパタン10を形成した後には、図７(A),(B)に示すように、絶縁膜４からなるハードマスクを形成し、結晶異方性ウェットエッチング或いはRIEでシリコン層をエッチングすることで、チャネル５の左側に垂直なシリコン壁を形成し、短時間の熱酸化で薄いゲート酸化膜を形成する。この工程において、先に図５(A)に即して述べた、どちらか一方、例えば厚い方のゲート絶縁膜6-2に対し、仮想線の矢印ｆで示すような、既述した適当な材料を付着させる誘電率変更工程を付与しても良い。もちろん、薄い方のゲート絶縁膜6-1に対する誘電率変更工程が必要な場合には、同様にこの工程にてチャネルを挟んで反対方向斜めからの適当なる誘電材料照射を行えば良い。

このようにして、図示の場合にはチャネル５の左側に薄いゲート酸化膜6-1が、右側には厚いゲート酸化膜6-2が形成されたなら、図８(A),(B)に示すように、ウエハ全面にゲート電極となる電極材料3aを堆積する。適当な電極材料としては、ドープドポリシコンや、薄い高融点メタル膜とドープドポリシリコンを連続堆積して形成した複合膜等がある。しかるにここで、本発明の特定の態様に従い、一対のゲート電極3-1，3-2の仕事関数を互いに異ならせる場合には、次のような工程を付加できる。

例えばゲート電極材料3aとしてポリシリコンを選び、図８中、まず仮想線の矢印Wpで示すように、当該ポリシリコン3aの堆積後、傾斜イオン注入法により、例えば燐を注入すると、薄いゲート絶縁膜6-1に接するゲート電極となる部分3-1と絶縁膜４の上方を渡し越す部分には当該燐が注入されるが、厚いゲート絶縁膜6-2に接する部分の近傍のゲート電極部分3-2は当該傾斜イオン注入の“影”となって燐が注入されずに残る。続いて今度は、仮想線の矢印Wbで示すように、チャネル５を挟んで反対方向からの傾斜イオン注入法により、例えば硼素を注入すると、厚いゲート絶縁膜6-2に接するゲート電極となる部分3-2と絶縁膜４の上方を渡し越す部分には当該硼素が注入されるが、薄いゲート絶縁膜6-1に接する部分3-1には注入されず、最初の段階で燐が注入されたままに残る。もちろん、この注入の順番は逆でも良いが、いずれにしても、このような工程で、互いに異なる仕事関数を持つ一対のゲート電極3-1，3-2を予め形成でき、この場合には薄いゲート絶縁膜6-1に接っしていて燐を添加したゲート電極3-1の仕事関数の方が、硼素を添加した他方のゲート電極3-2のそれよりも低くなる。

一対のゲート電極3-1，3-2に仕事関数差を設ける場合も設けない場合も、図８に示す工程の後には最終的にゲート電極の平面的な領域を確定するため、図９(A),(B)に示すように、例えば減圧CVDでシリケードガラス11を堆積し、電子ビーム露光でゲートパタンを形成し、RIEでシリケードガラス11からなるハードマスクを形成してから、そのハードマスクを利用してゲート材料3aをRIEで垂直に埋め込み酸化膜２で止まるようにエッチングする。

このような構造体を完成させたならば、図10(A),(B)に示すように、ｎ型チャネルの場合には燐をドープしたシリケードガラス(PSG)、ｐ型チャネルの場合にはホウ素をドープしたシリケードガラス(BSG）と、ドーピングしてないシリケードガラス（NSG）とを連続的に堆積して絶縁膜８を形成する等し、続いて、瞬時加熱によるアニーリング（RTA）を行い、チャンネル両端のソース、ドレインに及ぶ延長部のドーピングをする。その後、化学機械研磨法（CMP）により、絶縁膜４をストッパとして研磨を行い、ゲート電極材料3aを左側ゲート電極3-1と右側ゲート電極3-2に分離すれば、図１に示した本発明の特定態様の二重ゲート電界効果トランジスタが得られる。もちろん、図示はしてないが、絶縁膜をウエハ全面に堆積して、コンタクトホールを形成し、Al電極形成、シンタリングを行うことで実際に製品として利用可能な素子構造が得られるが、これはこの種の分野において当たり前の引き出し配線形成、パッケージング処理に従って良いことなので、これ以上の詳しい説明は省略する。また、本発明が開示された以上、本発明のこうした二重ゲート電界効果トランジスタを複数用いて、任意機能の半導体集積回路を構成することも、当業者には極めて容易である。この点は後述する各実施形態に関しても同様のことが言える。

なお、一対のゲート電極3-1，3-2の仕事関数を互いに異ならせるために既述したようなイオン注入によるのではなく、そもそも別途な金属材料を用いる場合には、図８〜９に示した工程では第一の電極材料で片方のゲート電極のみが作製されるようにし、もう一回、同様な工程を追加する等して、異なる材質、異なる仕事関数の第二の電極材料により、他方のゲート電極を作製すれば良い。例えば組み合わせに適した材料例としては、モリブデンとアルミニウム等を上げることができる。

図11(A)〜(C)には、本発明の異なる態様としての二重ゲート電界効果トランジスタが示されている。図１に図示した本発明電界効果トランジスタと異なる点は、図11(A)のY-Y線に沿う断面端面を示す図11(B)に良く示されているように、チャネル５が一対のゲート電極3-1，3-2を結ぶ方向、つまりはキャリア走行方向とは直交する方向の断面（Y-Y線に沿う断面）において三角形状をしていることである。こうした構造は、(100)面方位のSOI基板を用い、結晶異方性エッチングを援用することで得ることができる。以下、この構造の製造工程例につき説明する。図12から図20の各図において(A)図は図11中のY-Y線に沿う断面端面図に相当し、(B)図はX-X線に沿う断面端面図に相当する。

まず、図12(A),(B)に示すように、シリコン基板１上に埋め込み酸化膜２と(100)面方位のシリコン結晶層5aを持つSOIウエハを用意し、その表面に熱酸化でシリコン酸化膜を形成し、図13(A),(B)に示すように電子ビーム露光とRIEで当該シリコン酸化膜によるドーピングマスク９を作製してから、ソース7-1とドレイン7-2を形成するべき領域にそれぞれ適当なる不純物をドーピングする。

次いで、図14(A),(B)に示すように、絶縁膜４からなるハードマスクをRIEで形成し、例えば2.38％のTMAH水溶液を用いてシリコン層をエッチングする。これによりチャネルの右側に斜めの(111)面方位を持つシリコン面が露呈形成される。そこで、熱酸化を施すかCVDで、図15(A),(B)に示すように、ここに相対的に厚膜となるゲート絶縁膜6-2を形成する。この実施形態でも本発明の特定の態様に従い、一対のゲート絶縁膜の厚みのみならず、互いの誘電率をも変える場合には、この工程で、図15(A)中に仮想線の矢印fで示すように、公知既存の斜め蒸着技術やスパッタ法等を用い、例えばHfS_iON,HfAlS_iON,La2O3等、シリコン熱酸化膜とは異なる適当な絶縁材料を重ねて形成すれば、誘電率が後に形成される他方のゲート絶縁膜6-1とは異なるゲート絶縁膜6-2とすることができる。ただし、このゲート絶縁膜6-2の実質的な誘電率変更工程は、ここでは行わず、後述の図17に即して説明する工程中においてであっても良い。もちろん、熱酸化を行わず、始めから所望の厚みの特定絶縁材料を付着させても良い。

こうした構造の上に、図16(A),(B)に示すように、電子ビーム露光でレジストパタン10を形成し、図17(A),(B)に示すように、例えばRIEで絶縁膜４からなるハードマスクを形成してから、結晶異方性エッチングでチャネルの左側に(111)面方位をもつ斜めのシリコン面を形成し、短時間の熱酸化で薄いゲート酸化膜6-2を形成する。先に述べたように、一対のゲート絶縁膜6-1，6-2の互いの誘電率をも変える場合には、図15に仮想線の矢印ｆで示した工程を止め、この図17図示の工程で、どちらか一方、例えば厚い方のゲート絶縁膜6-2に対し、仮想線の矢印ｆで示すような、既述した適当な材料付着による誘電率変更工程を付与しても良い。先に述べたと同様、薄い方のゲート絶縁膜6-1に対する誘電率変更工程が必要な場合には、同様にこの工程にてチャネルを挟んで反対方向斜めからの適当なる誘電材料照射を行えば良い。

こうした後、図18(A),(B)に示すように、ウエハ全面にゲート電極材料3aを堆積させ、それから図19(A),(B)に示し、また既に説明した方法に従い、シケードガラス11を堆積させて、電子ビーム露光でゲートパタンを形成し、RIEでゲート加工をする。

ここで、図19に図示した工程に移る前に、本発明の特定の態様に従い、一対のゲート電極3-1，3-2の仕事関数を互いに異ならせる場合には、図18に図示する工程において、例えばゲート電極材料3aとしてポリシリコンを選び、図18中、まず仮想線の矢印Wpで示すように、当該ポリシリコン3aの堆積後、傾斜イオン注入法により、例えば燐を注入すると、薄いゲート絶縁膜6-1に接するゲート電極となる部分3-1と絶縁膜４の上方を渡し越す部分には当該燐が注入されるが、厚いゲート絶縁膜6-2に接する部分の近傍のゲート電極部分3-2は当該傾斜イオン注入の“影”となって燐が注入されずに残る。続いて今度は、仮想線の矢印Wbで示すように、チャネル５を挟んで反対方向からの傾斜イオン注入法により、例えば硼素を注入すると、厚いゲート絶縁膜6-2に接するゲート電極となる部分3-2と絶縁膜４の上方を渡し越す部分には当該硼素が注入されるが、薄いゲート絶縁膜6-1に接する部分3-1には注入されず、最初の段階で燐が注入されたままに残る。この注入の順番は逆でも良いが、いずれにしても、このような工程で、互いに異なる仕事関数を持つ一対のゲート電極3-1，3-2を予め形成でき、この場合には薄いゲート絶縁膜6-1に接っしていて燐を添加したゲート電極3-1の仕事関数の方が、硼素を添加した他方のゲート電極3-2のそれよりも低くなる。

図19に図示した工程の後には、図20(A),(B)に示すように、ウエハ全面にこれも既述したPSG(ｐ型チャネルの場合はBSG)とNSGとからなる絶縁膜８を連続的に堆積し、瞬時加熱アニーリングをしてチャネル延長部のドーピングを行ってから、化学機械研磨（CMP）を利用し、絶縁膜４をストッパとして研磨を行えば、図11に示したように、分離されたゲート電極3-1，3-2を有する本発明二重ゲート電界効果トランジスタが完成する。その後の処理については、これも既に述べた通り、この種の分野における通常の処理に従って良い。なお、同様にイオン注入法によらず、一対のゲート電極3-1，3-2の仕事関数を互いに異ならせるために別途な金属材料を用いる場合には、図18〜19に示した工程では第一の電極材料で片方のゲート電極のみが作製されるようにし、もう一回、同様な工程を追加する等して、異なる材質、異なる仕事関数の第二の電極材料により、他方のゲート電極を作製すれば良い。組み合わせる電極材料には、既述したように、適当な金属材料を選んで良い。

図21(A),(B)には、こうした三角チャネル５を形成する場合の他の実施形態が示されている。つまり、一方のゲート絶縁膜、この場合、厚い方のゲート絶縁膜6-2の高さの途中に他方のゲート絶縁膜、この場合薄い方のゲート絶縁膜６-1がぶつかるような形状になっていて、三角チャネル５はさらに微細化されている。そもそも縦型チャネル５を三角形状のチャネルにすることは、短チャネル効果をより顕著に制御するために有効であるので、このように三角チャネル５を微細化すると、その効果はより大きくなる。この場合にも、チャネル５のみが微細化されるので、ソース・ドレイン寄生抵抗は小さくできる利点がある（延長部のソース・ドレインは太いままに残し得る）。

こうした構造の作製工程は基本的に図12〜図20に即して述べた工程と同様で良い。異ならせる点は、図17図(A),(B)に示す工程中の結晶異方性エッチング時間であり、それは長くする必要がある。エッチング時間を正確に制御するのがポイントである。

図22(A),(B)には、本発明のある意味で基本的な実施形態が示されている。今まで述べてきた実施形態では、一対のゲート電極3-1，3-2は互いに電気的に独立していた（絶縁分離されていた)。この実施形態は、図25に示した従来例の構造と各領域の配置関係等は同じであって、一対のゲート電極3-1，3-2は接続部分3cで接続され、従って一対のゲート電極3-1，3-2に異なる電位を与えることはできない。しかし、本発明に従い、製造工程において一対のゲート絶縁膜6-1，6-2の厚みを調整することで、さらにはまた、これに加え、本発明の特定の態様に従い、一対のゲート絶縁膜の誘電率関係や、これに代えて、ないしこれと共に、一対のゲート電極の互いの仕事関数を調整することで、所望の閾値電圧を与え得る自由度を持つ。

図23には、図１〜図10に即して説明した実施形態で、一対のゲート絶縁膜6-1，6-2の厚み関係で、一方の厚みt1を2nmに固定したまま、他方の厚みt2を2nmから20nmまで、様々に変えて取った計算結果が示されている。これはゲート絶縁膜の厚みの変化に応じたゲート電圧Vgcに対するサブスレッショルド係数と閾値電圧の依存性を見たもので、本発明の趣旨に従い、十分に閾値電圧を所望の値に制御して作製できることが示されている。図24はサブスレッショルド係数と閾値電圧の関係にのみ着目して取った特性例で、もちろんこれでも、本発明の有効性が示されている。

本発明二重ゲート電界効果トランジスタの一実施形態の概略構成図である。図１に示した二重ゲート電界効果トランジスタを作製する工程にあって出発時点の工程を示す説明図である。図２に続く工程の説明図である。図３に続く工程の説明図である。図４に続く工程の説明図である。図５に続く工程の説明図である。図６に続く工程の説明図である。図７に続く工程の説明図である。図８に続く工程の説明図である。図９に続く工程の説明図である。本発明二重ゲート電界効果トランジスタの他の実施形態の概略構成図である。図１１に示した二重ゲート電界効果トランジスタを作製する工程にあって出発時点の工程を示す説明図である。図１２に続く工程の説明図である。図１３に続く工程の説明図である。図１４に続く工程の説明図である。図１５に続く工程の説明図である。図１６に続く工程の説明図である。図１７に続く工程の説明図である。図１８に続く工程の説明図である。図１９に続く工程の説明図である。本発明二重ゲート電界効果トランジスタのさらに他の実施形態の概略構成図である。本発明二重ゲート電界効果トランジスタのまた別な実施形態の概略構成図である。図１から図10に即する本発明二重ゲート電界効果トランジスタにあって一対のゲート絶縁膜の膜厚関係を変えて得られた特性図である。図１から図10に即する本発明二重ゲート電界効果トランジスタにあって一対のゲート絶縁膜の膜厚関係を変えて得られた閾値電圧対サブスレッショルド係数の関係を表す特性図である。縦型チャネルを有する二重ゲート電界効果トランジスタの従来例の概略構成図である。縦型チャネルを有する二重ゲート電界効果トランジスタの他の従来例の概略構成図である。プレーナ型二重ゲート電界効果トランジスタの従来例の概略構成図である。

符号の説明

１半導体基板
２埋め込み絶縁膜
3-1，3-2 ゲート電極
５チャネル
6-1，6-2 ゲート絶縁膜
7-1 ソース
7-2 ドレイン

Claims

基板に対し起立した関係でソースとドレインの間に設けられた縦型チャネルと、該縦型チャネル内のキャリア走行方向とは直交する方向から該縦型チャネルを一対で挟むゲート絶縁膜と、これら一対のゲート絶縁膜の各々を介してそれぞれが該縦型チャネルに臨む計一対のゲート電極とを有する二重ゲート電界効果トランジスタにおいて、；
上記一対のゲート絶縁膜の厚みを互いに異ならせたこと；
を特徴とする二重ゲート電界効果トランジスタ。
請求項１記載の二重ゲート電界効果トランジスタであって；
上記一対のゲート電極は互いに電気的に接続されていること：
を特徴とする二重ゲート電界効果トランジスタ。
請求項１記載の二重ゲート電界効果トランジスタであって；
上記一対のゲート電極は互いに電気的に独立であること：
を特徴とする二重ゲート電界効果トランジスタ。
請求項１記載の二重ゲート電界効果トランジスタであって；
上記一対のゲート絶縁膜の誘電率が互いに異なっていること；
を特徴とする二重ゲート電界効果トランジスタ。
請求項１記載の二重ゲート電界効果トランジスタであって；
上記一対のゲート電極の仕事関数が互いに異なっていること：
を特徴とする二重ゲート電界効果トランジスタ。
請求項１記載の二重ゲート電界効果トランジスタであって；
上記縦型チャネルは、上記キャリア走行方向と直交する方向の断面で見て三角形状をなし、上記一対のゲート絶縁膜の各々は、それぞれ該三角形状の対向する側面である斜面に接していること；
を特徴とする二重ゲート電界効果トランジスタ。
請求項１から請求項６までのどれか一つに記載の二重ゲート電界効果トランジスタを複数用いて構成された半導体集積回路。