TWI511286B - 具有縮減長度之汲極和源極區及與其毗鄰之受力介電材料的ｓｏｉ電晶體 - Google Patents

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Description

具有縮減長度之汲極和源極區及與其毗鄰之受力介電材料的SOI電晶體
大體而言，本發明係關於形成積體電路，更詳言之，尤係關於藉由使用應力(stress)源極、受力之覆蓋層(stressed overlayer)、等等而形成具有受力通道區之電晶體，以增強於MOS電晶體之通道區中之電荷載子移動率(mobility)。
一般而言，現在施用於半導體製造之領域有複數種製程技術，其中，對於複雜的電路而言，譬如微處理器、儲存晶片等等，由於鑑於運作速度和/或電力消耗和/或成本效益之優越特性，CMOS技術為目前最有前景之方法。在使用CMOS技術製造複雜的積體電路期間，數百萬個電晶體，亦即N通道電晶體和P通道電晶體，被形成在包含結晶半導體層之基板上。不管是考慮NMOS電晶體或PMOS電晶體，MOS電晶體包括所謂的PN接面(PN junction)，該PN接面是由高度摻雜之汲極和源極區與配置於該汲極區和該源極區之間之反向或弱摻雜之通道區之介面所形成。
通道區之導電率(亦即，導電通道之驅動電流能力)係由接近該通道區所形成並以薄絕緣層而與該通道區分隔之閘極電極所控制。在形成導電通道後，由於施加了適當的控制電壓至閘極電極，該通道區之導電率取決於摻雜劑濃度(dopant concentration)、多數電荷載子之移動率、以及對於電晶體寬度方向中該通道區之給定的延伸區而言在 汲極和源極區之間之距離(其亦稱之為通道長度)而定。因此，在施加控制電壓於閘極電極後，結合了在絕緣層下方快速產生導電通道之能力，通道區之總導電率實質決定了MOS電晶體之效能。因此，減小通道長度對於實現增加操作速度和積體電路之裝填密度(packing density)為主要的設計準則。
然而，電晶體尺寸之持續縮小牽涉到多個與其有關之問題，該等問題必須解決以便不會不當地抵銷了由於穩定地減小MOS電晶體之通道長度所獲得的好處。於此方面之一個主要的問題是於源極和汲極區和連接到該源極和汲極區之任何接觸中提供低片電阻率(sheet resistivity)和低接觸電阻率(contact resistivity)，並維持通道可控制性。例如，縮減通道長度可能需要增加閘極電極和通道區之間之電容性耦接(capacitive coupling)，這可能需要縮減閘極絕緣層之厚度。目前，基於二氧化矽之閘極絕緣層之厚度是在1至2nm之範圍，其中鑑於當縮減閘極介電質厚度時漏電流一般呈指數方式增加，故較不希望再縮減厚度。
關鍵尺寸(亦即，電晶體之閘極長度)之持續尺寸減小需要適應和可能的新研發關於上述所提問題之高度複雜的製程技術。已經提出藉由增加對於給定通道長度於通道區中之電荷載子移動率，由此增強電晶體元件之通道導電率而改善電晶體效能，從而提供達成效能改善的可能性，該效能之改善媲美提升到未來的技術節點，同時避免或至少 延後許多的上述問題，譬如閘極介電質之尺寸縮放。一個用來增加電荷載子移動率之有效的機制是修改於通道區中的晶格結構(lattice structure)，例如藉由於通道區附近產生拉應力(tensile stress)或壓應力(compressive stress)，以在該通道區中產生對應的應變，該應變對於電子和電洞分別造成修正的移動率。舉例而言，對於標準的矽基板，於通道區中產生拉應變(tensile strain)會增加電子的移動率，所增加之電子的移動率接著可直接轉變成對應的增加導電率，並因此增加驅動電流和運作速度。另一方面，於通道區中之壓應變(compressive strain)可增加電洞的移動率，由此提供增強P型電晶體之效能的可能性。將應力或應變工程引入積體電路製造中是對進一步之裝置世代極有前景之方法，因此，例如，受應變之矽可被視為“新”類型之半導體材料，這使得可以在不需要昂貴的半導體材料的情況下，製造快速有力的半導體裝置，同時仍然可使用許多廣為接受的製造技術。
依照一個有前景之方法，可藉由例如位於接近電晶體、間隔件(spacer)元件等等之諸層而產生應力，以在通道區內引發所希望之應變。然而，藉由施加特定的外部應力而產生通道區中應變之製程可能遭受到外部應力不有效轉變成為通道區中之應變的問題。因此，雖然提供了顯著之優點，但是應力轉移機制的效率可能取決於製程和裝置規格而定，並且，因為覆蓋層可能顯著地從通道區偏移，對於廣為接受的標準電晶體設計而言可能造成降低的效能 增益，因而減少了於通道區中最終產生之應變。因此，已經提出凹入的電晶體架構用來增強橫向應力轉移。
參照第1a至1g圖，現將更詳細說明形成凹入的電晶體架構之習知策略，以便解釋此裝置組構之主要優點，並亦說明尤其涉及絕緣體上覆矽(silicon－on－insulator，SOI)之問題。
第1a圖示意地說明包含電晶體元件150之半導體裝置100之上視圖。電晶體元件150典型地包括汲極和源極區151和閘極電極152，該閘極電極152可能已經形成在其個別側壁間隔件153之側壁上。而且，個別接點(contact)157可實質延伸垂直於第1a圖之圖形平面，以便建立汲極和源極區151之電性連接至各自的較高接線層(未圖示)。再者，用於將材料150鈍化之個別的介電材料可能未顯示於第1a圖中，以便不會不適當地模糊了電晶體元件150之個別的結構。
第1b圖示意地顯示沿著第1a圖之1b－1b線之半導體裝置100之橫剖面圖。首先，實質平坦的組構係顯示於第1b圖中，以便說明凹入之電晶體組構之優點，而將參照第1c至1d圖作更詳細的解說。於第1b圖中，半導體裝置100包括基板101，其表示基體(bulk)矽基板，在該基板101上部包含半導體層102。因此，電晶體元件150可表示基體電晶體，其中汲極和源極區151和對應的通道區155係電性連接至基板101。而且，於此製造階段中，個別的金屬矽化物區154亦可形成在閘極電極152上和於汲極和源 極區151中，其中可藉由間隔件結構153而實質定義對閘極電極152之對應之橫向偏移。為了方便起見，於第1a圖中未顯示金屬矽化物區154。
再者，應變引發介電層103(例如，氮化矽層)形成在電晶體元件150之上，以便引發於通道區155中所希望類型之應變。典型上，介電層103可表示在形成個別接線層或金屬化層(未圖示)之前設置以包覆電晶體150之層間介電材料之一部分，該接線層或金屬化層提供於半導體裝置100中個別電路元件之所需電性連接。當電晶體150表示N通道電晶體時，於通道區155中之拉應變可顯著地增強其間之電子移動率，由此提供提升之電晶體效能。於此情況中，層103之介電材料可提供具有高的本質(intrinsic)拉應力，以便以機械方式轉移應力至通道區155中。
應了解到，高效率應變引發機制可用於P通道電晶體，譬如提供埋置之矽/鍺材料於個別的汲極和源極區151中，從而使得對PMOS電晶體有顯著的電晶體改進，然而，於此情況中，其中，可額外提供高的壓應力給適當的受力介電材料，譬如層103，以更進一步增強整體的電晶體效能。已知氮化矽能夠提供高的本質應力，其中，根據電漿輔助化學氣相沉積(PECVD)之廣為接受的沉積技術而得到高的本質應力，其中可以獲得極高的壓縮值，而個別的拉應變則較不顯著。結果，於下文中，可以假設電晶體150可以表示N通道電晶體其效能被進一步提升，以便藉由應變工程技術降低P通道電晶體和N通道電晶體之效能增益 的不平衡。例如，可藉由凹入汲極和源極區151而增強應力之個別的機械轉移至通道區155中，以便提供實質橫向作用於通道區155之增加的“直接(direct)”應力成分。
第1c圖示意地顯示包含具有凹入之汲極和源極區151之電晶體150之半導體裝置100。也就是說，汲極和源極區151包括表面部分151R，當相較於如第1b圖中所示之實質平面組構的情況時，該表面部分151R係位於相對於通道區155明顯較低之高度位準。因此，層103之受力材料可朝實質的橫向方向作用，如前面所說明者。此外，凹入的架構提供於汲極和源極區151中金屬矽化物區154之增加的表面積，因為在對應之矽化作用期間，可能獲得凹入的汲極和源極區151之額外的側壁面積151s。如此一來，相較於第1b圖中所示之平面組構，可以減少電晶體150之總串聯電阻。
針對此原因，如第1b圖中所示用來形成電晶體元件150之對應製造順序可適當修改成引入用來形成於汲極和源極區151中對應之凹處的額外製程步驟，而獲得如第1c圖中所示之電晶體組構。舉例而言，可以使用廣為接受之製程技術用來形成第1c圖中所示之電晶體150達到汲極和源極區151將被形成於半導體層102中之狀態。於對應之製程順序期間，可適當地設計植入順序以獲得汲極和源極區151之所希望的深度，以便考慮到將形成於其中之所希望的凹入程度。由上述所給予之說明當可以明白，由於應力轉移之增加效率和於區154中增加的金屬矽化物量，表 面151R之增加深度可能造成增加的效能增益。因此，於如第1c圖中所示之基體電晶體組構中，可以使用個別調適之習知製程技術以獲得汲極和源極區151之所希望的凹入深度，該深度可根據適當設計之蝕刻製程來形成。於對應的蝕刻製程期間，其他的電晶體元件，譬如P通道電晶體或不需要凹入組構之任何其他的電晶體，可由對應的蝕刻遮罩(etch mask)適當地覆蓋。之後，可根據廣為接受的技術而繼續進一步之處理，例如，藉由形成金屬矽化物區域和根據適當的沉積參數而沉積介電層103，以便獲得所希望的高程度之本質應力。之後，可根據廣為接受之技術而沉積譬如二氧化矽之層間介電材料104。
第1d圖以示意方式顯示依照由第1a圖中Id－Id線所表示剖面圖所顯示之第1c圖之電晶體150。因此，可由任何適當的導電材料(譬如鎢、銅、銀或任何其他的材料和合金)所組成的接點157可以延伸穿過層間介電材料104和受力層103到達金屬矽化物區154。可根據非等向性蝕刻製程而形成接點157，其中層103可被有效使用為用於首先圖案化該材料104之蝕刻終止材料。之後，層103可被開口而所得到的開口可接著用所希望之導電材料填滿。因此，就應變和串聯電阻而言，藉由凹入之組構可以獲得顯著的優點，其中各自的效能增益實質由個別汲極和源極區151之深度來決定。深度實質受汲極和源極區151之PN接面之位置所限制，因為金屬矽化物區154必須不延伸超過個別的PN接面。於是，於基體組構中，可以修改個別的電 晶體設計以藉由適當地設計個別的摻雜分佈(dopant profile)而獲得汲極和源極區151之所希望的深度，而不會短路個別的PN接面。
參照第1e至1g圖，將顯示凹入電晶體組構之其他優點。於第1e圖中，半導體裝置100包括依照平面組構之相鄰的電晶體元件150A、150B，其中各電晶體150A、150B可以實質對應於第1d圖中所顯示之電晶體。於此組構中，接點157可以定位於二個電晶體150A、150B之間，其中該金屬矽化物區154可以提供充足的驅動電流能力，以便避免不適當的增加串聯電阻，因為可以避免在金屬矽化物區154中顯著的電流擁塞，但接點157之導電率相較於區154中金屬矽化物之導電率可能明顯較高，而該金屬矽化物之導電率依序又較汲極和源極區151之導電率顯著地較高。
第1f圖示意地顯示半導體裝置100進一步的應用，其中在相鄰的電晶體150A、150B之間對應的間隔可以顯著地縮減，從而得到金屬矽化物區154之橫向延伸與接點157之顯著縮減的比例。於第1f圖所示例子中，此比例可甚至變成趨近於1，從而導致在金屬矽化物材料內明顯的電流擁塞，這可能由於在部分137A之增加的電流擁塞而不當地降低半導體裝置100之整體效能。
第1g圖示意地顯示相似於第1f圖之半導體裝置100，然而其中使用了凹入之汲極和源極組構，如前面參照第1c和1d圖所說明者。很顯然的，由於在面積157A於接點157和金屬矽化物區154之間增加的介面，可以避免或 至少減少不當增加的串聯電阻，從而亦使凹入之汲極和源極組構在需要於相鄰之電晶體元件之間縮減間隔之半導體裝置中極為有利。
原則上，凹入的電晶體組構亦可有利於SOI裝置環境，然而，其中該凹入的SOI組構之深度係由形成於埋置絕緣層(buried insulating layer)之上之半導體層之初始厚度所限制。於是，已經提出蝕刻出接近該埋置絕緣層之凹處但依然保留後續的矽化製程所需之充足的矽的技術。也就是說，為了維持矽化物完整，保持著殘留層，殘留層之厚度實質由閘極電極中用來獲得所希望之低閘極電阻所需之矽化物厚度來決定。舉例來說，於具有凹入的汲極/源極組構之現代SOI電晶體中，可能需要約20mm之最小厚度，以便提供製程均勻性和矽化物完整性。因此仍有提升具有凹入汲極/源極組構之SOI電晶體效能之改善空間。
本揭示內容係關於可以避免或至少減少上述一個或多個問題之影響的各種方法和裝置。
為了提供對本發明之某些態樣的基本理解，茲提出以下的簡化概要。此概要並非本發明廣泛之詳盡綜論，亦非想要識別本發明的關鍵或重要元件或者是描繪本發明的範疇，其唯一的目的是要以簡要的形式提出一些概念作為以下實施方式的前言。
一般而言，此處所揭示之標的內容係關於藉由提供具有縮減之“汲極和源極長度”之SOI電晶體，而在SOI電 晶體中藉由增加應力轉移機制和/或減少串聯電阻用來增強電晶體效能之技術，由此提供於埋置絕緣層之下方橫向毗鄰汲極和源極區形成應變引發材料的可能性。結果，應變引發材料可沿著毗鄰汲極和源極區域之實質整個深度而橫向作用，由此明顯增加於個別通道區中的整體應變。於某些態樣中，一部分之埋置絕緣層之暴露可達到與其他製程技術具有高度相容性而用來形成凹入之汲極/源極組構，由此不會不當地增加額外的製程複雜性。於其他的態樣中，於任何適當的製造階段可以引入個別製程步驟，以便不會不當地影響整體製程順序和電晶體特性。
此處所揭示之一個例示之半導體裝置，包括形成於埋置絕緣層之上之電晶體，其中該電晶體包括位於形成在該埋置絕緣層上之半導體材料中之汲極和源極區。該半導體裝置復包括形成在該電晶體之上之應變引發層，其中該應變引發層實質延伸至毗鄰該汲極和源極區之該埋置絕緣層。
於此處所揭示之一個例示方法中，凹處係從電晶體之閘極電極結構橫向偏移而形成於含矽半導體層中，該含矽半導體層形成於埋置絕緣層上。該方法復包括於含氫環境中施行熱處理，用來引發於凹處中的材料流(material flow)，以實質暴露出該埋置絕緣層之一部分。
於此處所揭示之另一個例示方法中，凹處係從場效電晶體之閘極電極偏移而形成，其中該閘極電極位於形成在埋置絕緣層上之半導體層之上，其中該凹處實質延伸至該 埋置絕緣層。該方法復包括形成毗鄰該閘極電極之汲極區和源極區，並在該場效電晶體之上和該凹處內形成介電質應變引發層。
以下將說明本發明之各種例示實施例。為求清楚，本說明書並未說明實際實作之所有特徵。當然，應了解到，在任何此種實際實施例的開發中，必須作出許多實作特定之決定，以便達到發明者的特定目標，譬如符合隨著實施例的不同而有所變化的與系統相關及與商業相關之限制條件。此外，應了解到，此種開發工作可能是複雜且耗時的，然而，對已從本發明的揭示事項獲益的熟悉該技術領域的一般知識者而言，仍將是一種例行之工作。
現將參考附圖來說明本發明。各種結構、系統和裝置以示意方式繪示於各圖式中僅為了說明之目的，以便不·會讓熟習此項技術者已熟知之細節模糊了本發明內容。不過，還是包含附圖來說明與解釋本揭示之例示範例。應以熟悉該項技藝者所認定之意義來了解和解釋本文中的字彙與詞。本文前後一致使用的術語以及詞彙並無暗示特別的定義，特別定義係指與熟悉該項技藝者認知之普通慣用的定義所不同之定義。如果一個術語或詞彙具有特別定義，亦即非為熟悉該項技藝者所了解之義意時，本說明書將會直接且明確的提供其定義。
一般而言，此處所揭示之發明標的內容解決了於SOI電晶體中由主動半導體層之有限厚度和形成的凹入汲極和 源極區結合有效的金屬矽化物區所引起之限制的問題。就此目的而言，此處所揭示之發明標的內容之態樣與製造技術有關，以此技術凹處可毗鄰汲極和源極區而形成，該凹處可大體完全延伸向下至埋置絕緣層，同時於後續金屬矽化物處理期間仍提供充分的處理裕度(process margin)。結果，於形成金屬矽化物區之後，對應之應變引發介電材料可以沉積在埋置絕緣層之實質暴露部分之上，從而相較於在SOI裝置中之習知的凹入汲極/源極架構顯著地增強總應力轉移機制。而且，因為進一步之裝置縮放尺寸，相較於如前面說明之習知設計，可以增強進入通道區中來自個別接觸部分之總導電率，並因此縮減相鄰之電晶體元件之間的間距，而不會不適當地降低總電晶體效能。因為於SOI組構中主動半導體層之整個有效深度可利用於應力轉移機制，因此可以根據待填充於毗鄰該汲極和源極區所形成之凹處中之對應介電材料之內部應力，而達到於個別SOI電晶體中總應變之適當調整。結果，可以根據單一製程步驟，亦即，受應力之介電材料之沉積(該受應力之介電材料可容易提供以便獲得於各種裝置區中所希望程度之應變)而提供用於調整個別應變特性之廣頻寬。
於一些態樣中，可以高度選擇方式應用此處所揭示之原理，以提供於被選擇之電晶體裝置中顯著的效能增益，同時實質地不影響其他的電晶體裝置。舉例而言，此處所揭示的技術可以有利地應用於N通道電晶體，以便提供藉由基於包覆個別SOI電晶體之受應力之介電材料的應變工 程技術所獲得的高效能增益。於此情況中，可以藉由僅對N通道電晶體來應用這些技術，而至少部分地補償N通道電晶體和P通道電晶體之間關於應變引發機制之不平衡。於其他的例示實施例中，此處所揭示的技術可以有利地應用於P通道電晶體和N通道電晶體，該技術可根據單一應變引發機制提供獲得增強之電晶體效能的可能性，同時提供增強之串聯導電率，如前面之說明。又於其他的態樣中，此處所揭示的技術可以有利地結合額外的應變引發源，譬如設於汲極和源極區和/或通道區中之半導體合金。
如此一來，此處所揭示之發明標的內容不應被視為限制成單一類型的電晶體，但於此處所揭示的範例實施例中可以是SOI之N通道電晶體。
第2a圖示意地顯示包含基板201之半導體裝置200之剖面圖，該基板201可以表示任何的載體材料用來形成其上依照SOI組構之電晶體裝置。舉例而言，基板201可以表示如典型使用於SOI裝置中的矽基板。再者，包括任何適當材料(譬如二氧化矽、氮化矽、等等)之埋置絕緣層205係形成在基板201之上，並將矽基(silicon－based)半導體層202與基板201予以分隔。矽基半導體層202可以表示於實質結晶結構中任何適當的矽基材料，其中矽基材料可理解為包括有效矽量(譬如大約50體積百分比之矽或更多)之半導體材料，同時亦可出現其他物種，譬如等電子物種(isoelectronic species)，例如鍺、碳等等，以及用於調整半導體層202之導電率之摻雜劑。半導體層202和 下方之埋置絕緣層205定義SOI組構，其中應了解的是，對應之SOI組構可以不必延伸橫越整個基板201，而是可以局部地限制於個別裝置面積，而在該個別裝置面積中可獲得想要之此SOI電晶體的有利特性。舉例而言，電晶體250可以表示於要求高操作速度之功能區塊中之電路元件，該高操作速度可由於減少寄生電容、增強效能之SOI電晶體等而藉由電晶體250所提供。於其他裝置面積中，當個別基體電晶體被視為較佳的裝置操作時，例如當考慮靜態記憶體面積等時，可以例如藉由省略埋置絕緣層205而提供基體組構。
於所示實施例中，電晶體250可以包括由適當橫向摻雜劑分佈(dopant profile)所定義之個別的汲極和源極區251，該摻雜劑分佈亦可延伸向下至埋置絕緣層205。通道區255係形成在汲極和源極區251之間具有閘極電極結構252而藉由閘極絕緣層256與該通道區255分隔。於複雜的應用中，閘極電極252之閘極長度，亦即，於第2a圖中的水平延伸，可以約為50nm和明顯更少者，譬如30nm和更少。閘極電極252可以由側壁間隔件結構253所包覆，該側壁間隔件結構253可以包括任何適當的材料，譬如氮化矽、二氧化矽等。例如，間隔件結構253可以包括一個或多個個別的間隔件元件，該等間隔件元件可以藉由關於間隔件材料具有高度蝕刻選擇性之個別之襯底材料(liner material)而彼此分隔。於其他的情況中，結構253可以藉由實質同質之材料組成而形成。再者，例如與間隔件結構 253實質相同的材料(譬如氮化矽)所組成之蓋層(cap layer)259可以形成在閘極電極252之頂部上，其中可以提供個別之襯底材料258，譬如二氧化矽等。
如顯示於第2a圖之半導體裝置200可以根據下列製程而形成。於提供在其上(至少局部地)已形成有埋置絕緣層205和半導體層202之基板201之後，可於層202中定義個別之主動區，對應於需要特定導電率之電晶體面積或其他的半導體面積。為此目的，可以形成適當的隔離結構(未圖示)，之後可以引入所需的摻雜劑濃度用來設定電晶體特性，譬如導電率類型、臨限電壓等。接著，可以根據廣為接受之技術形成閘極電極252和閘極絕緣層256，其中複雜的氧化作用和/或沉積技術可以使用於閘極絕緣層256之材料，接著沉積適當的閘極電極材料，該閘極電極材料當需要時可以包含個別的蓋材料(cap material)、抗反射塗層(anti－reflecting coating；ARC)材料等等。舉例而言，可以在圖案化閘極電極材料之前，形成用於蓋層259和襯底258之材料。可以根據複雜的微影術(lithography)和蝕刻技術而執行圖案化，而於其他的情況中，閘極電極252可以藉由形成佔位結構(place holder structure)而於稍後階段形成，並於稍後階段去除該佔位結構。例如，於一些電晶體中，可以實作應變引發機制，例如以任何適當的組成之半導體合金的形式，以便於至少一部分之個別主動區中修改結晶結構。例如，若於某種類型之電晶體(譬如P通道電晶體)中可能希望有壓應變，可以形成個別的凹 處並且該等凹處可用磊晶生長(epitaxially grown)之半導體材料(譬如矽/鍺)再填滿。
於下文中，可以假設電晶體250可以表示N通道電晶體，該N通道電晶體可以藉由仍待形成之對應受應力介電材料而於通道區255中接收適當類型之應變，而不須提供額外的應變引發源。於是，於圖案化閘極電極252之後，可能結合襯底258(該襯底258可以具有約2至5奈米範圍的厚度)和蓋層259(該蓋層259可以具有約2至5奈米範圍的厚度)，而可執行個別的植入(implantation)製程，例如環狀植入(halo implantation)、源極/汲極延伸植入、等等。為了此目的，如有需要，可以藉由形成一個或多個額外的間隔件元件而接著形成適當的偏移間隔件(offset spacer)，以便獲得間隔件結構253。在用於形成間隔件元件之個別步驟期間，可以形成個別的植入製程以便最終獲得汲極和源極區251之所希望的橫向摻雜分佈。
第2b圖示意地顯示當暴露於蝕刻製程210之蝕刻環境時的半導體裝置200。於蝕刻製程210期間，可以於汲極和源極區251中形成具預定深度210D之凹處210R，該深度210D可以考慮到汲極和源極區關於形成於其中逐漸變細的程度之後續修改而根據裝置需求來作選擇，後文中將作說明。舉例而言，於一些例示實施例中，可以將蝕刻製程210設計成展現出與用來形成於SOI裝置中凹入的汲極和源極組構之蝕刻製程有高度之相容性，從而維持層202之所需厚度，如前面的說明。因此，於此情況中，可以使 用廣為接受之製程配方(process recipe)。於一個實施例中，可以設計蝕刻製程210，以便同時蝕刻間隔件結構253和蓋層259之材料，其中蝕刻正面可以可靠地終止於襯底258，由此當該閘極電極252由多晶矽組成時，實質地避免不適當地損害該閘極電極252。於其他的例示實施例中，蝕刻製程210可以包含選擇性的蝕刻製程用來去除層202之材料以及後續的選擇性的蝕刻步驟用來去除蓋層259和結構253之一部分。個別的選擇性蝕刻配方，例如對於矽、氮化矽和二氧化矽，於此技術中係廣為接受的。當半導體裝置200之其他面積不需容納各自的凹處210R時，可以根據適當設計過的蝕刻遮罩(未圖示)來執行蝕刻製程210。例如，若已形成可以包含額外的應變引發源(譬如埋置之半導體合金等)之個別的電晶體元件，則對應的電晶體不需要進一步增強由覆蓋受力層所提供之應變轉移機制，並因此對應之電晶體可以由阻劑遮罩(resist mask)等所覆蓋。於其他的例示實施例中，當對應的最後所希望之應變量可以藉由在稍後製造階段中將被填充入凹處210R之對應介電材料之本質應力量所調整時，凹處210R可以形成於其他類型的電晶體中，譬如P通道電晶體。
第2c圖示意地顯示於又進一步之製造階段的半導體裝置200。於此，裝置在有氫氣環境的情況中受到熱處理211以便起始任何非鈍化(non－passivated)矽基材料(亦即，於層202中之矽材料)之材料流(material flow)，該非鈍化矽基材料可以不被耐溫(temperature－resistant) 材料(譬如間隔件結構253)所覆蓋。熱處理可以於750至1000℃的溫度範圍，或者800至950℃的溫度範圍內執行，經過數秒至數分鐘，譬如約30秒至5分鐘之時間週期。於此“高溫氫氣烘烤”期間，矽基材料會移動以便減少其表面積，如箭號211A所示。於一些例示實施例中，熱處理211可以執行於電晶體250已經執行用來活化摻雜劑和固化結晶損害之個別的退火製程的狀態中，同時，於其他的例示實施例中，熱處理211可以用作為於汲極和源極區251中對損壞面積再結晶(re－crystallizing)之第一步驟，並且將對應的摻雜劑原子活化至某一程度。應了解到，材料流211A可實質上被限制於暴露之矽基面積，於此矽基面積中可各自減少總暴露表面積。例如，在實質平坦的暴露含矽區可能受到熱處理211之其他裝置面積中，僅可觀察到減少之材料流，或者於其他的實施例中，個別的暴露部分可被適當的材料，譬如二氧化矽、氮化矽、等等所覆蓋。
第2d圖示意地顯示於熱處理211後之半導體裝置200。如所示，材料流211A可能導致先前覆蓋埋置絕緣層205之層202之材料的去除，以及可能以相較於包含凹處210R之汲極和源極區減少總表面積之方式而聚積毗鄰於閘極電極結構。於是，由於前面的熱處理211，先前凹入之汲極和源極區251可以包括具有實質梯形的邊緣251S之額外部分251A。結果，埋置絕緣層205之個別部分205A於熱處理211期間可以實質暴露，由此亦縮減汲極和源極區251於對應於埋置絕緣層205之高度位準上之有效“長 度”251L。因為於矽基材料中對應之摻雜劑原子可能也已經轉移至額外部分251A，因此所希望之高摻雜劑濃度可以仍維持於具有縮減長度之整個汲極和源極區251內。再者，部分251A此時可用於後續的矽化作用製程，並且可以提供充分的處理裕度以便避免個別PN接面不當的短路，而實質上與閘極電極252所需要的矽化作用程度無關，以便減少其電阻。再者，藉由適當地調整凹處210R之深度210D(第2b圖)，可以調整於汲極和源極區251中矽基材料的量，由此提供適當調整額外部分251A之尺寸的可能性，並因此調整來自個別PN接面之邊緣251S之偏移。因此，個別之矽化作用製程可能不會造成不適當的矽化物生長於汲極和源極區251中，該不適當的矽化物會產生短路PN接面之風險。
第2e圖示意地顯示於又進一步之製造階段的半導體裝置200。個別的金屬矽化物區254依據用於減少之閘極電阻之需求而形成在閘極電極252和額外部分251S中，如前面之說明。對於對應之矽化作用製程，可以使用廣為接受之製程技術，其中可用用來形成金屬矽化物區254之非反應金屬(例如鎳、鉑、鈷等)可自非矽面積(譬如埋置絕緣層205之部分205A和間隔件253)有效地去除。若可能希望進一步地減少串聯電阻，和/或甚至進一步提升應力轉移，則可根據廣為接受之蝕刻配方藉由執行個別的選擇性蝕刻製程而縮減間隔件結構253的寬度。於此情況中，視間隔件去除之程度而定，可以減少對通道區255之偏移， 同時仍可避免由於額外部分251A而於汲極和源極區251之較低部分中之PN接面短路之風險。
形成金屬矽化物區254之後，可以根據廣為接受之技術提供受力之介電材料203。舉例而言，於所示實施例中，層203可以包括高拉應力之介電材料以便產生於通道區255中之個別拉應變。因為可以沿著汲極和源極區251的整個深度形成高度受力層203，並且可以與埋置絕緣層205接觸，也就是說，可以達成明顯增強之應力轉移機制之部分205A。於一些例示實施例中(未圖示)，可以於如第2d圖中所示之裝置200中執行另一蝕刻製程，以便根據選擇性蝕刻製程從埋置絕緣層之暴露部分205A選擇性地去除材料。於此情況中，層203之高度受力材料可以甚至延伸超過該汲極和源極區251，由此進一步增強整體應變引發機制。於對應的蝕刻製程期間，若隔離結構之材料實質由與埋置絕緣層205相同的材料組成，則亦可以去除個別的該隔離結構之材料，而因為對應之材料接著可被層203之材料所取代，故上述做法係可接受的。
第2f圖示意地顯示半導體裝置200沿著提供有個別接點253之平面之剖面圖，類似於第1a圖中由線1d－1d所示之剖面圖。由於個別邊緣251S大體逐漸變細之形狀，很明顯的，接點257可以於汲極和源極區251中形成與金屬矽化物區254之邊緣251S之增加的介面面積(interface area)。即使對於稍微未對準之接點257，仍可獲得接點257與個別金屬矽化物區254之間明顯的重疊，以利於造成非 顯著之電流群聚(current crowding)，如前面參照習知組構之說明者。於是，接點257可以與汲極和源極區251中之金屬矽化物區254接合，由此形成實質由汲極和源極區251逐漸變細之程度所定義之角度。舉例而言，對應之角度可以在約20至60度之範圍。
第2g圖示意地顯示相較於習知例如參照第1b和1c圖說明之具有凹入汲極/源極組構之電晶體的半導體裝置200之優點。很明顯的，由於額外的高度230，亦即，初始層202之厚度與左手側所示習知電晶體之凹部203A的差，該高度差係可用於從受力層202轉移入形成該汲極和源極區251和通道區255之半導體材料的橫向應力轉移，相較於裝置100可以增強對應的總電晶體效能。再者，向下至埋置絕緣層205之邊緣251S之整個側壁面積係可用於電流流動，由此亦有效地減少電晶體250中之串聯電阻。
第2h圖示意地顯示當包括緊密地間隔開之電晶體250A、250B時的半導體裝置200，各電晶體可以具有與上述電晶體250實質相同的組構。如所示，接點257可碰到邊緣251S之各自增加的側壁面積，使得電流可以從接點257流入金屬矽化物區254向下至埋置絕緣層205，由此即使在緊密間隔開之電晶體之間設有接點的情況下，亦明顯地減輕了任何關於電流擁塞之問題。
參照第3a至3d圖，現將說明另一例示實施例，於該實施例中埋置絕緣層之暴露之部分可以發生於較早之製造階段。
第3a圖示意地顯示於早期製造階段包括電晶體350之半導體裝置300。電晶體350可以包括基板301，該基板301包含具有矽基半導體層302形成於其上之埋置絕緣層305。再者，閘極電極352可以形成在半導體層302之上，並且可以藉由閘極絕緣層356而與該半導體層302分隔開。關於目前所說明之組件，可以應用如前面參照裝置100和200說明之相同的準則。而且，於此製造階段中，可以藉由適當設計的側壁間隔件結構353和蓋層359而包覆閘極電極352，其中如果需要的話，可以提供對應之襯底358。應該了解的是，於一些例示實施例中，半導體裝置300可以包括其他的電晶體面積，於此面積中可能必須形成凹處以便將個別的半導體合金併入其中，譬如矽/鍺等。於是，各自的側壁間隔件353和蓋層359亦可提供於其他的電晶體面積中。可以根據廣為接受的間隔件製造技術(亦即，藉由共形方式(conformally)沉積適當的材料，譬如氮化矽)而形成間隔件353，可能地結合適當的襯底材料(未圖示)，並且非等向性蝕刻該材料以便獲得最後的間隔件353。可以依照如前面參照蓋層259所述之製程技術而形成蓋層359。
接著，裝置300可以經受蝕刻製程310以便從半導體層302之暴露部分去除材料。為了此目的，廣為接受的蝕刻配方可使用於此技術。
第3b圖示意地顯示於蝕刻製程310後和於去除間隔件結構353和蓋層359後之半導體裝置300。因此，個別的 凹處310R可形成於層302中，其中凹處310R之尺寸和容積可能對應於如其他電晶體類型(譬如P通道電晶體)所需之尺寸和容積，該尺寸和容積可以容納對應之矽/鍺材料。於其他的情況中，凹處310R之尺寸和尤其對閘極電極352之偏移可以依照由最後所希望之汲極和源極長度之要求規格而選擇。
第3c圖示意地顯示於進一步製造階段之半導體裝置300，其中個別之偏移間隔件353A可以形成在閘極電極352之側壁上，該閘極電極352具有如用於後續用來界定個別汲極和源極延伸區植入製程所需之寬度。間隔件353A可以根據廣為接受之技術形成，例如藉由沉積適當的材料，譬如二氧化矽等。再者，裝置300可在有氫氣的情況下接受熱處理311，如前面之說明，以便再組構(reconfigure)半導體材料於層302中，由此由於材料之傾向於減少其表面積而起始對應之材料流，如前面之說明。結果，處理311可得到埋置絕緣層305之實質暴露之部分305A，由此有效地縮短仍待形成之汲極和源極區之長度。如此一來，熱處理311可不實質影響最後獲得的摻雜劑分佈，因為於熱處理311後可形成各自的PN接面。可根據適當的摻雜劑物種而執行對應之植入製程，以便定義於層302之材料中各自的延伸區。
第3d圖示意地顯示於進一步製造階段之半導體裝置300。如所示，各自的延伸區351E可以形成於層302中，如前面之說明。再者，可以提供包含襯底353C之間隔件結 構353B。可以根據廣為接受之技術形成結合襯底353C之間隔件353B，亦即可以根據任何適當的沉積技術沉積材料353C，譬如以二氧化矽之形式的化學氣相沉積(CVD)等中，以便提供關於間隔件353B之材料的高度蝕刻選擇性。之後，可以高度共形之方式沉積間隔件材料，且之後可執行非等向性蝕刻製程以獲得各自的間隔件元件。應了解到，由於傾斜面351S，於非等向性蝕刻製程期間對應之材料移除相較於實質水平表面部分可能較不有效。結果，個別的蝕刻製程可能執行某種程度的過度蝕刻(over－etch)時間，以便從表面部分351S完全地移除材料。於此情況中，間隔件353B之高度可以減少，但這實質上不會不良地影響進一步之製程。於其他的例示實施例中，接著於非等向性蝕刻製程後，可施行短暫高度選擇性等向蝕刻製程以大體上完全移除任何殘存於傾斜的側壁部分351S的材料。例如，可以根據對應之蝕刻遮罩而執行對應的等向蝕刻製程，該蝕刻遮罩可以覆蓋可能不接受等向蝕刻處理之其他的裝置面積。然後對應的蝕刻遮罩亦可根據廣為接受之植入參數用於後續的離子植入312來定義個別的汲極和源極區351。之後，可如前所述繼續進一步之處理，亦及，藉由執行各自的退火循環用來活化於汲極和源極區351中的摻雜劑和用來固化晶格損壞。之後，可執行各自的清洗製程以便製備用於金屬矽化物製程之暴露之表面部分。如此一來，可於早期製造階段根據熱處理311提供減少汲極和源極長度之有利的電晶體組構，由此實質地避免了關於摻 雜劑擴散之任何不當的影響，同時實質上不會造成不當的製程複雜度。應了解的是，用來形成凹處310R之對應製程可以有利地與其他裝置面積(譬如P通道電晶體)中形成之凹處結合，由此增強於對應蝕刻製程期間之製程均勻性。若後續的選擇性磊晶生長製程可以於其他裝置面積中實施，則對應之生長遮罩可以形成在凹處310內，例如根據適當選擇之材料層，譬如二氧化矽和氮化矽，該選擇之材料層可以藉由氧化作用、沉積等選擇性地形成於電晶體350中。
參照第4a至4b圖，現將說明另一例示實施例，其中可以根據蝕刻製程修正汲極和源極組構，以便暴露埋置絕緣層之一部分。
第4a圖示意地顯示包括具有與第2a圖中所示電晶體250實質相同的組構之電晶體450之半導體裝置400。因此，該裝置可以包括基板401、埋置絕緣層405和半導體層402。電晶體450可以包括形成在閘極絕緣層456上之閘極電極452，該閘極絕緣層456分隔該閘極電極與由個別汲極和源極區451所包圍之通道區域455。可包含適當襯底材料之側壁間隔件結構453可以形成在閘極電極452之側壁上，該閘極電極452可藉由結合蝕刻終止層458和蓋層459所而被蓋住。目前為止所說明之組件可以根據如前面說明之相同製程形成。
接著，在凹入汲極和源極區451之前可以形成間隔件層440，其中可以選擇間隔件層440之厚度以便獲得於汲 極和源極區451中對PN接面之所希望的偏移。間隔件層440可由任何適當的材料形成，並且於一些例示實施例中可由具有與間隔件453和蓋層459材料實質相同蝕刻率之材料組成。接著，可執行非等向性蝕刻製程，其可去除間隔件層440之材料和包覆閘極電極452之材料，同時亦去除半導體層402之材料。舉例而言，可執行非等向性蝕刻製程，其中可於蝕刻製程之前一階段適當地調適各自的處理參數和蝕刻成分(etch component)，以於蝕刻製程期間獲得增強之等向性成分。於是，於進行的蝕刻製程期間，可獲得對應凹處之大體逐漸變細之形狀。可繼續蝕刻製程直到一部分之埋置絕緣層405暴露為止。
第4b圖示意地顯示於對應之蝕刻順序後之半導體裝置400。因此，由於前面的蝕刻製程之等向性成分，延伸向下至埋置絕緣層405之凹處410R可用傾斜的側壁部分毗鄰汲極和源極區451而形成。再者，間隔件453之寬度於前面蝕刻製程之等向性階段也可能已經縮減。然而，對應之襯底材料可以可靠地防止暴露閘極電極452，並亦可提供用於後續矽化作用製程所希望之偏移。於是，根據第4b圖中所示之組構，可藉由形成個別的金屬矽化物區和於凹處410R中形成受應變之介電材料而繼續進一步之製程，如前面之說明。
結果，本文所揭露之發明標的內容提供一種技術和由此技術獲得的個別半導體裝置，於此半導體裝置中藉由在形成個別的金屬矽化物區和受應變之介電材料之前凹入汲 極和源極區實質地向下至埋置絕緣層，而可以明顯地增強SOI裝置之電晶體特性。於一些態樣中，這可根據於於適當溫度之含氫環境中之熱處理，以便引發由於材料之傾向於減少其表面所引起之材料流。於是，可以提供具有縮減有效長度之逐漸變細之汲極和源極區，由此從埋置絕緣層實質地完全去除材料而使得對應之受力材料可以沿著其整個深度有利地作用於汲極和源極區上。於是，即使對於包含緊密間隔之電晶體元件之高度縮小尺寸之半導體裝置，也可以獲得增強之應力轉移和減少之串聯電阻。“縮減有效汲極長度”之技術可以使用於N通道電晶體和P通道電晶體，其中，於一些例示實施例中，此處所揭示之技術可能僅有利地應用於N通道電晶體，以提供用於此類型電晶體之額外的應變引發源，以便有效地減少P通道電晶體和N通道電晶體之間的效能增益不平衡。用來起始材料流之對應製程步驟可以於任何適當的階段併入，而不會不當地影響整體製程順序。又於其他的實施例中，從汲極和源極區對應的去除材料以便暴露埋置絕緣層之一部分可根據蝕刻製程而完成，該蝕刻製程可執行於任何適當的製造階段，例如於完成汲極和源極區後，而不會不當地影響整體製程順序。
以上所揭示之特定實施例僅作例示用，因為對於熟悉該技術領域者而言，藉助此處之教示而能以不同但等效之方式修改及實施本發明是顯而易見的。例如，以上所提出之製程步驟可以不同順序執行。再者，在此所示之架構或 設計細節並非意欲限制，除了以下附加之申請專利範圍所敘述者之外。因此，很明顯的是，可在本發明之精神和範疇內改變或修改以上所揭示之特定實施例及所思及之所有此等變化。由此，本發明所要求保護者係如附加之申請專利範圍所提出者。
100‧‧‧半導體裝置
101‧‧‧基板
102‧‧‧半導體層
103‧‧‧介電層、層
137A‧‧‧部分
150‧‧‧電晶體元件、電晶體
150A、150B‧‧‧電晶體元件、電晶體
151‧‧‧汲極和源極區
151R‧‧‧表面部分
151S‧‧‧額外的側壁面積
152‧‧‧閘極電極
153‧‧‧側壁間隔件、間隔件結構
154‧‧‧金屬矽化物區
155‧‧‧通道區
157‧‧‧接點
157A‧‧‧面積
200‧‧‧半導體裝置
201‧‧‧基板
202‧‧‧半導體層
203‧‧‧介電材料、層
205‧‧‧埋置絕緣層
205A‧‧‧埋置絕緣層之一部分
210‧‧‧蝕刻製程
210D‧‧‧深度
210R‧‧‧凹處
211‧‧‧熱處理
211A‧‧‧箭號、材料流
230‧‧‧高度
232‧‧‧閘極絕緣層
250、250A、250B‧‧‧電晶體
251‧‧‧汲極和源極區
251A‧‧‧額外部分
251L‧‧‧有效“長度”
251S‧‧‧邊緣、額外部分
252‧‧‧閘極電極結構、閘極電極
253‧‧‧側壁間隔件結構
254‧‧‧金屬矽化物區
255‧‧‧通道區
256‧‧‧閘極絕緣層
257‧‧‧接點
258‧‧‧襯底
259‧‧‧蓋層
300‧‧‧半導體裝置
301‧‧‧基板
302‧‧‧矽基半導體層
305‧‧‧埋置絕緣層
305A‧‧‧暴露之部分
310‧‧‧蝕刻製程
310R‧‧‧凹處
311‧‧‧熱處理
312‧‧‧離子植入
350‧‧‧電晶體
351‧‧‧汲極和源極區
351E‧‧‧延伸區
351S‧‧‧傾斜面、傾斜的側壁部分
352‧‧‧閘極電極
353‧‧‧側壁間隔件結構
353A‧‧‧偏移間隔件
353B‧‧‧包含襯底之間隔件結構
353C‧‧‧襯底
356‧‧‧閘極絕緣層
358‧‧‧襯底
359‧‧‧蓋層
400‧‧‧半導體裝置
401‧‧‧基板
402‧‧‧半導體層
405‧‧‧埋置絕緣層
410R‧‧‧凹處
440‧‧‧間隔件層
450‧‧‧電晶體
451‧‧‧汲極和源極區
452‧‧‧閘極電極
453‧‧‧側壁間隔件結構
455‧‧‧通道區
456‧‧‧閘極絕緣層
458‧‧‧蝕刻終止層
459‧‧‧蓋層
藉由參照下列說明配合所附圖式可以了解本發明，其中相同之元件符號表示相同的元件，其中：第1a圖示意地顯示包含電晶體之習知半導體裝置之上視圖；第1b至1c圖示意地顯示第1a圖之裝置之電晶體於基體架構中分別於實質平面和凹入汲極/源極組構之剖面圖；第1d圖示意地顯示第1c圖中所示之電晶體之剖面圖；第1e至1f圖示意地顯示在具有實質平面源極/汲極組構之相鄰元件之間具有適度寬度間隔和窄間隔的基體電晶體元件；第1g圖示意地顯示其間具有窄間隔之電晶體元件，其中凹入的汲極/源極組構提供增強之導電特性；第2a至2f圖示意地顯示依照例示實施例在各種製造階段期間形成具有實質延伸向下至SOI裝置之埋置絕緣層之凹處的縮減長度之汲極和源極區域的電晶體元件之剖面圖；第2g圖示意地顯示依照本發明之例示實施例具有凹入的汲極/源極組構之習知SOI電晶體，和具有縮減之汲極 和源極長度之電晶體；第2h圖示意地顯示依照例示實施例包含在其間具有縮減之間隔之電晶體之半導體裝置之剖面圖；第3a至3d圖示意地顯示依照另一例示實施例於各種製造階段期間的SOI電晶體之剖面圖，其中於早期製造階段根據高溫氫烘烤而形成凹處；以及第4a至4b圖示意地顯示依照又另一例示實施例的SOI電晶體在用來暴露於汲極和源極區中埋置絕緣層之一部分的製程順序期間之剖面圖。
雖然此處所揭示之標的事物容許各種修改和替代形式，但其特定實施例已藉由圖式中實例之方式顯示並在此詳細說明。然而，應了解到此處特定實施例之說明並不欲限制本發明於所揭示之特定形式，反之，本發明將涵蓋所有落於由所附之申請專利範圍所界定之精神和範圍內之所有的修飾、等效、和替代者。
200‧‧‧半導體裝置
250A、250B‧‧‧電晶體
252‧‧‧閘極電極結構、閘極電極
254‧‧‧金屬矽化物區
257‧‧‧接點

Claims (19)

  1. 一種半導體裝置，包括：形成於埋置絕緣層之上之電晶體，該電晶體包括位於形成在該埋置絕緣層上之半導體材料中之汲極和源極區；於該汲極和源極區之邊緣處之金屬矽化物區，該金屬矽化物區實質延伸至該埋置絕緣層；以及形成在該電晶體與該金屬矽化物區之上之應變引發層，該應變引發層實質延伸至毗鄰該汲極和源極區之該埋置絕緣層。
  2. 如申請專利範圍第1項之半導體裝置，復包括用導電材料填滿之接點，該接點之一部分延伸至該埋置絕緣層。
  3. 如申請專利範圍第1項之半導體裝置，其中，該半導體材料於電晶體長度方向之尺寸係於該埋置絕緣層處為最大。
  4. 如申請專利範圍第1項之半導體裝置，其中，該電晶體表示N通道電晶體。
  5. 一種製造半導體裝置之方法，包括：在形成於埋置絕緣層上之含矽半導體層中形成從電晶體之閘極電極結構橫向偏移之凹處；於含氫環境中施行熱處理，用來引發於該凹處中之材料流以實質暴露該埋置絕緣層之一部分。
  6. 如申請專利範圍第5項之方法，其中，該熱處理係於從大約攝氏750度至1000度之溫度範圍來執行。
  7. 如申請專利範圍第5項之方法，復包括於執行該熱處理之前形成毗鄰該閘極電極結構之汲極和源極區。
  8. 如申請專利範圍第7項之方法，復包括於執行該熱處理之後形成毗鄰該閘極電極結構之汲極和源極區。
  9. 如申請專利範圍第7項之方法，復包括於執行該熱處理之後於該汲極和源極區之邊緣面積上形成金屬矽化物，該金屬矽化物延伸至該埋置絕緣層。
  10. 如申請專利範圍第9項之方法，復包括於該電晶體之上形成應變引發層，該應變引發層延伸至該凹處內。
  11. 如申請專利範圍第10項之方法，其中，形成該應變引發層以引發拉應變。
  12. 如申請專利範圍第5項之方法，復包括於形成該凹處之前於該閘極電極之上提供蓋層。
  13. 如申請專利範圍第12項之方法，其中，形成該凹處包括於共同蝕刻製程中蝕刻該半導體層和該蓋層。
  14. 如申請專利範圍第8項之方法，其中，形成該凹處包括遮罩該閘極電極結構並蝕刻該半導體材料至預定的深度。
  15. 如申請專利範圍第14項之方法，復包括去除用於遮罩該閘極電極結構之材料之一部分，並執行該熱處理。
  16. 一種製造半導體裝置之方法，包括：形成從場效電晶體之閘極電極偏移之凹處，該閘極電極位於形成在埋置絕緣層上之半導體層之上，該凹處延伸至該埋置絕緣層； 形成毗鄰該閘極電極之汲極區和源極區；執行熱處理，用以引發在該凹處中之材料流以暴露該埋置絕緣層之一部分；以及在該場效電晶體之上和該凹處中形成介電質應變引發層。
  17. 如申請專利範圍第16項之方法，其中，形成該凹處包括蝕刻入該半導體層至預定的深度，並於含氫環境中執行熱處理以暴露該埋置絕緣層之一部分。
  18. 如申請專利範圍第16項之方法，其中，該凹處藉由蝕刻該半導體層以暴露該埋置絕緣層之一部分而形成。
  19. 如申請專利範圍第18項之方法，其中，蝕刻該半導體層包括執行包括等向性蝕刻步驟之蝕刻製程以獲得逐漸變細的凹處。
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