KR20100129752A - 리세스된 드레인 및 소스 영역을 갖는 ｎｍｏｓ 트랜지스터와 드레인 및 소스 영역에 실리콘/게르마늄 물질을 갖는 ｐｍｏｓ 트랜지스터를 포함하는 ｃｍｏｓ 디바이스 - Google Patents

리세스된 드레인 및 소스 영역을 갖는 ｎｍｏｓ 트랜지스터와 드레인 및 소스 영역에 실리콘/게르마늄 물질을 갖는 ｐｍｏｓ 트랜지스터를 포함하는 ｃｍｏｓ 디바이스 Download PDF

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Abstract

리세스된 트랜지스터 구성이 N-채널 트랜지스터와 같은 일 타입의 트랜지스터(150B)를 위해 선택적으로 제공될 수 있어, 스트레인 유발 효율 및 직렬 저항이 강화될 수 있으며, 동시에 실질적으로 평평한 구성 혹은 융기된 드레인 및 소스 구성이 P-채널 트랜지스터와 같은 다른 타입의 트랜지스터들(150A)을 위해 제공될 수 있고, 이는 또한 스트레인드 반도체 합금(157)을 포함하고, 그럼에도 불구하고 CMOS 기술과의 높은 호환도를 제공할 수 있다. 이러한 목적을 위해, 적절한 마스킹 방식이 제공되어, 일 트랜지스터 타입(150A, 150B)의 게이트 전극(151)을, 대응하는 리세스(107, 112)의 형성 동안, 효과적으로 덮을 수 있고, 동시에 다른 타입의 트랜지스터(150A, 150B)를 완전히 덮을 수 있다.

Description

리세스된 드레인 및 소스 영역을 갖는 ＮＭＯＳ 트랜지스터와 드레인 및 소스 영역에 실리콘/게르마늄 물질을 갖는 ＰＭＯＳ 트랜지스터를 포함하는 ＣＭＯＳ 디바이스{A CMOS DEVICE COMPRISING AN NMOS TRANSISTOR WITH RECESSED DRAIN AND SOURCE AREAS AND A PMOS TRANSISTOR HAVING A SILICON/GERMANIUM MATERIAL IN THE DRAIN AND SOURCE AREAS}
일반적으로, 본 명세서에서 개시되는 주된 내용은 집적 회로의 형성에 관한 것으로, 특히 MOS 트랜지스터의 채널 영역에서의 전하 캐리어 이동도를 증진시키기 위해, 드레인 및 소스 영역에 스트레스원(stress source)들(예를 들어, 스트레스드 오버레이어(stressed overlayer)들, 스트레인드 반도체 합금(strained semiconductor alloy) 등)을 사용함으로써, 스트레인드 채널 영역들이 구비된 트랜지스터들의 형성에 관한 것이다.
일반적으로, 복수의 프로세스 기술들이 현재 반도체 생산 분야에서 적용되고 있으며, 여기서 마이크로프로세서, 저장 칩 등과 같은 복합 회로에 대해, CMOS 기술이, 동작 속도 및/또는 전력 소비 및/또는 비용 효율성 측면에서의 매우 월등한 특성으로 인해 현재 가장 유망한 기법이 되고 있다. CMOS 기술을 사용하여 복합 집적 회로들을 제조하는 동안, 수백만 개의 트랜지스터들, 즉, N-채널 트랜지스터들 및 P-채널 트랜지스터들이 결정성 반도체 층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터이건 혹은 P-채널 트랜지스터이건 간에, MOS 트랜지스터는 소위 PN 접합부들을 포함하는 바, 이 PN 접합부들은 고농도로 도핑된 드레인 및 소스 영역들과 이 소스 영역과 드레인 영역 사이에 배치된 역으로 즉, 약하게 도핑된 채널 영역과의 계면(interface)에 형성된다. 채널 영역의 전도도, 즉 전도성 채널의 구동 전류 능력은 채널 영역 가까이에 형성되데, 얇은 절연 층에 의해 이 채널 영역으로 분리되어 있는 게이트 전극에 의해 제어된다. 게이트 전극에 적절한 제어 전압을 인가함으로써 전도성 채널이 형성될 때, 채널 영역의 전도도는 도펀트 농도, 다수 전하 캐리어들의 이동도에 따라 달라지며, 채널 영역이 트랜지스터의 폭 방향으로 소정 길이 연장된 경우 소스 영역과 드레인 영역 간의 거리(이것은 또한 채널 길이라고도 칭해짐)에 따라 달라진다. 따라서, 게이트 전극에 제어 전압의 인가시 절연 층 아래에 전도성 채널을 빠르게 생성하는 능력과 함께, 채널 영역의 전체 전도도는 실질적으로 MOS 트랜지스터의 성능을 결정한다. 따라서, 채널 길이의 감소는 집적 회로의 동작 속도 및 패키징 밀도를 증가시킬 수 있는 매우 중요한 설계 기준이다.
그러나, 트랜지스터 치수가 계속 감소함에 따라, 이와 관련된 여러 문제들이 수반되는 바, 이들 문제들은 MOS 트랜지스터의 채널 길이의 지속적 감소로 인해 얻어지는 장점이 부당하게 상쇄되지 않도록 대처 돼야만 한다. 이러한 측면에서의 한 가지 중요 문제는 드레인 및 소스 영역들과 여기에 연결된 임의의 콘택(contact)들에서 낮은 시트 및 콘택 저항을 제공하고, 그리고 채널 제어능력을 유지시키는 것이다. 예를 들어, 채널 길이 감소는 게이트 전극과 채널 영역 간의 용량성 커플링의 증가를 필요로 할 수 있는 바, 이는 게이트 절연 층의 두께 감소를 요하게 된다. 현재, 실리콘 다이옥사이드 기반의 게이트 절연 층들의 두께는 1-2 nm의 범위에 있는데, 여기서 더 이상의 감소는 전형적으로 게이트 유전체 두께가 감소될 때 지수적으로 증가하는 누설 전류 측면에서 덜 바람직하다.
임계 치수, 즉 트랜지스터의 게이트 길이의 계속적인 크기 감소는 전술한 문제들에 관하여 고도의 복합 프로세스 기술의 개조 및 가능하게는 새로운 개발을 필요로 한다. 따라서, 소정의 채널 길이에 대한 채널 영역에서의 전하 캐리어 이동도를 증가시킴으로서 트랜지스터 소자의 채널 전도도를 강화시키고 그럼으로써 후속 기술 노드로의 진보에 필적하는 성능 개선을 달성할 잠재성을 제공하는 동시에 게이트 유전체 스케일링과 같은 앞서 언급된 문제들 중 많은 부분을 피할 수 있거나 혹은 적어도 그 중요도를 떨어뜨릴 수 있게 하여 트랜지스터 성능을 개선시키는 것이 제안되어 왔다. 전하 캐리어 이동도를 증가시키기 위한 한 가지 효과적인 매커니즘은 채널 영역에서의 격자 구조를 수정하는 것인데, 이는 예를 들어 채널 영역 근처에 인장성 혹은 압축성 스트레스를 생성하여 채널 영역에 대응하는 스트레인이 일어나도록 하여 결과적으로 전자 및 정공 각각의 이동도가 수정되게 함으로써 행해진다. 예를 들어, 표준 실리콘 기판에 대해, 채널 영역에서의 인장성 스트레인의 생성은 전자의 이동도를 증가시키고(이러한 이동도의 증가는 또한 전도도가 대응하여 증가하게 함), 이에 따라 구동 전류 및 동작 속도를 증가시키게 된다. 다른 한편으로, 채널 영역에서의 압축성 스트레인은 정공의 이동도를 증가시킬 수 있고, 그럼으로써 P-타입 트랜지스터의 성능이 강화될 수 있다. 집적 회로 제조에 스트레스 혹은 스트레인 공학을 도입하는 것은 후속 디바이스 세대에 대한 매우 유망한 기법인데, 왜냐하면, 예를 들어, 스트레인드 실리콘은 "새로운" 타입의 반도체 물질로서 고려될 수 있고, 이로 인해 잘 확립된 제조 기술들 중 많은 부분이 여전히 사용될 수 있음과 동시에 값비싼 반도체 물질을 요구함이 없이 고속의 강력한 반도체 디바이스의 제조가 가능해질 수 있기 때문이다.
트랜지스터 소자의 채널 영역에 스트레인을 생성시키는 한 가지 유망한 기법에 따라, 기본 트랜지스터 구조 위에 형성되는 유전체 물질이, 스트레스를 크게 받은 상태에서, 트랜지스터에 특히 그 채널 영역에 요구된 타입의 스트레인을 유발시키기 위해 제공될 수 있다. 예를 들어, 이 트랜지스터 구조는 전형적으로 층간 유전체 물질에 포함되게 되는데, 이 층간 유전체 물질은 개별 트랜지스터 구조의 요구된 기계적 및 전기적 통합성을 제공할 수 있고, 그리고 추가적인 와이어링 층(wiring layers)의 형성을 위한 플랫폼을 제공할 수 있으며, 이 와이어링 층은 개별 회로 소자들 간의 전기적 상호연결을 제공하기 위해 전형적으로 요구되는 것이다. 즉, 전기적 연결을 확립하기 위한 적절한 전도성 물질을 포함하는 수평 금속 라인 및 수직 비아가 포함될 수 있는 복수의 와이어링 레벨 혹은 금속화 층이 전형적으로 제공될 수 있다. 결과적으로, 트랜지스터, 커패시터, 등과 같은 실제 회로 소자 혹은 그 각각의 부분들을 맨 처음 금속화 층에 연결하는 적절한 콘택 구조가 제공돼야만 한다. 이를 위해서, 회로 소자의 요구된 콘택 영역에 연결되는 각각의 개구를 제공하기 위해 층간 유전체 물질은 적절히 패터닝돼야만 하고, 이것은 전형적으로 실제 층간 유전체 물질과 결합된 에칭 정지 물질을 사용함으로써 달성될 수 있다.
예를 들어, 실리콘 다이옥사이드는, 콘택 개구의 형성 동안 효과적인 에칭 정지 물질로서 동작할 수 있는 실리콘 나이트라이드와 결합된 잘 확립된 층간 유전체 물질이다. 결과적으로, 에칭 정지 물질, 즉 실리콘 나이트라이드 물질은 기본적인 트랜지스터 구조와 밀접하게 콘택하고, 이에 따라 트랜지스터에 스트레인을 유발시키는데 효과적으로 사용될 수 있는 데, 특히, 실리콘 나이트라이드는 높은 내부 스트레스를 갖도록 잘 확립된 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 기술을 기반으로 증착될 수 있기 때문이다. 예를 들어, 실리콘 나이트라이드는 적절한 증착 파라미터를 선택함으로써 최대 2 GPa 및 그 이상의 높은 내부 압축성 스트레스를 갖도록 증착될 수 있다. 다른 한편으로, 적절히 높은 내부 인장성 스트레스 레벨이, 프로세스 파라미터, 예를 들어, 특히 실리콘 나이트라이드 물질의 증착 동안 이온 충격(ion bombardment)의 정도를 적절히 조정함으로써, 1 GPa 및 그 이상까지 생성될 수 있다. 결과적으로, 트랜지스터 소자의 채널 영역에 생성된 스트레인의 크기는, 유전체 에칭 정지 물질의 내부 스트레스 레벨에 따라 달라질 수 있고, 아울러 채널 영역에 대한 스트레스를 크게 받은 유전체 물질의 유효 오프셋과 결합된 스트레스드 유전체 물질의 두께에 따라 달라질 수 있다. 결과적으로, 트랜지스터 성능을 강화시키는 측면에서 볼 때, 내부 스트레스 레벨을 증가시키는 것이 바람직할 수 있고, 또한 트랜지스터 소자 근처에 증진된 양의 스트레스를 크게 받은 유전체 물질을 제공하는 것이 바람직할 수 있으며, 동시에 이 스트레스를 받은 유전체 물질을 채널 영역에 가능한 한 가깝게 위치시키는 것이 바람직할 수 있다. 그러나, 밝혀진 사실로서, 실리콘 나이트라이드 물질의 내부 스트레스 레벨은 현재 이용가능한 PECVD 기술의 전체 증착 능력에 의해 제한될 수 있고, 유효 층 두께는 또한 기본 트랜지스터 형태 및 이웃하는 회로 소자들 간의 거리에 의해 실질적으로 결정될 수 있다. 결과적으로, 비록 상당한 이점을 제공할지라도, 스트레스 전달 매커니즘의 효율은 프로세스 및 디바이스 특성에 따라 크게 달라질 수 있고, 결과적으로 50 nm 및 그 이하의 게이트 길이를 갖는 잘 확립된 표준 트랜지스터 설계에 대해 성능 이득의 감소가 초래될 수 있는데, 왜냐하면 정교한 스페이서 구조(spacer structure)에 의해 야기된 채널 영역으로부터의 크게 스트레스드 물질의 적절히 큰 오프셋과 결합된, 소정의 디바이스 형태 및 각각의 증착 프로세스의 갭 필 능력(gap fill capabilities)은 채널 영역에서의 최종적으로 획득된 스트레인을 감소시킬 수 있기 때문이다.
이러한 이유로, 리세스(recess)된 트랜지스터 아키텍처의 사용이 제안되었는데, 즉, 이 아키텍처에서 드레인 및 소스 영역의 부분들은 채널과 게이트 절연 층 간의 계면 가까이에서 채널 영역에 대해 리세스되어, 채널 영역에 대응하는 높이 레벨에서 크게 스트레스드 유전체 물질의 증착이 가능하게 되고, 그럼으로써 채널 영역으로의 측면 스트레스 전달 매커니즘이 효과적으로 강화되게 된다. 이러한 방식이 결과적으로 트랜지스터 성능을 증가시킬 수 있을지라도, 어떤 상황하에서, 이러한 방식을 반도체 디바이스의 모든 트랜지스터 소자에 적용하는 것은 바람직하지 않을 수 있는데, 왜냐하면 리세스된 트랜지스터 구성은 다른 스트레인 유발 매커니즘의 효율을 상쇄시킬 수 있고, 따라서 이것은 결과적으로 전체 트랜지스터 성능을 감소시킬 수 있기 때문이다. 예를 들어, 일부 접근 방식에서, P-채널 트랜지스터와 같은 트랜지스터의 성능은, 요구된 타입의 스트레인이 인접하는 채널 영역에서 발생될 수 있도록 하는 방식으로, 적어도 드레인 및 소스 영역의 부분들에 반도체 물질을 제공함으로써 강화될 수 있다. 이것을 위해서, 실리콘 템플릿 물질 상에 에피택셜 성장될 수 있는 실리콘/게르마늄 혼합물 혹은 합금이 빈번히 사용될 수 있고, 그럼으로써 실리콘/게르마늄 합금의 스트레인드 상태가 생성되고, 이는 인접하는 채널 영역 상에 일정 스트레스를 가할 수 있으며, 그럼으로써 그곳에서의 요구된 타입의 스트레인이 생성될 수 있다. 채널 영역에서의 스트레인의 크기는 실리콘/게르마늄 합금이 성장될 수 있는 각각의 캐버티(cavities)의 크기에 근거하여 조정될 수 있고 그리고 반도체 합금에서의 게르마늄 농도의 양에 의해 조정될 수 있다. 각각의 스트레인드 반도체 합금이 채널 영역에 바로 인접하여 배치될 수 있기 때문에, 매우 효과적인 스트레인 유발 매커니즘이 제공될 수 있지만, 이는 리세스된 트랜지스터 구성을 제공함으로써 크게 영향을 받을 수 있다. 즉, 큰 스트레인드 반도체 합금을 포함하는 드레인 및 소스 영역을 리세스시킴으로써, 효과적으로 스트레인의 감소가 일어날 수 있는데, 이것은 비록 앞서 설명된 바와 같이, 제거된 스트레인드 반도체 합금이 높은 스트레스드 유전체 실리콘 나이트라이드 물질로 대체될 수 있을지라도 그러하다. 따라서, 스트레인드 반도체 합금에 근거하는 P-채널 트랜지스터들에 대한 효과적인 스트레인 유발 매커니즘은, N-채널 트랜지스터들에 대해 매우 이로울 수 있는, 리세스된 트랜지스터 아키텍처와 완전히 호환가능하지 않을 수 있는데, 왜냐하면, 이러한 트랜지스터들에 대해, 드레인 및 소스 영역에 통합된 스트레인드 반도체 합금은 현재 이용가능한 기술에 따라 덜 효과적일 수 있기 때문이다.
본 개시 내용은 앞서 확인된 문제들 중 하나 혹은 그 이상의 영향을 피할 수 있거나 혹은 적어도 감소시킬 수 있는 다양한 방법 및 디바이스에 관한 것이다.
다음은 본 명세서에서 개시되는 일부 실시형태의 기본적인 이해를 제공하기 위한 본 개시내용의 간략화된 개요를 제공한다. 본 개요가 본 발명 모두를 개관하는 것은 아니며, 본 발명의 핵심적인 요소들 혹은 결정적 요소들을 확인시키려 하거나 본 발명의 범위를 규정하려는 의도가 있는 것도 아니다. 그 유일한 목적은 이후 설명되는 보다 상세한 설명에 대한 서두로서의 간략한 형태로 일부 개념들을 제공하려는 것이다.
일반적으로, 본 명세서에서 개시되는 주된 내용은 반도체 디바이스 및 반도체 디바이스를 제조하기 위한 기술에 관한 것으로, 여기서 트랜지스터의 성능 강화가 N-채널 트랜지스터와 같은 일 타입의 트랜지스터에 대해 획득될 수 있는데, 이는 리세스된 트랜지스터 구성에 근거하는 것으로, 리세스된 트랜지스터 구성이 바람직하지 않을 수 있는 P-채널 트랜지스터와 같은 다른 트랜지스터에 실질적으로 부당한 영향을 미침이 없이 이루어질 수 있다. 이러한 목적을 위해, 정교한 CMOS 기술과의 높은 호환도를 제공할 수 있는 기술이 제공될 수 있고, 그럼으로써 둘 이상의 개별 스페이서 소자들을 포함하는 측벽 스페이서 구조에 근거하여 전형적으로 형성될 수 있는 개선된 측면 도펀트 프로파일(lateral dopant profiles)과 함께 P-채널 트랜지스터의 드레인 및 소스 영역에 스트레인드 실리콘/게르마늄 물질과 같은 스트레인드 반도체 합금의 형성이 가능해질 수 있다. 드레인 및 소스 영역의 부분들의 선택적 리세스가, 리세스된 드레인 및 소스 구성을 수용하는 트랜지스터의 게이트 전극을 보호하기 위해 적절한 마스킹 방식을 제공함으로써 달성될 수 있고, 리세스된 드레인 및 소스 구성을 수용하지 않는 다른 트랜지스터는 전체 CMOS 프로세스 흐름과 호환가능한 잘 확립된 리소그래피 기술에 의해 효과적으로 마스킹될 수 있다. 본 명세서에서 개시되는 일부 예시적 실시형태에서, 게이트 전극의 마스크는 종래 CMOS 방식과 비교하여 추가적인 프로세스 단계를 요구함이 없이 효과적으로 제거될 수 있고, 여기서 측벽 스페이서 구조의 폭은, 전체 직렬 저항을 감소시키기 위해 그리고 채널 영역에 대한 측면 거리를 감소시키기 위해, 금속 실리사이드 영역을 형성하기 전에 감소된다. 결과적으로, 두 가지 타입의 트랜지스터, 즉 리세스된 드레인 및 소스 구성을 가진 트랜지스터와 추가적인 스트레인 유발 매커니즘을 포함하는 비리세스()된 트랜지스터의 성능은 강화될 수 있고, 그럼으로써 CMOS 디바이스의 성능에서의 상당한 전체 이득이 제공될 수 있다.
본 명세서에서 개시되는 하나의 예시적 반도체 디바이스는 기판 위에 형성되는 N-채널 트랜지스터를 포함한다. N-채널 트랜지스터는 기판 상에 형성되는 반도체 물질에 위치하는 드레인 및 소스 영역을 포함하고, 여기서 드레인 및 소스 영역은, N-채널 트랜지스터의 게이트 절연 층의 표면에 의해 정의되는 높이 레벨과 비교하여 더 낮은 높이 레벨로 배치되는 리세스된 표면 부분을 갖는다. 반도체 디바이스는 또한 기판 위에 형성됨과 아울러 반도체 합금으로 구성되는 스트레인 유발 부분을 포함하는 드레인 및 소스 영역을 포함하는 P-채널 트랜지스터를 더 포함한다. 더욱이, 제 1 스트레인 유발 층이 N-채널 트랜지스터 위에 형성되고, 여기서 제 1 스트레인 유발 층은 N-채널 트랜지스터의 채널 영역에 제 1 타입의 스트레인을 유발한다. 마지막으로, 반도체 디바이스는 P-채널 트랜지스터 위에 형성되는 제 2 스트레인 유발 층을 포함하고, 여기서 제 2 스트레인 유발 층은 P-채널 트랜지스터의 채널 영역에 제 1 타입의 스트레인과는 다른 제 2 타입의 스트레인을 제공한다.
본 명세서에서 개시되는 한가지 예시적 방법은, 제 1 트랜지스터의 게이트 전극으로부터 측면으로 오프셋(offset)된 실리콘 함유 반도체 층에서의 제 1 리세스에 반도체 합금을 선택적으로 형성하는 것을 포함한다. 더욱이, 이 방법은 제 1 트랜지스터 및 제 2 트랜지스터에 드레인 및 소스 영역을 형성하는 것과, 그리고 제 1 트랜지스터와 그리고 제 2 트랜지스터의 게이트 전극을 마스킹하면서 제 2 트랜지스터의 드레인 및 소스 영역에서의 실리콘 함유 층의 물질을 선택적으로 제거하는 것을 포함한다. 추가적으로, 이 방법은 제 1 트랜지스터 위에 제 1 스트레인 유발 층을 형성하고, 제 2 트랜지스터 위에 제 2 스트레인 유발 층을 형성하는 것을 포함한다.
본 명세서에서 개시되는 또 다른 예시적 방법은 반도체 층에 제 1 트랜지스터의 드레인 및 소스 영역을, 그 측벽 상에 제 1 스페이서 구조가 형성된 제 1 게이트 전극에 인접하여 형성하는 것을 포함한다. 이 방법은 또한 제 2 트랜지스터의 드레인 및 소스 영역을, 그 측벽 상에 제 2 스페이서 구조가 형성된 제 2 게이트 전극에 인접하여 형성하는 것을 포함한다. 더욱이, 제 2 트랜지스터의 드레인 및 소스 영역에 리세스가 형성되고, 제 1 트랜지스터는 마스킹되며, 제 2 게이트 전극 상에 형성되는 캡 층(cap layer)과 제 2 스페이서 구조가 에칭 마스크로서 사용된다. 이 방법은 또한, 제 2 스페이서 구조의 폭을 감소시키는 것과, 그리고 제 1 트랜지스터 및 제 2 트랜지스터 위에 스트레인 유발 물질을 형성하는 것을 포함한다.
본 개시내용은 첨부되는 도면과 함께 다음의 설명을 참조함으로써 이해될 수 있고, 도면에서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 1i는 두 개의 트랜지스터 소자들을 포함하는 반도체 디바이스의 단면도를 도식적으로 나타낸 것으로, 본 발명의 예시적 실시예에 따른 효과적인 마스킹 방식을 사용함으로써, 트랜지스터들 중 하나에 리세스된 구성을 형성하고 아울러 다른 트랜지스터에서 실질적으로 비리세스(non-recess)된 구성을 유지시키는 다양한 제조 단계 동안의 반도체 디바이스의 단면도를 나타낸다.
도 1j는 또 다른 예시적 실시예에 따른 반도체 디바이스의 단면도를 도식적으로 나타낸 것으로, 여기서 리세스된 트랜지스터 구성이 일 타입의 트랜지스터에 형성될 수 있어, 매립된 절연 층이 스트레인 유발 물질의 증착 이전에 노출될 수 있다.
도 1k는 또 다른 예시적 실시예에 따른, 조정된 스페이서 폭에 근거하여 드레인 및 소스 영역에 리세스를 형성하기 이전의 제조 단계에서의 반도체 디바이스의 단면도를 도식적으로 나타낸 것이다.
본 명세서에서 개시되는 주된 내용은 다양하게 스트레인될 수 있고 대안적 형태들을 가질 수 있으며, 그 특정 실시예가 도면에서 예시적으로 도시되고 본 명세서에서 상세하게 설명된다. 그러나, 이해해야만 하는 것으로, 본 명세서의 이러한 특정 실시예의 설명을 통해 본 발명을 이러한 개시되는 특정 형태로만 한정하려는 것이 아니며, 이와는 반대로, 본 발명은 첨부되는 특허청구범위에 의해 정의되는 본 발명의 사상 및 범위 내에 있는 모든 변형물, 등가물, 혹은 대안물을 포괄하도록 의도된 것이다.
다양한 예시적 실시예들이 아래에서 설명된다. 명확한 설명을 위해, 실제 구현시의 모든 특징들이 본 명세서에서 설명되는 것은 아니다. 당연히 이해되어야 하는 것으로, 임의의 이러한 실제 실시예의 개발에 있어, 수많은 구현별 결정이 개발자의 특정 목표, 예를 들어 실시예 마다 달라질 수 있는 시스템 관련 제약 및 비즈니스 관련 제약과의 호환을 달성하기 위해 행해져야만 한다. 더욱이, 이러한 개발 노력은 복잡하고 시간 소모적이지만 그럼에도 불구하고 본 개시내용의 혜택을 받는 본 발명의 기술분야에서 통상의 기술을 가진 자들이 해야만 하는 통상적인 것임을 이해해야 한다.
본 발명의 주된 내용이 이제 첨부된 도면을 참조하여 설명된다. 다양한 구조, 시스템 및 디바이스들이 단지 설명 목적으로, 그리고 본 발명의 기술분야에서 숙련된 기술을 가진 자들에게 잘 알려진 세부적 사항들로 본 개시내용이 모호하게 되지 않도록 하기 위해 도식적으로 제시되었다. 그럼에도 불구하고, 첨부된 도면은 본 개시내용의 예시적 예들을 기술하고 설명하기 위해 포함되었다. 본 명세서에서 사용되는 단어 및 어구는 관련 기술분야에서 숙련된 자들이 해당 단어 및 어구를 이해하는 바와 일치하는 의미를 갖는 것으로 이해 및 해석되어야만 한다. 임의의 용어 혹은 어구의 특별한 정의, 즉 본 발명의 기술분야에서 숙련된 자들이 이해하는 보통의 통상적 의미와 다른 정의가 본 명세서에서의 해당 용어 혹은 어구의 일관적 사용에 의해 암시되도록 의도되지 않았다. 임의의 용어 혹은 어구가 특별한 의미, 즉 숙련된 기술자들이 이해하는 바와 다른 의미를 갖는 경우, 그러한 특별한 정의는, 해당 용어 혹은 어구에 대한 그 특별한 정의를 직접적으로 그리고 모호하지 않게 제공하는 정의 형식으로 본 명세서에서 명확하게 설명될 것이다.
일반적으로, 본 개시내용은, 개선된 반도체 디바이스를 형성하기 위한 정교한 CMOS 프로세스 기술과의 높은 호환도를 유지하면서 리세스된 트랜지스터 구성을 선택적으로 제공하기 위한 반도체 디바이스 및 프로세스 기술에 관한 것이다. N-채널 트랜지스터와 같은 일 타입의 디바이스의 리세스된 드레인 및 소스 구성으로 인해, 강화된 표면 지형이 스트레스를 크게 받은 유전체 물질, 예를 들어, 유전체 에칭 정지 층, 층간 유전체 물질 등의 후속 증착에 대해 제공될 수 있다. 즉, 리세스된 드레인 및 소스 구성은 스트레스를 크게 받은 유전체 물질의 배치가 채널 영역에 더욱 근접하여 배치될 수 있도록 할 수 있는데, 심지어 고려되는 플라즈마 강화 증착 프로세스의 제한된 컨포멀 증착 능력(conformal deposition capabilities)으로 인해 다른 디바이스 영역에서의 감소된 층 두께가 요구될 수 있는 경우에도 그러하다. 따라서, 비록 전체적으로 볼 때, 스트레스를 크게 받은 유전체 물질의 감소된 양이 증착될 수 있을지라도, 채널 영역의 높이 레벨에 실질적으로 대응하는 높이 레벨로 채널 영역 가까이 배치되는 유전체 물질의 양은 증가할 수 있는데, 이는 전반적으로 강화된 측면 스트레스 전달과 함께, 채널 영역에 더 큰 스트레인을 제공할 수 있고, 그럼으로써 강화된 전하 캐리어 이동도에 기여할 수 있고, 이에 따라 해당 트랜지스터의 구동 전류 능력에 기여할 수 있다.
추가적으로, 리세스된 드레인 및 소스 구성은 또한 실리사이드화 프로세스에서 이용가능한 증가된 표면 영역을 제공할 수 있고, 따라서 디바이스의 콘택 영역의 시트 저항이 감소될 수 있으며, 아울러 증진된 양의 금속 실리사이드가 스트레인 유발 매커니즘에 기여할 수 있다. 예를 들어, N-채널 트랜지스터에서, 금속 실리사이드는 전체 인장성 스트레스 영향을 증진시킬 수 있고, 그럼으로써 추가적으로 전체 전하 캐리어 이동도를 개선할 수 있다. 더욱이, 본 명세서에서 개시되는 일부 예시적 실시형태에서, 드레인 및 소스 영역의 측면 도펀트 프로파일을 정의하기 위해 사용되는 측벽 스페이서 구조의 폭은 드레인 및 소스 영역의 부분들의 리세스 이후에 감소될 수 있고, 그럼으로써 추가적으로 성능 이득에 기여할 수 있는데, 왜냐하면 금속 실리사이드 영역의 측면 거리 그리고 채널 영역에 대한 스트레인 유발 물질의 측면 거리가 감소될 수 있기 때문이다. 반면, 요구된 소스 및 드레인 구성, 예를 들어, 실질적으로 평평한 구성 혹은 융기된 드레인 및 소스 구성은, 다른 트랜지스터 소자, 예를 들어 P-채널 트랜지스터에서, 전체 제조 흐름에 실질적으로 영향을 미침이 없이 따라서 이러한 트랜지스터의 특성에 실질적으로 영향을 미침이 없이 유지될 수 있다. 일부 예시적 실시형태에서, 이러한 트랜지스터는 그 안에 매우 효과적인 스트레인 유발 매커니즘을 포함할 수 있고, 이것은 일부 예시적 실시예에서, 잘 확립된 제조 기술에 근거하여 형성될 수 있는, 실리콘/게르마늄 물질과 같은 스트레인드 반도체 합금의 형태로 제공될 수 있다. 그러나, 스페이서 폭의 감소와 함께, 이러한 트랜지스터의 전체 성능이 또한 강화될 수 있는데, 왜냐하면 금속 실리사이드 및 적절한 스트레스드 유전체 물질이 이러한 트랜지스터의 채널 영역에 더 근접하여 배치될 수 있기 때문이다.
도 1a는 기판(101)을 포함하는 반도체 디바이스(100)의 단면도를 도식적으로 나타낸 것으로, 기판(101) 위에는 실리콘 함유 반도체 층(103)이 형성된다. 기판(101)은 그 위에 반도체 층(103)을 형성하기 위한 임의의 적절한 캐리어 물질을 나타낼 수 있다. 일 예시적 실시예(미도시)에서, 반도체 층(103)은 기판(101)의 위쪽 부분을 나타낼 수 있고, 이는 예를 들어 실리콘 물질 등의 형태로 제공될 수 있다. 도 1a에 도시된 실시예에서, 예를 들어, 실리콘 다이옥사이드, 실리콘 옥시나이트라이드, 실리콘 나이트라이드 등의 형태를 갖는 매립된 절연 층(102)이 기판(101)과 반도체 층(103) 사이에 제공될 수 있고, 그럼으로써 실리콘-온-절연체(Silicon-On-Insulator, SOI) 구성이 정의될 수 있다. 이해해야만 하는 것으로, 반도체 층(103)은 이 반도체 층에 그리고 이 반도체 층 상에 개선된 트랜지스터 소자를 형성하기 위해 요구될 수 있는 바에 따라 임의의 적절한 성분 및 두께를 가질 수 있다. 예를 들어, 도 1a에 도시된 제조 단계에서, 반도체 층(103)은, 디바이스 요건에 따라, 도펀트 종, 전자수가 같은 컴포넌트, 혹은 임의의 다른 반도체 형성 컴포넌트를 포함할 수 있고, 여기에는 또한 실리콘의 상당한 부분이 제공될 수 있고, 앞서 설명된 바와 같은 매커니즘에 근거하여 그 전하 캐리어 이동도가 증진될 수 있다. 더욱이, 반도체 디바이스(100)는 초기 제조 단계에서 제 1 트랜지스터(150A) 및 제 2 트랜지스터(150B)를 포함할 수 있다. 트랜지스터(150A, 150B)는 게이트 전극(151)을 포함할 수 있고, 이 게이트 전극(151)은 임의의 적절할 물질, 예를 들어, 폴리실리콘 혹은 이후 제조 단계에서 또 다른 물질로 부분적으로 또는 완전히 대체될 수 있는 임의의 다른 물질, 등으로 구성될 수 있다. 게이트 전극(151)은 게이트 절연 층(152)에 의해 각각의 채널 영역(153)으로부터 분리될 수 있고, 게이트 절연 층(152)은, 가능하게는 질소와 같은 다른 유전체 물질 등과 결합된, 실리콘 다이옥사이드로 구성될 수 있고, 반면에 다른 경우에 하이-k 유전체 물질이 전체 디바이스 요건에 따라 제공될 수 있다. 더욱이, 캡 층(154A, 154B)이 제 1 트랜지스터(150A) 및 제2 트랜지스터(150B)의 게이트 전극(151) 상에 각각 형성될 수 있다. 이후 보다 상세히 설명되는 바와 같이, 이 캡 층(154A, 154B)은, 제 1 트랜지스터에 리세스(이 리세스는 적절한 반도체 합금으로 다시 채워질 수 있음)를 형성하기 위한 이후 제조 단계에서 요구될 수 있는 바에 따라, 그리고 제 2 트랜지스터에 이후 단계에서 리세스를 형성하는 동안, 요구된 에칭 정지 혹은 에칭 지연 능력을 갖는 임의의 적절한 물질로 구성될 수 있다. 예를 들어, 캡 층(154A, 154B)은 실리콘 나이트라이드 물질의 형태로 제공될 수 있고, 반면에 다른 물질, 예를 들어 실리콘 카바이드, 질소 함유 실리콘 카바이드 등이 사용될 수 있다.
도 1a에 도시된 바와 같은 반도체 디바이스(100)는 다음의 프로세스에 근거하여 형성될 수 있다. 얕은 트렌치 분리와 같은 적절한 분리 구조(미도시)를 형성하고, 잘 확립된 CMOS 프로세스 기술에 근거하여 달성될 있는 N-웰 및 P-웰과 같은 적절한 기본 도펀트 프로파일을 정의한 이후, 게이트 절연 층(152) 및 게이트 전극(151)을 위한 물질이 예를 들어 증착, 산화 등에 의해 형성될 수 있다. 더욱이, 캡 층(154A, 154B)을 위한 적절한 물질이 예를 들어 실리콘 나이트라이드 물질 등을 증착함으로써 제공될 수 있다. 이후, 이 물질 층들은 정교한 리소그래피 기술에 근거하여 패터닝될 수 있고, 여기서 예를 들어, 캡 층 물질은, 가능하게는 리소그래피 프로세스 동안 적절한 상태를 제공하기 위해 다른 물질과 결합되어, 패터닝될 수 있고 게이트 전극(151) 및 게이트 절연 층(152)의 후속 패터닝을 위한 하드 마스크로서 사용될 수 있다.
도 1b는 에칭 정지 층(104)을 갖는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타낸 것으로, 이 에칭 정지 층(104)은 실리콘 다이옥사이드 등과 같은 임의의 적절한 물질로 구성될 수 있고, 그리고 후속 제조 시퀀스 동안 에칭 마스크 및 성장 마스크로서 사용될 수 있는 물질로 구성된 마스크 층(105)에 대해, 요구된 높은 에칭 선택도를 가지고 있다. 예를 들어, 마스크 층(105)은, 에칭 정지 층(104)에 대해, 요구된 에칭 선택도가 달성되는 있는 한, 실리콘 나이트라이드 물질, 실리콘 카바이드 물질 등의 형태로 제공될 수 있다. 이러한 층들(104, 105)은 제 1 트랜지스터(150A)의 채널 영역(153)으로부터의 요구된 측면 오프셋이 획득되도록 적절한 두께로 제공될 수 있다.
이 층들(104 및 105)은 잘 확립된 증착 기술에 근거하여 형성될 수 있다. 다음으로, 수평 디바이스 부분으로부터 층(105)의 물질을 제거하기 위해 적절하게 설계된 에칭 환경에 제 1 트랜지스터(150A) 위의 층(105)의 일부를 노출시키면서, 제 2 트랜지스터(150B)는 덮도록, 레지스트 마스크(도 1b에서는 미도시)와 같은 에칭 마스크가 제공될 수 있다. 예를 들어, 이방성 에칭 프로세스가 수행될 수 있고, 이 경우, 예시적 일 실시예에서, 제 1 트랜지스터(150A)에서의 요구된 측벽 스페이서 구조를 획득하기 위해 실질적으로 비선택적 에칭 방식이 층들(104, 105)의 물질에 대해 사용될 수 있고, 이 측벽 스페이서 구조의 폭은 층(104, 105)의 초기 두께 및 에칭 프로세스의 상태에 의해 실질적으로 결정될 수 있다. 다른 예시적 실시예에서, 에칭 프로세스는 에칭 정지 층(104) 상에서 첫 번째 에칭 단계를 실질적으로 정지시키기 위한 선택적 에칭 화학에 근거하여 수행될 수 있고, 이 경우, 후속 단계에서, 층(104)의 노출된 부분은 예를 들어, 습식 화학적 프로세스, 플라즈마 지원 프로세스 등에 근거하여 개별 에칭 단계에 의해 제거될 수 있다. 예를 들어, 실리콘 다이옥사이드 대비 실리콘 나이트라이드에 대한 선택적 이방성 에칭 방식이 종래 기술에서 잘 확립되어 있다. 에칭 정지 층(104)의 노출 부분을 제거하기 위한 에칭 단계 동안, 캡 층(154A)과 그리고 게이트 전극(151)의 물질과 그리고 실리콘 함유 반도체 층(103)이 또한 효과적인 에칭 정지 물질로서 동작할 수 있다. 예를 들어, 실리콘 나이트라이드 및 실리콘 대비 실리콘 다이옥사이드를 선택적으로 제거하기 위한 복수의 선택도 높은 에칭 방식이 이용가능하고 사용될 수 있다.
도 1c는 앞서 설명된 프로세스 시퀀스 이후 그리고 에칭 프로세스(106) 동안의 반도체 디바이스(100)를 도식적으로 나타낸 것으로, 이 에칭 프로세스(106)는 캡 층(154A) 및 스페이서 구조(105A)에 대해 실리콘 함유 층(103)의 물질을 선택적으로 제거하도록 설계될 수 있고, 이 스페이서 구조(105A)는 앞서 설명된 바와 같이 제 1 트랜지스터(150A)에서의 층들(105 및 104)의 잔존 부분들로 구성될 수 있다. 결국, 에칭 프로세스(106) 동안, 리세스 혹은 캐버티(107)가 층(103)에 형성될 수 있고, 그 형상은 스페이서 구조(105A)의 폭 및 에칭 프로세스(106) 동안의 상태에 의해 결정될 수 있다. 즉, 디바이스 요건에 따라, 실질적으로 등방성인 동작 혹은 (도시된 바와 같이) 실질적으로 이방성인 에칭 동작 혹은 임의의 중간 동작이, 캐버티(107)에 형성될 반도체 합금의 양과 위치를 정의하기 위해, 프로세스(106) 동안 조정될 수 있다. 이해해야만 하는 것으로, 도시된 실시예에서, 앞서 설명된 바와 같이, 스페이서 구조(105A)를 형성하기 위해 사용될 수 있는 레지스트 마스크(108)가 에칭 프로세스(106) 동안 여전히 존재할 수 있고, 그럼으로써 에칭 프로세스(106)에 대해 그 에칭 선택도가 덜 명확할지라도 제 2 트랜지스터(150B)에서의 층(105)의 부적절한 물질 제거가 감소될 수 있다. 다른 경우에, 레지스트 마스크(108)는 스페이서 구조(105A)의 형성 이후 제거될 수 있고, 그리고 프로세스(106)가 마스크 층(105)을 효과적인 에칭 마스크로서 사용함으로써 수행될 수 있다.
또 다른 예시적 실시예에서, 에칭 프로세스(106)는 레지스트 마스크(108)에 근거하여 수행될 수 있는 적절한 단계를 포함하여, 마스크 층(105)을 이방성으로 에칭하고, 각각의 스페이서 소자를 획득하고, 이후 반도체 층(103)으로의 에칭을 위한 후속 에칭 단계로 에칭 정지 층(104)의 노출 부분을 제거하기 위한 에칭 프로세스가 수행되게 되는데, 여기서 각각의 프로세스 단계들 중 적어도 두 개는 동일한 에칭 챔버에서 수행될 수 있고 아울러 다양한 에칭 단계 동안 에칭 환경이 적절히 선택될 수 있다. 결과적으로, 에칭 정지 층(104)의 제공은 추가적인 프로세스 복잡도를 실질적으로 부가함이 없이 마스크 층(105)을 형성하기 위한 전체 프로세스 흐름에 적절히 통합될 수 있다.
도 1d는 임의의 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타낸 것이다. 도시된 바와 같이, 반도체 합금(157), 예를 들어, 실리콘/게르마늄이 캐버티(107)에 형성될 수 있고, 여기서 반도체 합금(157)은, 전체 요건에 따라, 실질적으로 평평한 구성 혹은 융기된 드레인 및 소스 구성을 제공하기 위해 임의의 요구된 높이 레벨까지 형성될 수 있다. 이해해야만 하는 것으로, 반도체 합금(157)은, 만약 적절한 것으로 고려된다면, 적절한 캡 물질을 포함할 수 있는데, 만약 증가된 양의 게르마늄 혹은 임의의 다른 합금 형성 컴포넌트의 존재가 디바이스(100)의 후속 프로세싱 동안 표면 부분에서 부적절한 것으로 고려될 수 있는 경우, 실리콘과 같은 적절한 캡 물질을 포함할 수 있다. 만약 에칭 프로세스(106) 동안 제공되는 경우, 레지스트 마스크(108)를 적절한 증착 환경에 근거하여 제거한 이후 수행될 수 있는 선택적 에피택셜 성장 기술에 근거하여 반도체 합금(157)이 형성될 수 있으며, 이 증착 환경에서 반도체 합금 물질은 층(103)의 노출 표면 부분 상에 실질적으로 증착될 수 있고, 아울러 마스크 층(105), 캡 층(154A), 및 측벽 스페이서(105A)와 같은 유전체 영역 상의 증착은 억제될 수 있다. 적절한 증착 기술이 종래 기술에서 잘 확립되어 있고, 그리고 이 목적을 위해 사용될 수 있다. 다음으로, 마스크 층(104)의 잔존 부분이 예를 들어 고온 인산에 근거하는 제거 프로세스와 같은 선택적 에칭 프로세스를 수행함으로써 제거될 수 있고, 그럼으로써 스페이서 구조(105A)의 부분이, 실리콘 나이트라이드로 형성된 경우, 또한 제거될 수 있다. 더욱이, 이러한 제거 프로세스 동안, 캡 층(154A)은, 만약 마스크 층 물질(104)과 비교하여 유사한 에칭 특성을 가진 물질로 구성된 경우, 제거될 수 있다. 따라서, 각각의 선택적 에칭 프로세스 이후, 마스크 층(104)은 제 2 트랜지스터(150B)로부터 제거될 수 있고, 그럼으로써 에칭 정지 층(104)이 노출되며, 이 에칭 정지 층(104)은 캡 층(154B)의 요구되지 않은 물질 제거를 효과적으로 억제할 수 있다. 반면, 캡 층(154A)과 그리고 스페이서 구조(105A)의 일부가 제거될 수 있고, 아울러 제 1 트랜지스터(150A)에서의 층(104)이 또한 에칭 정지 물질로서 동작할 수 있지만, 그 두께는 대응하는 에칭 환경에 대한 노출 증가로 인해 제 2 트랜지스터(150B)에서의 물질과 비교하여 감소될 수 있다. 다음으로, 에칭 정지 층(104, 104R)은, 에칭 정지 물질(104)이 실리콘 다이옥사이드로 구성된 경우, 하이드로플로릭산(hydrofluoric acid, HF)을 기반으로 하여 수행될 수 있는 선택적 에칭 프로세스를 수행함으로써, 제 2 트랜지스터(150B) 및 제 1 트랜지스터(150A)로부터 제거될 수 있다. 다른 경우에, 임의의 다른 적절한 에칭 화학이, 게이트 전극(151), 반도체 층(103), 및 반도체 합금(157)에 대해 에칭 정지 물질(104)을 선택적으로 제거하기 위해 사용될 수 있다.
도 1e는 앞서 설명된 프로세스 시퀀스 이후의 반도체 디바이스(100)를 도식적으로 나타낸 것이다. 따라서, 제 2 트랜지스터(150b)의 게이트 전극(151)은 여전히 캡 층(154B)에 의해 덮여 있을 수 있고, 따라서, 캡 층(154B)은 제 2 트랜지스터(150B)에 리세스를 형성하기 위한 이후 제조 단계에서 효과적인 에칭 마스크로서 사용될 수 있다.
도 1f는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타낸다. 도시된 바와 같이, 측벽 스페이서 구조(160)는 게이트 전극(151)의 측벽 상에 형성될 수 있고, 이 경우 일부 예시적 실시예들에서 스페이서 구조(160)는 복수의 개별 스페이서 소자들(161, 162)을 포함할 수 있고, 이 개별 스페이서 소자들(161, 162)은 게이트 전극(151)으로부터 분리될 수 있고, 그리고 에칭 정지 라이너(etch stop liner)들(163 및 164)에 의해 서로로부터 분리될 수 있다. 일부 예시적 실시예들에서, 적어도 가장 바깥쪽 스페이서 소자(162)는 캡 층(154B)과 실질적으로 동일한 물질로 구성될 수 있고, 이는 캡 층(154B)과 가장 바깥쪽 스페이서(162)가 스페이서 구조(160)의 폭을 감소시키기 위한 후속 에칭 프로세스 동안 실질적으로 동일한 에칭 특성을 가질 수 있는 것으로 이해되어야 한다. 다른 예시적 실시예에서, 한편으로는 반도체 층(103)에 대한 스페이서 구조(160) 및 캡 층(154B)의 요구된 에칭 선택도가 다른 한편으로는 이후 제조 단계에서의 제 2 트랜지스터(150B)에 반도체 층(103)을 리세스시키기 위한 프로세스 동안 달성될 수 있는 한, 임의의 다른 물질 성분이 사용될 수 있다. 예를 들어, 스페이서 소자들(161, 162)은 실리콘 나이트라이드로 구성될 수 있고, 라이너 물질(163 및 164)은 실리콘 다이옥사이드로 구성될 수 있다. 더욱이, 트랜지스터(150A, 150B)는 반도체 층(103)의 부분들에 형성될 수 있고, 드레인 및 소스 영역들(158)은 디바이스 요건에 따라 측면 도펀트 프로파일을 가지며, 여기서 측면 도펀트 프로파일은 스페이서 구조(160)의 구성과 그리고 드레인 및 소스 영역들(158)을 형성하는데 사용되는 각각의 프로세스 파라미터에 의해 실질적으로 결정될 수 있다. 즉, 스페이서 구조(160)는 전형적으로 수 개의 제조 단계로 형성될 수 있는데, 예를 들어, 먼저 오프셋 스페이서(미도시)를 제공함으로써 형성될 수 있고, 이 오프셋 스페이서는 얕은 PN 접합을 정의할 수 있는 드레인 및 소스 영역(158)의 제 1 부분의 요구된 측면 오프셋을 제공할 수 있다. 이후, 예를 들어, 스페이서 소자(161)는 잘 확립된 증착 및 이방성 에칭 기술에 근거하여 라이너(163)와 함께 형성될 수 있고, 이후 적절한 프로세스 파라미터, 예를 들어, 주입량 및 에너지에 근거하여 적절한 도펀트 종을 포함하기 위한 적절한 주입 프로세스가 행해지며, 여기서 주입 에너지는 깊이 분포를 결정하고, 스페이서 소자(161)의 폭은 실질적으로 도펀트 종의 측면 위치를 정의한다. 다음으로, 바깥쪽 스페이서 소자(162)가 증착 및 이방성 에칭 프로세스에 의해 라이너(164)와 함께 형성될 수 있고, 이후 드레인 및 소스 영역(158)의 부분을 정의하기 위해 도펀트 종을 포함하기 위한 후속 주입 시퀀스가 행해지며, 여기서, 최종 도펀트 프로파일은, 도펀트 종을 활성화시키고 주입으로 인한 손상을 또한 재결정화하기 위해, 어닐링 프로세스에 근거하여 조정될 수 있다.
예를 들어, 도 1f에 도시된 바와 같이, 앞선 주입 프로세스의 프로세스 파라미터 및 어닐링 싸이클(들)은 드레인 및 소스 영역(158)이 아래에 있는 매립된 절연 층(102)으로 실질적으로 연장할 수 있도록 조정될 수 있는데, 다른 경우에서는 임의의 다른 적절한 깊이가 조정될 수 있다. 이해해야만 하는 것으로, 드레인 및 소스 영역(158)의 형성은 추가적인 주입 프로세스, 예를 들어 할로 영역(미도시)을 형성하는 것과 같은 것을 포함할 수 있는데, 이것은 각각의 PN 접합에서의 요구된 도펀트 그래디언트(dopant gradient)가 획득되도록 드레인 및 소스 영역(158)을 정의하기 위해 사용되는 도펀트 종에 대해 역 전도도 타입의 도펀트 종의 통합을 포함할 수 있다. 유사하게, 사전 비결정질화 주입 프로세스가, 만약 적절한 것으로 고려된다면, 수행될 수 있다.
도 1g는 임의의 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타낸 것으로, 여기서 레지스트 마스크와 같은 에칭 마스크(111)가 제 1 트랜지스터(150A)는 덮고, 제 2 트랜지스터(150B)는 에칭 환경(110)에 노출되도록 제공될 수 있다. 에칭 환경(110)은 스페이서 구조(160)와 캡 층(154B)에 대해 반도체 층(103)의 선택적 제거를 가능하게 하는 에칭 화학에 근거하여 확립될 수 있다. 예를 들어, 이전에 캐버티(107)(도 1c)의 형성 동안 사용되었던 것과 실질적으로 동일한 프로세스 상태가 적용될 수 있지만, 이 경우, 도시된 실시예에서, 프로세스 파라미터는 스페이서 구조(160)의 부적절한 언더 에칭(under-etching)이 피해질 수 있도록 선택될 수 있다. 결과적으로, 드레인 및 소스 영역(158)의 PN 접합을 "단락(shorting)"시킴 없이 리세스(112)의 노출된 표면(112S) 상에 금속 실리사이드를 형성하기 위한 충분한 프로세스 마진을 제공하기 위해 드레인 및 소스 영역(158) 내에 신뢰가능하게 존재할 수는 측면 크기를 가질 수 있는 리세스(112)가 제공될 수 있다. 따라서, 리세스된 드레인 및 소스 구성이 제 2 트랜지스터(150B)에서 획득될 수 있고, 여기서 적어도 표면(112S)의 상당한 부분이 게이트 절연 층(152)에 의해 정의되는 높이 레벨과 비교하여 더 낮은 높이 레벨로 배치된다.
이러한 맥락에서, 위치 정보는 매립된 절연 층(102)과 반도체 층(103) 간의 계면과 같은 디바이스(100)의 명확한 표면에 대한 상대적인 위치로서 해석돼야하는데, 여기서 하나의 제 1 컴포넌트가 또 다른 제 2 컴포넌트와 비교될 때, 만약 제 1 컴포넌트와 기준 평면, 즉 앞서 특정된 계면 사이의 거리가 제 2 컴포넌트와 기준 평면의 거리와 비교하여 더 작다면, 제 1 컴포넌트는 제 2 컴포넌트보다 "더 낮은" 것이다. 이러한 의미에서, 게이트 절연 층(152)에 대응하는, 예를 들어, 층(152)과 채널 영역(153) 간의 계면에 대응하는 높이 레벨(H)은 표면(112S)에 대한 상한을 정의할 수 있다. 따라서, 표면(112S)은 드레인 및 소스 영역(158)의 경계를 정의할 수 있고, 적어도 이것의 상당한 부분은 게이트 절연 층(152)에 의해 정의되는 높이 레벨 아래에 위치하게 되고, 트랜지스터(150B)는 리세스된 드레인 및 소스 구성을 갖는 트랜지스터로서 고려될 수 있다. 반면, 제 1 트랜지스터(150A)는 반도체 합금(157)을 포함하는 그 드레인 및 소스 영역(158)이 높이 레벨(H)까지 실질적으로 연장할 수 있을 때 실질적으로 평평한 구성을 가질 수 있고, 그리고 융기된 드레인 및 소스 구성은, 반도체 합금(157)과 같은 드레인 및 소스 영역(158)의 적어도 부분들이 예를 들어 도 1g에 도시된 바와 같이 높이 레벨(H) 위로 연장할 수 있는 구조로서 이해될 수 있다.
에칭 프로세스(110)에 의해 리세스(112)를 형성한 이후, 레지스트 마스크(111)가 예를 들어 잘 확립된 플라즈마 지원 에칭 기술에 의해 제거될 수 있고, 이후 캡 층(154B)의 제거가 행해지며, 이는 임의의 적절한 선택적 에칭 프로세스에 근거하여 달성될 수 있다. 하나의 예시적 실시예에서, 에칭 화학은 게이트 전극(151)에 대해 캡 층(154B)을 선택적으로 제거하기 위해 사용될 수 있고, 아울러 스페이서 구조(160)를 에칭하여 그 폭을 감소시키기 위해 사용될 수 있다. 이 경우, 라이너(164)는 효과적인 에칭 정지 물질로서 동작할 수 있고, 그럼으로써 스페이서 구조(160)의 폭의 감소가 크게 제어될 수 있다. 일 실시예에서, 캡 층(154B)과 적어도 가장 바깥쪽 스페이서(162)는 유사한 에칭 동작을 가질 수 있고, 그럼으로써 이러한 컴포넌트의 효과적인 동시 제거가 가능해지며, 그럼에도 불구하고 높은 프로세스 균일도가 제공될 수 있다.
도 1h는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타낸 것으로, 여기서 캡 층(154B) 및 스페이서(162)의 제거 이후, 금속 실리사이드 물질(159)이 게이트 전극(151)의 노출된 부분과 드레인 및 소스 영역(158)에 형성될 수 있다. 예를 들어, 가장 바깥쪽 스페이서(162)를 제거함으로써, 스페이서 구조(160)의 폭이 감소하기 때문에, 드레인 및 소스 영역(158)은 수평 표면 부분(112H)을 포함할 수 있고, 또한 리세스된 표면 부분(112S)을 포함할 수 있는데, 이 부분은 실리콘 물질을 영역(159)의 높은 전도성 금속 실리사이드로 변환시키는데 이용가능할 수 있다. 마찬가지로, 제 1 트랜지스터(150A)에서, 실리콘 영역(159)은 채널 영역(153) 가까이 배치될 수 있고, 그 거리는 감소된 스페이서 구조(160)에 의해 실질적으로 결정된다. 앞서 설명된 바와 같이, 제 2 트랜지스터(150B)에서, 실질적으로 평평한 구성과 비교하여 증가된 표면 부분은 증진된 양의 금속 실리사이드를 제공할 수 있고, 그럼으로써 트랜지스터(150B)의 감소된 직렬 저항이 또한 제공될 수 있으며, 채널 영역(153)에 대한 감소된 오프셋은, 앞서 설명된 바와 같이, 추가적으로 디바이스 성능을 강화시킬 수 있다. 더욱이, 드레인 및 소스 영역(158)의 리세스된 구성은 트랜지스터(150B)의 채널 영역(153)에 금속 실리사이드(159)에 의해 야기된 일정량의 인장성 스트레인을 생성할 수 있고, 여기서 금속 실리사이드에 의해 야기된 각각의 스트레인은, 비리세스된 구성 혹은 평평히 융기된 드레인 및 소스 구성으로 인해, 트랜지스터(150A)에서 그다지 드러나지 않을 수 있다.
금속 실리사이드(159)는, 예를 들어 니켈, 백금, 코발트 등과 같은 내화 금속의 증착, 이후 비반응 금속의 제거와 함께 적절한 열처리를 포함하는 잘 확립된 프로세스 기술에 근거하여 형성될 수 있다.
도 1i는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타낸 것으로, 여기서 스트레인 유발 물질이 제 1 트랜지스터(150A)와 제 2 트랜지스터(150B) 위에 형성될 수 있다. 하나의 예시적 실시예에서, 스트레인 유발 물질이 트랜지스터(150A) 위에 형성된 제 1 스트레인 유발 층(120A)의 형태로 제공될 수 있고, 제 1 트랜지스터(150A)의 채널 영역(153)에서의 전하 캐리어 이동도를 증가시키기 위해 요구된 바에 따라 스트레인을 유발할 수 있다. 반면, 제 2 스트레인 유발 층(120B)이 제 2 트랜지스터(150B) 위에 형성될 수 있고, 그럼으로써 그 채널 영역(153)에 다른 타입의 스트레인이 유발될 수 있어 전하 캐리어 이동도가 증진될 수 있다. 하나의 예시적 실시예에서, 제 1 트랜지스터(150A)는 반도체 층(103)의 표준 결정학적 구성에 대한 정공 이동도를 증진시키기 위해 압축성 스트레인을 요구하는 P-채널 트랜지스터를 나타낼 수 있다. 마찬가지로, 제 2 트랜지스터(150B)는 N-채널 트랜지스터를 나타낼 수 있으며, 여기서 금속 실리사이드(159)의 인장성 스트레스 성분과 함께, 층(120B)의 인장성 스트레스 성분이 트랜지스터(150B)의 채널 영역(153)에서의 증진된 전자 이동도를 제공할 수 있다. 스트레인 유발 층(120A, 120B)은 실리콘 나이트라이드, 질소 함유 실리콘 카바이드, 실리콘 다이옥사이드 등과 같은 임의의 적절한 금속의 형태로 제공될 수 있다. 예를 들어, 앞서 설명된 바와 같이, 층(120A, 120B)은 요구된 내부 스트레스 레벨이 획득되도록 적절하게 선택된 프로세스 파라미터에 근거하여 증착된 실리콘 나이트라이드 물질의 형태로 제공될 수 있다. 또 다른 예시적 실시예에서, 층(120A, 120B)에 추가하여 혹은 대안적으로, 하나 이상의 유전체 물질 층이, 요구된 전체 트랜지스터 성능이 획득되도록, 요구된 내부 스트레스 레벨로 배치될 수 있다. 예를 들어, 트랜지스터(150B)의 리세스된 구성에 대해, 층(120B)의 물질은 스트레스를 크게 받은 상태로 리세스(112) 내에 배치될 수 있고, 그럼으로써 채널 영역(153)에 작용하는 증가된 측면 스트레스 성분이 획득될 수 있다. 더욱이, 앞서 스페이서 구조(160)의 폭의 감소로 인해, 높이 레벨(H)(도 1g) 위의 스트레스드 물질은, 스페이서 폭 감소가 없는 종래 방식과 비교하여 채널 영역에 더 가깝게 배치될 수 있다. 마찬가지로, 스트레인 유발 층(120A)의 물질은 트랜지스터(150A)의 채널 영역(153)에 가깝게 배치될 수 있고, 효과적인 스트레인 유발 매커니즘이 또한 반도체 합금(157)에 의해 유지될 수 있다. 추가적으로, 트랜지스터(150A)에서의 직렬 저항이 또한, 드레인 및 소스 영역(158)의 PN 접합에 대해 금속 실리사이드 영역(159)의 아주 가까운 근접으로 인해, 감소될 수 있다.
층(120A, 120B)과 같은 스트레인 유발 물질이 임의의 적절한 프로세스 기술에 근거하여 제공될 수 있다. 예를 들어, 층들(120A, 120B) 중 하나가, 가능하게는 에칭 정지 물질(미도시)과 함께, 형성될 수 있고, 그리고 다른 타입의 스트레인을 요구하는 트랜지스터들 중 하나로부터 후속적으로 제거될 수 있다. 이후, 층들(120A, 120B) 중 다른 하나가 증착될 수 있고, 불필요한 부분이, 예를 들어 트랜지스터들(150A, 150B) 중 다른 하나로부터 적절한 에칭 정지 혹은 에칭 표시자 물질에 근거하여, 선택적으로 제거될 수 있다. 이해해야만 하는 것으로, 추가적인 스트레인 유발 물질 혹은 실질적으로 스트레스가 중립인 물질이, 전체 프로세스 요건에 따라 부가될 수 있다. 더욱이, 추가적인 층간 유전체 물질이 예를 들어 실리콘 다이옥사이드의 형태로 증착될 수 있고, 그리고 콘택 개구가 후속적으로 층간 유전체 물질 및 스트레인 유발 물질, 예를 들어 층(120A, 120B)에 패터닝될 수 있다.
도 1j는 또 다른 예시적 실시예에 따른 반도체 디바이스(100)를 도식적으로 나타낸 것이고, 여기서 리세스(112)를 형성하기 위한 에칭 프로세스(110)가 수행될 수 있어 리세스(112)가 그 아래에 있는 매립된 절연 층(102)으로 실질적으로 연장할 수 있고, 그럼으로써 스트레스 전달 특성이 강화되고, 그리고 제 2 트랜지스터(150B)의 드레인 및 소스 영역(158)에서의 PN 접합의 기생 커패시턴스가 또한 감소된다. 이러한 목적을 위해, 프로세스 파라미터가 측벽 혹은 표면 부분(112S)이 획득되도록 조정될 수 있으며, 결과적으로 드레인 및 소스 영역(158)의 PN 접합과 매립된 절연 층(102)에서의 표면(112C) 간의 거리(112D)가 얻어지고, 이것은 또한 금속 실리사이드(159)를 형성하기 위한 후속 프로세스 동안 충분한 프로세스 마진을 제공한다. 즉, 거리(112D)는 매립된 절연 층(102) 부근에서의 드레인 및 소스 영역(158)의 단락이 실리사이드화 프로세스에 의해 이 영역에서의 실리콘 함유 물질의 소비 이후 신뢰가능하게 방지될 수 있도록 하는 그러한 것일 수 있다. 더욱이, 표면(112S)의 경사진 성질은 또한 드레인 및 소스 영역(158)에 대한 각각의 콘택 개구를 형성할 때 신뢰가능한 콘택 시나리오를 제공할 수 있고, 여기서 각각의 콘택 개구의 적어도 일부는 경사진 표면(112S)의 일부를 노출시킬 수 있다.
도 1k는 또 다른 예시적 실시예에 따른, 반도체 디바이스(100)를 도식적으로 나타낸 것으로, 여기서 에칭 프로세스(110) 이전에 스페이서 구조(160)의 폭은 리세스(112)의 성형 및 배치 관점에서 조정될 수 있다. 하나의 예시적 실시예에서, 스페이서 구조(160)는 후속 스페이서 소자(165)를 획득할 수 있고, 그럼으로써 리세스(112) 형성시(이후 금속 실리사이드(159)의 형성이 일어남), 특히 리세스(112)가 아래에 있는 매립된 절연 층(102)으로 연장하도록 형성돼야 할 때, 증가된 프로세스 마진이 제공될 수 있다.
결과적으로, 본 개시내용은 반도체 디바이스 및 제조 기술을 제공하는 것이고, 이 경우 스트레인 유발 매커니즘은 다른 트랜지스터의 평평한 혹은 융기된 드레인 및 소스 구성에 부정적 영향을 미침이 없이 리세스된 드레인 및 소스 구성에 근거하여 선택적으로 제공될 수 있고, 아울러 리세스된 그리고 비리세스된 트랜지스터들의 채널 영역에 대해 금속 실리사이드 물질의 감소된 거리를 제공할 수 있고, 스트레스를 크게 받은 유전체 물질을 제공할 수 있다. 결과적으로, 리세스된 그리고 비리세스된 트랜지스터의 성능은 강화될 수 있고, 그럼에도 불구하고 종래의 정교한 CMOS 기술과의 높은 호환도가 제공될 수 있다. 따라서, 리세스된 드레인 및 소스 구성이 예를 들어 N-채널 트랜지스터에 대해 제공될 수 있고, 그럼으로써 직렬 저항의 감소 및 증진된 스트레스 전달 효율이 제공될 수 있으며, 내포된 반도체 합금과 같은 효율적인 스트레인 유발 매커니즘이 P-채널 트랜지스터에서 사용될 수 있고, 스트레스드 유전체 물질의 형태로 다른 스트레인 유발 매커니즘의 효율 증진과 함께 감소된 직렬 저항이 또한 달성될 수 있다. 이러한 목적을 위해, 적절한 마스킹 방식이 일 타입의 트랜지스터의 선택적 리세스를 가능하게 하면서 다른 타입의 트랜지스터에 실질적으로 영향을 미침이 없이 수행될 수 있다.
앞서 개시된 특정 실시예들은 단지 예시적인 것인데, 왜냐하면 본 발명은 본 명세서의 가르침에 의해 혜택을 받는 종래 기술분야에서 숙련된 자들에게는 명백한 것으로서 다르지만 등가적인 방식으로 수정 및 실시될 수 있기 때문이다. 예를 들어, 앞서 설명된 프로세스 단계들은 다른 순서로 수행될 수 있다. 더욱이, 아래의 특허청구범위에서 설명된 바와 다른 그 어떤 한정사항도 본 명세서에서 제시된 구성 혹은 설계의 세부적 사항에 적용되도록 의도되지 않았다. 따라서, 명백한 것으로, 앞서 개시된 특정 실시예는 변경 혹은 수정될 수 있고, 그러나 이러한 모든 변형은 본 발명의 사상 및 범위 내에 있는 것으로 고려된다. 따라서, 본 명세서에서 구하고자 하는 보호범위는 아래의 특허청구범위에서 설명되는 바와 같다.

Claims (22)

  1. 반도체 디바이스(100)로서,
    기판(101) 위에 형성된 N-채널 트랜지스터(150B)와, 여기서 상기 N-채널 트랜지스터(150B)는 반도체 물질(103)에 위치하는 드레인 및 소스 영역(158)을 포함하고, 상기 드레인 및 소스 영역(158)은 상기 N-채널 트랜지스터(150B)의 게이트 절연 층(153)의 표면에 의해 정의되는 높이 레벨(112H)과 비교하여 더 낮은 높이 레벨(H)로 배치되는 리세스된 표면 부분(112S)을 가지며;
    상기 기판(101) 위에 형성되고 드레인 및 소스 영역(158)을 포함하는 P-채널 트랜지스터(150A)와, 여기서 상기 P-채널 트랜지스터(150A)의 드레인 및 소스 영역(158)은 반도체 합금(157)으로 구성된 스트레인 유발 부분을 포함하고;
    상기 N-채널 트랜지스터(150B) 위에 형성된 제 1 스트레인 유발 층(120B)과, 여기서 상기 제 1 스트레인 유발 층(120B)은 상기 N-채널 트랜지스터(150B)의 채널 영역(153)에 제 1 타입의 스트레인을 유발하고; 그리고
    상기 P-채널 트랜지스터(150A) 위에 형성된 제 2 스트레인 유발 층(120A)을 포함하여 구성되며,
    상기 제 2 스트레인 유발 층(120A)은 상기 P-채널 트랜지스터(150A)의 채널 영역(153)에 상기 제 1 타입의 스트레인과는 다른 제 2 타입의 스트레인을 유발하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 리세스된 표면 부분(112S)은 상기 N-채널 트랜지스터(150B)의 게이트 전극(151)의 측벽들 상에 형성되는 스페이서 구조(160)로부터 측면으로 오프셋(112D)되어 있는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서,
    상기 리세스된 표면 부분(112S) 상에 형성된 금속 실리사이드 물질(159)을 더 포함하며, 상기 금속 실리사이드 물질(159)은 상기 측면 오프셋(112D)을 따라 상기 측벽 스페이서 구조(160)로 연장하는 것을 특징으로 하는 반도체 디바이스.
  4. 제3항에 있어서,
    매립된 절연 층(102)이 상기 반도체 물질(103) 아래에 형성되고, 상기 제 1 스트레인 유발 층(120B)이 상기 N-채널 트랜지스터(150B)의 상기 드레인 및 소스 영역(158)에서 상기 반도체 물질(103)과 상기 금속 실리사이드 물질(159) 중 적어도 하나에 의해 상기 매립된 절연 층(102)으로부터 분리되는 것을 특징으로 하는 반도체 디바이스.
  5. 제4항에 있어서,
    상기 제 1 스트레인 유발 층(120B)이 상기 N-채널 트랜지스터(150B)의 상기 드레인 및 소스 영역(158)에서 상기 매립된 절연 층(102)과 콘택하는 것을 특징으로 하는 반도체 디바이스.
  6. 제1항에 있어서,
    상기 P-채널 트랜지스터(150A)의 상기 드레인 및 소스 영역(158)은 상기 P-채널 트랜지스터(150A)의 게이트 절연 층(152)에 의해 정의되는 높이 레벨(H)에 대해 비리세스된 드레인 및 소스 구성을 정의하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 트랜지스터(150A)의 게이트 전극(151)으로부터 측면으로 오프셋된 실리콘 함유 반도체 층(103)에서의 복수의 제 1 리세스들(107)에 반도체 합금(157)을 선택적으로 형성하는 단계와;
    상기 제 1 트랜지스터(150A)와 제 2 트랜지스터(150B)에 대한 드레인 및 소스 영역(158)을 형성하는 단계와;
    상기 제 1 트랜지스터(150A)와 그리고 상기 제 2 트랜지스터(150B)의 게이트 전극(151)을 마스킹하면서 상기 제 2 트랜지스터(150B)의 상기 드레인 및 소스 영역(158)에서의 상기 실리콘 함유 반도체 층(103)의 물질을 선택적으로 제거하는 단계와; 그리고
    상기 제 1 트랜지스터(150A) 위에 제 1 스트레인 유발 층(120A)을 형성하고, 상기 제 2 트랜지스터(150B) 위에 제 2 스트레인 유발 층(120B)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서,
    상기 제 1 및 제 2 트랜지스터(150A, 150B)의 상기 게이트 전극들(151)을 형성하여 상기 게이트 전극들(151)의 상부 표면 상에 캡 층(154A, 154B)을 제공하는 단계와, 그리고 상기 실리콘 함유 반도체 층(103)의 물질을 선택적으로 제거할 때 상기 제 2 트랜지스터(150B)의 상기 게이트 전극(151) 상에서의 상기 캡 층(154B)을 유지하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 제 1 및 제 2 트랜지스터(150A, 150B) 위에 에칭 정지 층(104)을 형성하는 단계와, 상기 에칭 정지 층(104) 위에 마스크 층(108)을 형성하는 단계와, 사기 제 2 트랜지스터(150B)를 마스킹하는 단계와, 그리고 상기 제 1 트랜지스터(150A)의 상기 게이트 전극(151)의 측벽들 상에 스페이서 소자(105A)를 형성하기 위한 에칭 프로세스(106)를 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    상기 제 1 트랜지스터(150A)의 상기 게이트 전극(151) 상의 상기 캡 층(154A) 및 상기 스페이서 소자(105A)를 에칭 마스크로서 사용하면서 에칭 시퀀스(106)를 수행하여 상기 제 1 리세스들(107)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 제 1 리세스들(107)에 상기 반도체 합금(157)을 선택적으로 형성하는 단계는, 상기 스페이서 소자(105A) 및 상기 캡 층(154A)을 상기 제 1 트랜지스터(150A)에 대한 성장 마스크로서 사용하고, 상기 마스크 층(108)을 상기 제 2 트랜지스터(150B)에 대한 성장 마스크로서 사용하면서 물질을 에피택셜 성장시키는 것을 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서,
    상기 에칭 정지 층(104)을 에칭 정지 물질로서 사용함으로써, 상기 제 1 트랜지스터(150A)의 상기 게이트 전극(151) 상의 상기 캡 층(154A) 및 상기 스페이서 소자(105A)의 바깥쪽 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서,
    상기 제 2 트랜지스터(150B)의 상기 게이트 전극(151) 상에 형성된 상기 캡 층(154B)이 노출되도록 상기 에칭 정지 층(104)을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제7항에 있어서,
    상기 드레인 및 소스 영역(158)을 형성하는 단계는, 상기 제 1 및 제 2 트랜지스터(150A, 150B)의 상기 게이트 전극들(151)의 측벽들 상에 측벽 스페이서 구조(160)를 형성하는 것과, 그리고 상기 제 1 및 제 2 트랜지스터(150A, 150B)의 상기 드레인 및 소스 영역(158)의 측면 도펀트 프로파일을 조정하기 위해 주입 마스크로서 상기 측벽 스페이서 구조(160)를 사용하는 것을 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서,
    제 2 리세스들(112)을 형성하기 위해 상기 실리콘 함유 반도체 층(103)의 물질을 선택적으로 제거한 이후 상기 측벽 스페이서 구조(160)의 폭을 감소시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서,
    상기 측벽 스페이서 구조(160)의 상기 폭을 감소시킴으로써 노출된 상기 실리콘 함유 반도체 층(103)의 일부 및 상기 제 2 리세스들(112)에 금속 실리사이드(159)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제7항에 있어서,
    상기 실리콘 함유 반도체 층(103)의 물질은 매립된 절연 층(102)의 일부가 노출될 때까지 제거되는 것을 특징으로 하는 방법.
  18. 제 1 트랜지스터(150A)의 드레인 및 소스 영역(158)을 반도체 층(103)에 제 1 게이트 전극(151)에 인접하여 형성하는 단계와, 여기서 상기 제 1 게이트 전극의 측벽 상에는 제 1 스페이서 구조(160)가 형성되며;
    제 2 트랜지스터(150B)의 드레인 및 소스 영역(158)을 제 2 게이트 전극(151)에 인접하여 형성하는 단계와, 여기서 상기 제 2 게이트 전극의 측벽 상에는 제 2 스페이서 구조(160)가 형성되고;
    상기 제 1 트랜지스터(150A)를 마스킹하고, 상기 제 2 게이트 전극(151) 상에 형성된 캡 층(154B) 및 상기 제 2 스페이서 구조(160)를 에칭 마스크로서 사용하면서 상기 제 2 트랜지스터(150B)의 드레인 및 소스 영역(158)에 리세스들(112)을 형성하는 단계와;
    상기 제 2 스페이서 구조(160)의 폭을 감소시키는 단계와; 그리고
    상기 제 1 및 제 2 트랜지스터(150A, 150B) 위에 스트레인 유발 물질(120A, 120B)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서,
    감소된 폭의 상기 스페이서 구조(160)를 마스크로서 사용하여 상기 제 1 및 제 2 트랜지스터(150A, 150B)에 금속 실리사이드(159)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제18항에 있어서,
    상기 드레인 및 소스 영역(158)을 형성한 이후 상기 리세스들(112)의 오프셋(112D)을 조정하기 위해 상기 스페이서 구조(160)의 폭을 조정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서,
    상기 폭을 조정하는 단계는 상기 리세스들(112)을 형성하기 전에 상기 폭을 증가시키는 것을 포함하는 것을 특징으로 하는 방법.
  22. 제18항에 있어서,
    상기 제 1 게이트 전극 구조(151)에 인접하여 캐버티들(107)을 형성하는 단계와, 그리고 상기 제 1 트랜지스터(150A)의 상기 드레인 및 소스 영역(158)을 완성하기 전에 상기 캐버티들(107)을 반도체 합금(157)으로 채우는 단계를 더 포함하는 것을 특징으로 하는 방법.
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