TWI446455B - 在半導體裝置中藉由使用在雙應力襯層上方之額外層而獲得之ｎ通道電晶體之增進的電晶體效能 - Google Patents

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Description

在半導體裝置中藉由使用在雙應力襯層上方之額外層而獲得之N通道電晶體之增進的電晶體效能
本發明大體上係關於積體電路之領域，且尤係關於根據電晶體上方所形成之受應力的介電層之場效電晶體製造，例如用於在不同電晶體類型之通道區域中產生不同類型之應變(strain)之受應力的接觸蝕刻停止層(contact etch stop layer)。
積體電路通常包括按照特定的電路佈局(circuit layout)而位於給定的晶片(chip)面積上之大量的電路元件，其中，於複雜電路中，場效電晶體代表一個主要的電路元件。一般而言，目前實施的有複數種製程技術，其中，就基於場效電晶體之複雜電路而言，例如微處理器、儲存晶片等等，互補金氧半導體(Complementary Metal Oxide Semiconductor, CMOS)技術由於在操作速度及/或功率消耗及/或成本效益方面的優秀特性，而為最有前景的方法之一。於使用CMOS技術製造複雜積體電路期間，數百萬個互補電晶體，即N通道電晶體或P通道電晶體，係形成於包含結晶半導體層(crystalline semiconductor layer)之基板上。不論是N通道電晶體還是P通道電晶體，場效電晶體包括所謂的PN接面(junction)，該PN接面係藉由高度摻雜之汲極和源極區域於該汲極區域及該源極區域之間帶有逆或弱摻雜(inversely or weakly doped)之通道區域之介面而形成。
通道區域之導電率，即導電通道之驅動電流能力，係由形成於通道區域上方且藉由薄絕緣層與該通道區域分隔之閘極電極所控制。在因為將適當的控制電壓施加至閘極電極而形成之導電通道之後，該通道區域之導電率則仰賴摻雜物濃度(dopant concentration)、多數電荷載子的移動率(mobility)、以及對於該通道區域朝電晶體寬度方向的給定延伸而言介於源極及汲極區域之間的距離(亦稱為通道長度)來決定。因此，結合能在將控制電壓施加至閘極電極後而於絕緣層下方迅速產生導電通道的能力，通道區域之導電率實質上決定MOS電晶體之效能。因此，通道長度的縮減，以及隨之相關的通道電阻率(channel resistivity)的減少，已成為用於完成增加積體電路操作速度之主要設計準則(dominate design criteria)。
然而，電晶體尺寸(dimension)的縮小涵蓋了複數個與其相關的問題，這些問題必須解決以免過度抵消掉不斷減少MOS電晶體之通道長度所獲得的優點。與減少閘極長度有關的一個問題係所謂的短通道效應(short channel effect)的發生，此效應能夠造成通道導電率之可控制性降低。可藉由某些設計技術來抵銷短通道效應，然而，其中某些技術可能會伴隨有通道導電率的減少，因而部分地抵消掉縮減臨界尺寸(critical dimension)所獲得的優點。
有鑑於此，已提出藉由減少電晶體尺寸，以及藉由增加給定通道長度之通道區域中的電荷載子移動率，而增進電晶體元件之裝置效能，藉此增加驅動電流能力並因此增 加電晶體效能。舉例而言，能夠修改通道區域中之晶格結構(lattice structure)，例如藉由於其中產生拉伸或壓縮應變(tensile or compressive strain)，而分別造成電子及電洞之移動率的修改。舉例而言，於具有標準結晶組構(standard crystallographic configuration)之矽層之通道區域中產生拉伸應變，能夠增加電子的移動率，然後能直接轉變為對應增加的N型電晶體導電率。另一方面，於通道區域中之壓縮應變能夠增加電洞的移動率，因而提供增進P型電晶體之效能的可能性。
於此實施態樣中之一個有效的方法係一種技術，該技術能夠藉由調整形成於基本電晶體結構上方之介電層堆疊之應力特性，而於不同電晶體元件之通道區域內產生所需的應力情況。介電層堆疊通常包括介電層，該介電層能位於接近該電晶體，亦能用於控制個別的蝕刻製程，以求形成對閘極及汲極及源極端點之接觸開口。因此，於通道區域中機械應力之有效控制，即有效應力工程(effective stress engineering)，能夠藉由各自謂整於個別電晶體之此層之內部應力來完成，該層亦能稱為接觸蝕刻停止層，並藉由將具有內部壓縮應力之接觸蝕刻停止層定位在P型電晶體上方以及將具有內部拉伸應力之接觸蝕刻停止層定位在N型電晶體上方，從而於個別的通道區域中分別產生壓縮及拉伸應變。
通常，接觸蝕刻停止層係藉由電漿加強化學氣相沉積製程(plasma enhanced chemical vapor deposition, PECVD) 而形成於電晶體上方，即於閘極結構及汲極與源極區域上方，其中例如由於氮化矽相對於二氧化矽(為廣為接受之層間介電材料)之高蝕刻選擇性(etch selectivity)而可使用氮化矽。再者，PECVD氮化矽可沉積有高本質應力(intrinsic stress)，例如高達二十億帕斯卡(2 Giga Pascal, 2 GPa)或明顯更高之壓縮應力，以及高達1 GPa或明顯更高之拉伸應力，其中能夠藉由選擇適當的沉積參數而有效地調整本質應力之類型及大小。舉例而言，離子撞擊(ion bombardment)、沉積壓力(deposition pressure)、基板溫度、氣體流率等等代表能夠用於獲得所需的本質應力之個別的參數。
於形成兩種類型之受應力的層期間，當使用65nm技術及甚至更進階的方法來逐漸縮小裝置尺寸時，由於所涵蓋的沉積製程之有限的共形沉積能力(conformal deposition capability)可能於後續用於圖案化受應力的層與形成接觸開口之製程步驟期間導致個別的製程不均勻性，傳統技術可能會有效率降低的問題，如以下將參照第1a至1c圖而詳加解說者。
第1a圖為圖示說明於特定製造階段中之半導體裝置100於第一裝置面積120A及第二裝置面積120B上方形成應力誘發層(stress-inducing layer)之剖面圖。若考慮絕緣體上覆矽(silicon-on-insulator, SOI)之組構，通常代表個別的電晶體元件之第一及第二裝置面積120A, 120B能形成於包括半導體層102(如矽基底層(silicon-based layer))之基板 101上方，其中該半導體層102能夠藉由適當的埋置絕緣層(buried insulating layer)而與基板101分隔。於所示的範例中，按照所考慮之技術之設計規則，第一及第二裝置面積120A, 120B能包括複數個帶有側向距離之電晶體元件。於第一及第二裝置面積120A, 120B中之電晶體能包括形成於個別的閘極絕緣層(gate insulation layer)123上之閘極電極(gate electrode)121，該閘極絕緣層123使閘極電極121與對應之通道區域124分隔，該通道區域124側向地位於個別的汲極/源極區域125之間。另外，能夠於閘極電極121之側壁上形成側壁間隔件(sidewall spacer)結構122。通常，能於汲極及源極區域125及閘極電極121中設置金屬矽化物區域(未圖示)，以便增進這些面積的導電率。半導體裝置100能表示為進階的裝置，其中如閘極長度(即第1a圖中閘極電極121之水平延伸量)之臨界尺寸能夠大約為50nm或明顯更小。因此，個別的電晶體元件間的距離(即於緊密間隔的電晶體元件之相鄰側壁間隔件結構122之間的側向距離)能夠大約為100nm或甚至更小，其中，視裝置組構而定，於稠密的裝置面積中，能夠設置複數個緊密間隔的電路元件。
應了解到，倘若需要的話，能夠藉由適當的隔離結構(未圖示)分隔第一及第二裝置區域120A, 120B。另外，於第1a圖中之製造階段中，包括高本質應力之氮化矽層130能夠形成於第一及第二裝置區域120A, 120B上方，接著形成由二氧化矽組成之蝕刻指標層(etch indicator layer) 131。應了解到，倘若需要的話，能夠在氮化矽層130與第一及第二裝置區域120A, 120B中之個別的電晶體元件之間，提供如具有適當厚度及密度之二氧化矽層之蝕刻停止層。
顯然於第1a圖中，由於相鄰電晶體元件之間的間隔縮減，氮化矽層130能定義個別的表面形貌(surface topography)，其中，因電晶體元件間的間隔能為約氮化矽層130之層厚度的兩倍，故錐狀凹陷(tapered recess)(亦稱為接縫(seam)132)可能形成於緊密間隔的電晶體元件之間，其中結合有限的共形填補行為(conformal fill behavior)，甚至可能造成如空隙132A等等之對應的缺陷。而且，由於接縫132處顯著的表面形貌，二氧化矽層131能因相較於其他面積之局部不同的沉積情況，而於此面積處具有明顯增加的厚度，而可能於後續圖案化該層130期間進一步促成蝕刻不均勻性(etch non-uniformity)。
再者，於此製造階段中，半導體裝置100能包括暴露第一裝置區域120A同時覆蓋第二裝置區域120B之抗蝕遮罩(resist mask)103。於此範例中，可假設能適當選擇氮化矽層130之本質應力，以便於增進第二裝置區域120B中之電晶體效能。
用於形成如第1a圖所示之半導體裝置100之典型的製程流程可包括下列製程。根據包含進階的光微影術(photolithography)、沉積、氧化及蝕刻技術之廣為接受的製程技術，能形成並圖案化閘極電極121及閘極絕緣層 123。此後，能夠根據廣為接受的沉積、非等向性蝕刻製程(anisotropic etch process)及植入順序(implantation sequence)結合側壁間隔件結構122而形成汲極及源極區域125，以建立所需的垂直及側向的摻雜分布(dopant profile)。之後倘若需要，能根據廣為接受的技術形成個別的矽化物區域。接著倘若需要，能形成對應的二氧化矽蝕刻停止層，之後再沉積氮化矽層130。於沉積氮化矽材料期間，個別的製程參數，例如於沉積期間之載子氣體(carrier gas)及反應氣體(reactive gas)的組成、基板溫度、沉積壓力、以及(特別是)離子撞擊，可能明顯影響關於下方材料在沉積材料時最終所得到的本質應力。因此，藉由選擇適當的參數值，能夠產生高本質應力，例如高達2 GPa以及甚至更高的壓縮應力或是高達1 GPa或甚至明顯更高的拉伸應力，以增進於第一裝置區域120A中之電晶體之效能。因超過特定層厚度時氮化矽沉積製程之較不顯著的共形性(conformality)，以及對於增加的長寬比(aspect ratio)，如於所示的稠密封裝裝置面積中可能發生於由以適度閘極高度尺寸之相鄰電晶體元件間之縮小的距離所造成之高程度縮小尺寸的裝置中，能於緊密間隔的電晶體元件之間朝側向生長方向合併氮化矽材料，從而形成個別的接縫132，或是能形成個別的突出物(overhang)，從而造成空隙132A。因此，於後續二氧化矽層131的沉積中，於接縫132處之局部沉積情況可能造成層厚度的不均勻，因而產生局部且明顯增進的二氧化矽厚度，該厚度甚至相當於高 達遠離接縫132處之面積之厚度的三至四倍。另一方面，該空隙132A可能於稍後的階段中實施的接觸蝕刻製程中，引起個別的蝕刻不均勻性。
於沉積二氧化矽層131之後，能根據廣為接受的光微影技術形成抗蝕遮罩103。接著，能實施適當設計的蝕刻製程，以便從第一裝置區域120A移除層130及131之一部分。於對應之蝕刻製程期間，能先移除層131之二氧化矽材料，之後進行選擇性蝕刻製程以移除氮化矽層130之材料，其中，倘若需要，能根據蝕刻停止層來控制該對應之蝕刻製程。由於在接縫132處之二氧化矽層131之明顯增加之層厚度，當移除層131時，在蝕刻製程期間可能無法將材料完全移除，因而在用於移除氮化矽層130之暴露部分之後續蝕刻製程期間會明顯阻擋選擇性蝕刻之化學作用。
因此，個別的材料殘餘物可能殘留於第一裝置區域120A之電晶體之間，如此可能導致於進一步的處理期間個別的不均勻性，例如在沉積設計成增進於第一裝置區域120A中電晶體之電晶體效能之高本質應力之另外的介電層期間。
第1b圖為圖示說明於進一步的進階製造階段中之半導體裝置100。如圖所示，第二介電層140能形成於第一及第二裝置區域120A, 120B上方，該第一及第二裝置區域120A, 120B係帶有亦稱為132之對應的材料殘餘物，且該殘餘物係由層131及130之材料構成，然而個別的缺陷， 亦即空隙132A，仍可能存在於第二裝置區域120B中。因此，由於材料殘餘物132能由不同材料組成，且相較於周圍如先前所解釋之層140之材料可能具有不同類型的本質應力，個別的應力轉換機制(stress transfer mechanism)可能惡化，此外，殘餘物同時可能於後續用於形成個別的接觸開口之圖案化順序中提供個別的蝕刻不均勻性。同樣地，於後續處理期間，於第二裝置區域120B中之空隙132A亦可能造成降低的應力轉換機制，連帶降低蝕刻均勻性。再者，顯示於第1b圖中之製造階段時，於用於移除於第二裝置區域120B中之層140之暴露部分之對應的蝕刻製程105期間，設置對應的抗蝕遮罩104以保護介電層140。
關於第二介電層140之形成，係實質上應用如先前所解釋關於層130之相同的準則。因此，於沉積層140期間，能以適當的方式調整個別的製程參數，以便能獲得所需的高本質應力。於複雜應用中，即於特徵尺寸約為50nm及更小之半導體裝置中，因為結合於沉積層130期間所產生之表面形貌，實質上完全移除層140之暴露部分可能視對於給定裝置幾何之後續沉積之沉積能力而定，故用於形成層140之沉積製程之填空能力(fill gap capability)亦能於蝕刻製程105期間扮演重要角色。因此，層140之厚度可能必須在特定限制之內，以求實質上完全移除第二裝置區域120B之層140，而不過度影響整體應力轉換機制。因此，對於層140之沉積而言，可能需要個別的高度共形性，以求藉由製程105有效移除層140之暴露部分，其中能根據 蝕刻指標131控制該製程105，從而需要適度均勻的層厚度，以實質上完全移除層140之材料，而無需過度移除層130之材料。
第1c圖為圖示說明於進一步的進階製造階段中之裝置100，其中如由二氧化矽構成之對應的層間介電材料150係能形成於第一及第二介電層130, 140上方。能根據如基於TEOS等等之次大氣(sub-atmospheric)沉積製程之廣為接受的技術形成介電材料150，之後倘若需要的話可進行個別的平坦化製程。其後能形成個別的接觸開口151，於一些如於稠密RAM區域中之範例中，該接觸開口151能連接至位於緊密間隔的電晶體間之面積之裝置層。因此，對應的不規則132, 132A亦可能影響對應的製程，從而造成較不可靠的接觸或甚至整體接觸失效。
結果，在進一步縮小裝置尺寸後，用於高本質應力之介電材料之沉積製程之個別限制可能需要減少層厚度，以符合於進階裝置幾何中遇到之增加的長寬比。然而，於此範例中，亦可明顯減少由受應力的介電材料誘發之個別的應變，從而亦減少電晶體效能。因此，儘管裝置尺寸持續減少，重要的設計準則在於增進於邏輯面積中之電晶體操作速度，從而需要上述採用關於材料減少之雙應力襯層方法，以符合相鄰裝置之間減少的間距。
本發明係針對能夠避免或至少減少一個或多個上述課題之影響的各種方法及裝置。
下列提出本發明簡化的概要，以提供本發明一些實施態樣之基本的理解。本概要並非本發明徹底的概要。其並非有意於識別本發明重要或關鍵的元件，或是描繪本發明之範疇。其唯一的目的係在於以簡化的形式表示一些概念來作為稍後討論之更詳細的說明的序言。
大體而言，本發明藉由提供用於增加N通道電晶體之速度的應力襯層方法來解決於高度縮小尺寸之半導體裝置中應變誘發機制之減少的效益之問題，從而亦增進邏輯CMOS裝置之整體速度。為此目標，於個別的電晶體裝置上方形成受不同應力的介電層之圖案化順序，係設計成符合縮減的裝置尺寸，而同時增進N通道電晶體之電晶體效能。亦即，能根據製程參數實施用於設置二層受不同應力的介電層之圖案化順序，該製程參數係能夠高度有效沉積這兩種介電材料，其中，於移除該些層之不想要的部分後，相較於先前所形成的蝕刻停止材料具有明顯減少的內部應力等級之至少另外一層介電材料蝕刻停止層能在對應的製程裕度(process margin)內形成，從而於進一步的製程期間減少任何圖案化誘發的不均勻性，同時明顯增進N型電晶體之應變誘發機構。因此，一旦建立用於受不同應力的介電層之適當圖案化方案(patterning regime)，個別的製程順序能迅速適應於任何進一步縮小尺寸之裝置。
於此揭露的一個例示方法包括於第一電晶體上方形成第一應力誘發層，該第一電晶體係形成於基板上方，其中該第一應力誘發層產生第一類型應力。該方法復包括於 第二電晶體上方形成第二應力誘發層，其中該第二應力誘發層產生不同於該第一類型應力之第二類型應力。再者，於該第一及第二電晶體上方形成第三介電層，其中該第三介電層於該第一電晶體上方所具有之內部應力等級係小於該第一及第二應力誘發層之內部應力等級。此外，層間介電材料係形成於該第一及第二電晶體上方，以及連接至該第一及第二電晶體之接觸開口係藉由使用第一及第二應力誘發層以及第三介電層作為蝕刻停止層而形成。
於此揭露的另一個例示方法包括於P通道電晶體上方形成第一介電層，其中該第一介電層係於P通道電晶體之通道區域中誘發壓縮應變。該方法復包括於N通道電晶體上方形成第二介電層，其中該第二介電層係於N通道電晶體之通道區域中誘發拉伸應變。再者，該方法包括於該P通道電晶體及該N通道電晶體上方形成第三介電層，其中該第三介電層所具有之內部應力等級係小於該第一及第二介電層之內部應力等級。此外，層間介電材料係沉積於該第三介電層上方。
於此揭露的一個例示半導體裝置包括形成於第一電晶體上方之第一介電層，其中該第一介電層產生第一類型應力。該裝置復包括形成於第二電晶體上方之第二介電層，其中該第二介電層誘發不同於該第一類型應力之第二類型應力。再者，該半導體裝置復包括於形成該第一及第二介電層上之第三介電層，其中該第三介電層所具有之內部應力等級係小於該第一及第二介電層之內部應力等級。 該半導體裝置復包括形成於該第三介電層上方之層間介電材料，其中該層間介電材料之厚度係大於該第一及第三介電層之結合厚度。
以下描述本發明之各種例示具體實施例。為求簡潔，於此說明書中並未描述所有實際實作之特徵。當然，應了解到，任何此種實際之具體實施例之開發，必須作出許多實作特定(implementation-specific)的決策以達到開發者的特定目標，例如隨著實作不同而變化之符合系統相關及與商業相關之限制條件(constraint)者。此外，將了解到，此種開發工作可能是複雜且耗時的，但對受惠於此揭露內容之熟習該技藝者而言仍將是例行工作。
現將參照附圖描述本發明。各種結構、系統及裝置係僅為了說明之目的而描繪於圖式中，以便不會讓熟習此項技術者已熟知之細節模糊了本發明內容。不過，還是包含附圖來說明與解釋本揭示之例示範例。應以熟悉該項技藝者所認定之意義來了解和解釋本文中的字彙與詞。本文前後一致使用的術語以及詞彙並無暗示特別的定義，特別定義係指與熟悉該項技藝者認知之普通慣用的定義所不同之定義。如果一個術語或詞彙具有特別定義，亦即非為熟悉該項技藝者所了解之義意時，本說明書將會直接且明確的提供其定義。
一般而言，本發明係有關於用於在裝置區域上方形成應力誘發層之增進的製程技術，該裝置區域能根據帶有增 進縮小尺寸能力之雙應力襯層方法而包含稠密間隔的電晶體元件。雙應力襯層方法可被理解為以下順序：沉積第一類型本質應力之第一應力誘發材料、圖案化該第一材料以從不想要的裝置面積將其移除、沉積第二類型應力之第二應力誘發材料以及移除於該第一材料上方之該第二材料。按照於此揭露之實施態樣，藉由於先前形成之受應力的襯層上方形成額外介電材料(於例示具體實施例中由氮化矽構成)以延伸雙應力襯層順序，將沉積製程(可能結合用於形成高度受應力的介電材料之後續圖案化方案)之能力列入考量，以求於圖案化順序期間及於用以形成個別接觸結構之後續製程步驟期間明顯減少任何不均勻性，其中該額外介電層相較於受應力的襯層具有較低的內部應力等級，從而形成用以封入該受應力的襯層之有效的「緩衝」層。已發現到額外介電層(能由與受應力的襯層相同或相似材料成分組成)之設置會造成N通道電晶體之明顯的增益效能(gain performance)，同時實質上不影響P通道電晶體。因此，根據製程參數能有效形成受應力的襯層，以符合用於高度縮小裝置尺寸之應力及裝置需求，亦即，在用以形成受應力的襯層之沉積製程之填空能力時，能設置受高應力的材料之共形層(conform layer)，而減少的應力等級或連同實質中性(neutral)的應力行為之額外層則造成於N通道電晶體中之拉伸應力之有效應力轉換。於一些實施態樣中，額外介電層能選擇性設置於包含如CPU核心等等之邏輯電路之電路面積中，以求增進其中之拉伸應變，同時於 其他如RAM(隨機存取記憶體)面積之面積中，倘若需要的話，能以適度高的壓縮應力設置該額外介電層。該額外介電層因此允許以增進的均勻度形成實際應力襯層，從而亦增進於對應的層間介電材料中後續接觸開口之圖案化之均勻度，其中該應力襯層及該額外介電層能作用為蝕刻停止件(etch stop)。於一些例示具體實施例中，能於沉積該額外介電層之前形成額外襯層，其中能使用襯層以增進對包括應力襯層及介電層之介電堆疊產生開口之蝕刻製程之控制，其中額外襯層能實質上不影響額外介電層之緩衝效果。
於其他例示具體實施例中，額外受應力的介電材料能設置成有效的緩衝材料，而同時於蝕刻製程期間提供不同的光學響應，該蝕刻製程係用以蝕刻穿透由應力襯層及額外介電層所組成之介電層堆疊，從而當於上覆的(overlying)層間介電材料中形成接觸開口時，提供高蝕刻停止能力，且當蝕刻穿透額外介電層時亦造成增進的蝕刻可控制性。
第2a圖為圖示說明半導體裝置200之剖面圖。該裝置係包括第一裝置區域220A及第二裝置區域220B，能於其基本裝置架構中對應具有形成於其中之一個或多個電晶體元件之主動區域。因此，倘若適當的話，裝置區域220A, 220B亦能稱為電晶體220A, 220B，其中應了解到區域220A, 220B之每一區域亦能包括複數個電晶體元件，該些電晶體元件可由或可不由隔離結構(未圖示)形成邊界。電晶體220A, 220B能位於基板201上方，該基板201能表示任何如半導體基體基板(semiconductor bulk substrate)之適 當的承載材料(carrier material)，例如基於矽或已有實質上結晶的半導體層202形成於其上之絕緣材料，從而形成個別的SOI組構。於一個例示具體實施例中，電晶體220A, 220B能表示為如CPU核心之邏輯電路之電路元件。應了解到，半導體裝置200能包括其他裝置區域，該些裝置區域能包含形成如靜態RAM面積之記憶體面積之個別的電晶體元件，於其中該個別的電晶體相較於電晶體220A, 220B可能需要不同的應力情況。再者，能根據如基體組構(bulk configuration)或SOI架構之不同架構而形成半導體裝置200之各種裝置區域。
電晶體元件220A, 220B能每個皆包括於閘極絕緣層223上之閘極電極221，該閘極絕緣層223係分隔該閘極電極221與對應的通道區域224，該通道區域224係依序在側面相接有個別的汲極及源極225。於第2a圖所示之具體實施例中，個別的電晶體元件能視裝置需求而定，進一步包括多少有些複雜的側壁間隔件結構222。再者，受高應力的介電層或具有高內部壓縮應力之應力襯層230係能形成於電晶體220B上方，其中假設電晶體220B為P通道電晶體。應了解到，高壓縮內部應力係理解成層230作用於下方材料以造成電晶體220B之通道區域224中之壓縮應變。典型的應力等級能約為2 GPa及更高。同樣地，當電晶體220A表示N通道電晶體時，如約為1GPa及更高之高內部拉伸應力之介電層240，能形成於該第一及第二電晶體220A, 220B上方。因此，層240能於電晶體220A之 通道區域224中誘發拉伸應變。於一個例示具體實施例中，層230能由氮化矽、含碳氮化矽、碳化矽、二氧化矽等等具有能產生3 GPa及甚至更高之高壓縮應力之材料所構成，然而層240則能由氮化矽等等具有產生約1 GPa及更高之高拉伸應力之材料所構成。
能根據如參照裝置100所描述之相似製程形成裝置200。亦即，能根據廣為接受的技術形成電晶體220A, 220B，之後進行適當的雙應力襯層方法，於該方法中如先前所述根據符合所需應力情況及關於裝置組構(即臨界尺寸)的製程參數而沉積層230。其後，能藉由蝕刻技術從電晶體220A上方移除層230之一部分，於其中根據能於沉積層230之前形成之蝕刻停止襯層(未圖示)而能完成該蝕刻技術之控制。於其他範例中，能省略蝕刻停止襯層。其後，能根據選擇適當的參數而沉積層240，其中能於沉積層240之前形成蝕刻指標層(未圖示)。應了解到，於其他範例中，能先形成層240，其後能沉積之後必須於後續蝕刻製程205期間移除之層230。
接著，裝置200能暴露於蝕刻環境205中，以求根據對應的抗蝕遮罩204移除於第二電晶體220B上方之層240。由於以高度均勻性形成層230, 240之製程參數之適當選擇，故能實質上完全移除層240之暴露部分而不會實質負面影響層230。舉例而言，如參照第1a至1c圖所描述之範例，能根據適當蝕刻指標材料而實施蝕刻製程205，而於其他範例中，能省略對應的蝕刻指標層，且能根 據其他如蝕刻時間等等之製程參數來控制該蝕刻製程205。於一些例示具體實施例中，層230能於其中併入明顯的碳量，以表示矽/氮/碳層，該層亦能設有內部壓縮應力等級，而另外於蝕刻製程205期間設置能辨認的端點偵測訊號(endpoint detection signal)，而無需設置蝕刻指標材料或提供減少蝕刻指標材料量之可能性，從而亦促成增加的製程均勻性。其後，能移除抗蝕遮罩204，從而獲得處於第一裝置區域220A具有層240且於第二裝置區域220B具有層230之狀態中之裝置200。
第2b圖為圖示說明帶有額外介電層260之半導體裝置200，該額外介電層260係形成於第一及第二電晶體220A, 220B上方，其中該額外介電層260具有相較於層230, 240較低的內部應力等級。亦即，額外層260能作用在相較於層230, 240會形成有明顯減少的拉伸或壓縮應力之材料上，層230, 240則以高壓縮及拉伸應力作用於下方材料上。於一個例示具體實施例中，額外層能具有實質中性的應力等級，亦即，層260能實質上不將應力轉換至層230, 240中。於一個例示具體實施例中，層260能形成於層230, 240上，即層260能直接沉積於層230, 240上而無需設置具有相較於層260不同之成分之另外的材料。於其他範例中，另外的襯層(未圖示)能設置於層230, 240及額外層260之間，以求增進於稍後製造階段中用以蝕刻穿透層230, 240及260之蝕刻製程之可控制性。於此範例中，另外的襯層能具有相對於層260之材料不同的材料成分，以提供 高蝕刻選擇性。
於一些例示具體實施例中，具有低或中性應力等級之額外層260能由如氮化矽之高機械完整性之材料而構成，只要達到減少的或中性應力等級，便能根據任何適當的配方而形成。術語氮化矽係包含任何含矽及氮層之成分，於層中該些成分之化合內容表示約整體材料之80原子百分比。於其他範例中，層260能以含矽及碳層之形式來設置，而於一些範例中，亦包括明顯部分的氮。
當需要實質共形的沉積行為時，額外層260之厚度範圍能從約100nm至幾個nm。然而，能以較厚的厚度來設置材料。於此範例中，能設置如先前描述之另外的蝕刻停止襯層，以增進包括層230, 240及260之整體堆疊之蝕刻行為。
已發現到，雖然層之實際內部應力等級相對於層230係較低或實質上中性，但藉由設置額外層260，能夠增加電晶體220A(即N通道電晶體)之整體效能。在非有意將本發明之揭露內容限制於下列解釋的條件下，假設層260作用成促進於N通道電晶體中之整體應力轉換之有效緩衝層，於該N通道電晶體中，層230相較於壓縮層240通常具有較低的內部應力等級。
第2c圖為圖示說明按照另一例示具體實施例之半導體裝置200。於此，裝置200係暴露於處理215，用以對額外層260或至少其表面部分進行改質(modify)。舉例而言，處理215能包括於此製造階段中與裝置200相容之高溫的 熱處理，例如於氧化環境中。熱處理能造成增進的表面層之形成，例如藉由將氧併入氮化矽材料中，而能減少與於用以形成層間介電材料之稍後階段中所實施之後續沉積製程之交互作用。再者，被改質之表面部分亦能將增進的機械及化學抗性施加於額外層260。於其他範例中，能於處理215期間藉由電漿協助製程(plasma assisted process)來合併一個或多個如氧、碳等等之適當的物種(species)而達到表面改質(surface modification)。於其他例示具體實施例中，處理215能包括用於改變(即降低)層260中之應力等級之離子植入製程。為此目的，能藉由根據如氙(xenon)等等之適當的物種植入鬆弛劑(relaxation)，來減少初始稍高的內部應力等級(拉伸或壓縮)。
第2d圖為圖示說明按照另一例示具體實施例之半導體裝置200。於此，裝置200包括遮罩206，用於覆蓋第二電晶體220B同時暴露第一電晶體220A於選擇的表面改質處理207。製程207能如參照處理215描述之相似方式來設計，而提供空間上不同程度之改質。於所示之具體實施例中，由於沉積相依特性(deposition-dependent characteristic)，遮罩206能表示成抗蝕遮罩以局部「圖案化」處理207，該處理207能設計成減少層260之本質應力(可能為壓縮應力)，以求不過度降低電晶體220A之效能。於一個例示具體實施例中，改質製程207能表示成根據適當的植入物種而實施之離子植入製程，該物種例如惰性材料，如氙、氬(argon)等等。因此，植入製程能有效改 變層260之暴露部分之分子結構之性質，從而明顯鬆弛本質應力。能根據模擬計算(Simulation calculation)、實驗等等，迅速決定用於製程207之適當的製程參數。其後，當例如由於先前處理207而可能需要增加的機械及化學整體性時，能對電晶體220A, 220B二者實施如處理215之另外的處理。
第2e圖為圖示說明於另一進階製造階段中之半導體裝置200。個別的層間介電材料250能形成於第一以及第二電晶體220A, 220B上方，例如以二氧化矽及其同類之形式。能如先前參照裝置100之描述根據廣為接受之技術來形成介電材料250。於接下來的製造製程中，能形成如由虛線所指示之個別的開口251，其中因於先前形成層230, 240期間適當採用對應的層厚度，而能達到高度製程均勻性。於個別的蝕刻製程期間，因層間介電材料250及額外介電層260之不同的材料成分，層260能作用為蝕刻停止層。而且，倘若需要的話，於處理215及/或207期間能已對層260之表面部分進行改質，以便於甚至更進一步增進蝕刻行為。其後，能根據廣為接受之配方來蝕刻層260及層230, 240，其中，如先前所解釋於一些範例中，能於層230, 240及層260之間，設置額外蝕刻停止襯層或蝕刻指標襯層或蝕刻指標物種。
結果，本發明係藉由於先前圖案化之不同類型本質應力之介電層上形成額外介電材料，而提供一種用以增進於高度縮小尺寸之半導體裝置中N通道電晶體之電晶體效能 之技術，其中額外介電材料相較於應力層係具有明顯較低的內部應力等級，從而提供實質中性的應力行為。已發現到，額外介電層能造成N通道電晶體之效能增益。因此，例如藉由對於實際應力誘發層使用減少的層厚度，便能夠顧及到製程限制，該製程限制係在考量到裝置組構及個別沉積製程之能力所加諸者，可能結合如形成蝕刻指標層、蝕刻停止層等等之後續製程，該些製程能於圖案化不同本質應力之初始介電層期間可視需要地提供。額外介電層能因此局部提供於N通道電晶體中之增進的應變情況，而同時實質上不影響P通道電晶體之效能。再者，額外層能作用成與另外表面處理相關之緩衝層，該表面處理能視製程及裝置改良之需要而實質上不影響於電晶體層中之整體應力情況。舉例而言，能根據額外介電層實施電漿處理、熱處理、離子植入及其同類之處理，同時藉由額外介電層「保持」所需的應力行為及因此之效能。舉例而言，對於具有額外層之裝置相較於無此層之裝置而言，測量結果指示出對於N型電晶體約有4%之整體效能增益，而無P型電晶體之效能損失。
額外層之設置能有利地結合任何用以設置受不同應力的介電層於不同類型之電晶體上方之適當的圖案化順序，而無需視所使用之對應的製程順序而定。亦即，能先設置壓縮介電材料，再於後續能圖案化拉伸介電材料，其中於之後能設有壓縮及/或拉伸應力之一個或多個額外受應力之介電材料。同樣地，可使用能先設置拉伸介電材料 接著再設置壓縮介電材料之順序，而視製程及裝置需求而定，可設有減少之拉伸或壓縮應力或如實質上「應力中性」的材料之額外介電材料。因此，提供製程順序以符合裝置幾何之方式形成受高應力的材料，而額外增加N通道電晶體之效能。
上述揭露之特定的具體實施例僅為說明之用，因為對於受惠於在此教示之內容的熟習該技藝者而言，能以不同但等效的方式來修改及實行本發明是顯而易見的。舉例而言，能以不同順序實施上述提及之製程步驟。此外，除了以下申請專利範圍所述者外，並非有意限制於顯示於此之構造或設計之細節。因此，顯然能改變或修改上述揭露之特定的具體實施例，而所有如此之變更係視為本發明之範疇及精神內。因此，在此所請求之保護範圍係如以下申請專利範圍所提出者。
100‧‧‧半導體裝置；裝置
101‧‧‧基板
102‧‧‧半導體層
103, 104‧‧‧抗蝕遮罩
105‧‧‧蝕刻製程；製程
120A‧‧‧第一裝置面積；第一裝置區域
120B‧‧‧第二裝置面積；第二裝置區域
121‧‧‧閘極電極
122‧‧‧側壁間隔件結構
123‧‧‧閘極絕緣層
124‧‧‧通道區域
125‧‧‧汲極/源極區域；汲極及源極區域
130‧‧‧氮化矽層；層；第一介電層
131‧‧‧蝕刻指標層；蝕刻指標；層；二氧化矽層
132‧‧‧接縫；材料殘餘物
132A‧‧‧空隙
140‧‧‧第二介電層；層
150‧‧‧層間介電材料；介電材料
151‧‧‧接觸開口
200‧‧‧半導體裝置；裝置
201‧‧‧基板
202‧‧‧半導體層
204‧‧‧抗蝕遮罩
205‧‧‧蝕刻製程；蝕刻環境
206‧‧‧遮罩
207‧‧‧改質製程；製程；改質處理；處理
215‧‧‧處理；熱處理
220A‧‧‧第一裝置區域；第一電晶體
220B‧‧‧第二裝置區域；第二電晶體
221‧‧‧閘極電極
222‧‧‧側壁間隔件結構
223‧‧‧閘極絕緣層
224‧‧‧通道區域
225‧‧‧汲極及源極
230‧‧‧應力襯層；層
240‧‧‧介電層；壓縮層；層
250‧‧‧層間介電材料；介電材料
251‧‧‧開口
260‧‧‧額外層；額外介電層
藉由參照下列描述配合隨附圖式可理解本發明，其中相同的元件符號識別相似的元件，且其中：第1a至1c圖為按照傳統方法，圖示說明於包含稠密間隔的電晶體元件之半導體裝置中，於各種製造階段形成受不同應力的接觸蝕刻停止層之剖面圖；第2a至2b圖為按照於此揭露之例示具體實施例，圖示說明於在用以於電晶體上方形成不同本質應力之受應力的介電層，接著形成減少應力或帶有實質上中性應力行為之緩衝層之各種製造階段期間，分別包含N型電晶體及P 型電晶體之裝置區域之剖面圖；第2c圖為按照於此揭露之例示具體實施例，圖示說明半導體裝置之剖面圖，其中於沉積之後處理額外介電材料，以調整額外介電層之材料特性，例如調整內部應力等級；第2d圖為按照於此揭露之另一例示具體實施例，圖示說明於藉由用以選擇性調整於N通道電晶體上方之額外介電層之內部應力等級之離子撞擊期間，半導體裝置之剖面圖；以及第2e圖為按照於此揭露之其他例示具體實施例，圖示描述具有層間介電材料之半導體裝置之剖面圖，其中係根據受應力的介電層及具有減少的內部應力等級之額外介電層，圖案化該層間介電材料以形成接觸開口。
雖然本發明容許各種修改及替代形式，但其特定具體實施例已藉由附圖中的範例充分顯示並且在此詳細說明。然而，應理解的是，於此描述之特定具體實施例並非有意將本發明限定於所揭露的特定形式，相反地，本發明係要涵蓋落入附加的申請專利範圍所定義之本發明的精神及範疇之所有修改、等效物、及替代物。
200‧‧‧半導體裝置
201‧‧‧基板
202‧‧‧半導體層
220A‧‧‧第一裝置區域
220B‧‧‧第二裝置區域
221‧‧‧閘極電極
224‧‧‧通道區域
225‧‧‧汲極及源極
230‧‧‧應力襯層
240‧‧‧介電層
250‧‧‧層間介電材料
251‧‧‧開口
260‧‧‧額外層；額外介電層

Claims (23)

  1. 一種製造場效電晶體之方法，包括：於第一電晶體上方形成第一應力誘發層，該第一電晶體係形成於基板上方，該第一誘發應力層產生第一類型應力；於第二電晶體上方形成第二應力誘發層，該第二誘發應力層產生不同於該第一類型應力之第二類型應力；於該第一及第二電晶體上方形成第三介電層，該第三介電層於該第一電晶體上方所具有之內部應力等級係小於該第一及第二應力誘發層之內部應力等級；於該第一及第二電晶體上方形成層間介電材料，該層間介電材料所具有之厚度係大於該第一應力誘發層及第三介電層之結合厚度；以及藉由使用該第一及第二應力誘發層以及該第三介電層作為蝕刻停止材料，形成連接至該第一及第二電晶體之接觸開口。
  2. 如申請專利範圍第1項之方法，其中，該第三介電層之該內部應力等級係實質上為中性。
  3. 如申請專利範圍第1項之方法，其中，該第三介電層係由氮化矽構成。
  4. 如申請專利範圍第1項之方法，其中，該第三介電層包括矽及碳。
  5. 如申請專利範圍第1項之方法，其中，該第三介電層 於該第二電晶體上方之內部應力等級係實質上與於該第一電晶體上方之該內部應力等級相等。
  6. 如申請專利範圍第1項之方法，其中，形成該第三介電層之步驟包括於該第一及第二電晶體上方沉積該第三介電層之材料，以及處理所沉積的材料以調整該內部應力等級。
  7. 如申請專利範圍第6項之方法，其中，實施該處理以選擇性地調整於該第一電晶體上方之該內部應力等級。
  8. 如申請專利範圍第6項之方法，其中，對於該第一及第二電晶體共同實施該處理。
  9. 如申請專利範圍第6項之方法，其中，該處理包括實施離子植入製程。
  10. 如申請專利範圍第6項之方法，其中，該處理包括實施熱製程及電漿製程之至少其中一者。
  11. 如申請專利範圍第1項之方法，其中，該第一及第二應力誘發層包括矽及氮。
  12. 如申請專利範圍第1項之方法，其中，該第一及第二應力誘發層之至少其中一者包括矽及碳。
  13. 如申請專利範圍第1項之方法，其中，該第一電晶體為N通道電晶體。
  14. 如申請專利範圍第1項之方法，其中，該第三介電層之厚度係約100nm或更薄。
  15. 一種製造場效電晶體之方法，包括： 於P通道電晶體上方形成第一介電層，該第一介電層係於該P通道電晶體之通道區域中誘發壓縮應變；於N通道電晶體上方形成第二介電層，該第二介電層係於該N通道電晶體之通道區域中誘發拉伸應變；於該P通道電晶體及該N通道電晶體上方形成第三介電層，該第三介電層所具有之內部應力等級係小於該第一及第二介電層之內部應力等級；以及於該第三介電層上方沉積層間介電材料，該層間介電材料所具有之厚度係大於該第一及第三介電層之結合厚度。
  16. 如申請專利範圍第15項之方法，其中，該第三介電層係包括矽及氮。
  17. 如申請專利範圍第15項之方法，其中，形成該第三介電層之步驟包括共形沉積該第三介電層之材料，以及藉由實施離子植入製程、熱處理及電漿處理之至少其中一者來處理該材料以調整該內部應力等級。
  18. 如申請專利範圍第15項之方法，其中，該第三介電層之該內部應力等級係實質上中性。
  19. 一種半導體裝置，包括：第一介電層，形成於第一電晶體上方，該第一介電層誘發第一類型應力；第二介電層，形成於第二電晶體上方，該第二介 電層誘發與該第一類型不同之第二類型應力；第三介電層，形成於該第一及第二介電層上，該第三介電層所具有之內部應力等級係小於該第一及第二介電層之內部應力等級；以及層間介電材料，形成於該第三介電層上方，該層間介電材料所具有之厚度係大於該第一及第三介電層之結合厚度。
  20. 如申請專利範圍第19項之半導體裝置，其中，該第三介電層係由氮化矽構成。
  21. 如申請專利範圍第19項之半導體裝置，其中，該第一及第二電晶體具有約50nm或更小之閘極長度。
  22. 如申請專利範圍第19項之半導體裝置，其中，該第一及第二介電層包含矽及氮。
  23. 如申請專利範圍第19項之半導體裝置，其中，該第一及第三介電層之結合厚度係約200nm或更薄。
TW097119628A 2007-05-31 2008-05-28 在半導體裝置中藉由使用在雙應力襯層上方之額外層而獲得之ｎ通道電晶體之增進的電晶體效能 TWI446455B (zh)

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DE102007025342A DE102007025342B4 (de) 2007-05-31 2007-05-31 Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht
US12/017,175 US8697584B2 (en) 2007-05-31 2008-01-21 Enhanced transistor performance of N-channel transistors by using an additional layer above a dual stress liner in a semiconductor device

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8614124B2 (en) 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
DE102007030058B3 (de) * 2007-06-29 2008-12-24 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung eines dielektrischen Zwischenschichtmaterials mit erhöhter Zuverlässigkeit über einer Struktur, die dichtliegende Leitungen aufweist
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
DE102008059649B4 (de) 2008-11-28 2013-01-31 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Geringere topographieabhängige Unregelmäßigkeiten während der Strukturierung zweier unterschiedlicher verspannungsinduzierender Schichten in der Kontaktebene eines Halbleiterbauelements
US8071453B1 (en) 2009-04-24 2011-12-06 Cypress Semiconductor Corporation Method of ONO integration into MOS flow
US9102522B2 (en) 2009-04-24 2015-08-11 Cypress Semiconductor Corporation Method of ONO integration into logic CMOS flow
US8159009B2 (en) * 2009-11-19 2012-04-17 Qualcomm Incorporated Semiconductor device having strain material
JP5264834B2 (ja) * 2010-06-29 2013-08-14 東京エレクトロン株式会社 エッチング方法及び装置、半導体装置の製造方法
CN102420126B (zh) * 2011-06-07 2013-12-04 上海华力微电子有限公司 改善双应力氮化硅薄膜集成的工艺及其中的结构
CN102456565A (zh) * 2011-08-29 2012-05-16 上海华力微电子有限公司 一种预防在双应力氮化硅工艺中光阻失效的方法
CN102446722A (zh) * 2011-08-29 2012-05-09 上海华力微电子有限公司 一种预防在双应力氮化硅工艺中光阻失效的方法
CN102446742A (zh) * 2011-08-29 2012-05-09 上海华力微电子有限公司 一种预防在双应力氮化硅工艺中光阻失效的方法
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
CN104217944A (zh) * 2014-09-15 2014-12-17 上海华力微电子有限公司 半导体器件的制造方法
KR101989736B1 (ko) * 2018-01-08 2019-06-14 임성혁 예냉 제습장치
CN115440666B (zh) * 2022-11-10 2023-01-24 广州粤芯半导体技术有限公司 具有双应力衬垫结构的cmos器件的制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583047B2 (en) * 2000-12-26 2003-06-24 Honeywell International, Inc. Method for eliminating reaction between photoresist and OSG
US6627493B2 (en) * 2001-03-28 2003-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned method for fabricating a capacitor under bit-line (cub) dynamic random access memory (DRAM) cell structure
US20050214998A1 (en) * 2004-03-26 2005-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Local stress control for CMOS performance enhancement
US7119404B2 (en) * 2004-05-19 2006-10-10 Taiwan Semiconductor Manufacturing Co. Ltd. High performance strained channel MOSFETs by coupled stress effects
DE102004031710B4 (de) * 2004-06-30 2007-12-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen unterschiedlich verformter Halbleitergebiete und Transistorpaar in unterschiedlich verformten Halbleitergebieten
DE102004042167B4 (de) * 2004-08-31 2009-04-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur, die Transistorelemente mit unterschiedlich verspannten Kanalgebieten umfasst, und entsprechende Halbleiterstruktur
DE102004052578B4 (de) * 2004-10-29 2009-11-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen einer unterschiedlichen mechanischen Verformung in unterschiedlichen Kanalgebieten durch Bilden eines Ätzstoppschichtstapels mit unterschiedlich modifizierter innerer Spannung
DE102004057762B4 (de) * 2004-11-30 2010-11-11 Advanced Micro Devices Inc., Sunnyvale Verfahren zur Herstellung einer Halbleiterstruktur mit Ausbilden eines Feldeffekttransistors mit einem verspannten Kanalgebiet
US7288451B2 (en) * 2005-03-01 2007-10-30 International Business Machines Corporation Method and structure for forming self-aligned, dual stress liner for CMOS devices
US7396724B2 (en) * 2005-03-31 2008-07-08 International Business Machines Corporation Dual-hybrid liner formation without exposing silicide layer to photoresist stripping chemicals
US7238990B2 (en) * 2005-04-06 2007-07-03 Freescale Semiconductor, Inc. Interlayer dielectric under stress for an integrated circuit
DE102005020133B4 (de) * 2005-04-29 2012-03-29 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz
US20060267106A1 (en) * 2005-05-26 2006-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Novel semiconductor device with improved channel strain effect
JP4703324B2 (ja) * 2005-08-30 2011-06-15 株式会社東芝 半導体装置
FR2890782B1 (fr) * 2005-09-14 2008-02-29 St Microelectronics Crolles 2 Dispositif semi-conducteur comprenant au moins un transistor mos comprenant une couche d'arret de gravure et procede de fabrication correspondant.
DE102005046974B3 (de) * 2005-09-30 2007-04-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen einer unterschiedlichen mechanischen Formung in unterschiedlichen Substratgebieten durch bilden einer Schicht mit verschieden modifizierter innerer Spannung und mit dem Verfahren hergestelltes Bauteil
US7504289B2 (en) * 2005-10-26 2009-03-17 Freescale Semiconductor, Inc. Process for forming an electronic device including transistor structures with sidewall spacers
KR100678636B1 (ko) * 2005-11-07 2007-02-05 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치
US7709317B2 (en) 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
US7378308B2 (en) * 2006-03-30 2008-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with improved gap-filling

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