CN102420126B - 改善双应力氮化硅薄膜集成的工艺及其中的结构 - Google Patents

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Abstract

本发明一般涉及半导体集成电路制造领域，更确切的说，本发明涉及改善双应力氮化硅薄膜集成的工艺及其中的结构。本发明公开了一种改善双应力氮化硅薄膜集成的工艺及其中的结构，通过采用氮化物层-氧化物层-氮化物层-氧化物层（SiN-oxide-SiN-oxide）结构及在DSL工艺整合中采用湿法刻蚀工艺进行选择性刻蚀，不仅不会产生等离子损伤，还能充分利用氢氟酸（HF）对氧化物层和磷酸（HPO）对氮化物层的湿法刻蚀选择性，以降低交叠区域中的氮化物的高度，而干法刻蚀工艺打开第一、二氧化物层（oxide）时，也不会对氧化物层及其下层氮化物层（SiN）的过刻蚀，从而降低了最终电路开路的可能性。

Description

改善双应力氮化硅薄膜集成的工艺及其中的结构
技术领域
本发明一般涉及半导体集成电路制造领域，更确切的说，本发明涉及改善双应力氮化硅薄膜集成的工艺及其中的结构。
背景技术
随着半导体组件集成度越来越高，散热和量子隧道效应成为芯片小型化工艺技术的新的难题，而应变硅技术(Stain silicon)采用一种成本相对较低、可大规模应用的方法来加大硅原子间距，从而减小电子通行所受到的阻碍，即减小了电阻，器件的发热量和能耗得到一定的降低，运行速度则得以提升，而这段扩张的空间就是电子流动的空间，从而有效降低了散热问题和量子隧道效应。
当前，应变硅技术作为先进集成电路制造中的必选项，应变硅及其相关技术已经成为热点，尤其在45纳米节点应变硅技术集成工艺已经得到大范围的应用，而对于金属前介质沉积工艺段内（Interlayer dielectric loop，简称ILD loop），双应力氮化硅薄膜(DualStress Liner，简称DSL)已成为必选项；就目前工艺集成来说，不同应力薄膜的交叠区域处理是一个难点，如图1所示，在双应力氮化硅薄膜制备工艺中，在栅极（gate）11上易形成压应力层（Tensile nitride）12和张应力层（Compressive nitride）13的交叠区域（Nitride overlap）14，很容易因为交叠区域而造成制程良率（Possible yield）的损失，增大最终电路开路的可能性。因此急需找到一种和现有工艺兼容，并且不产生工艺缺陷的工艺方法。
目前对于上述问题，主要通过干蚀法工艺的调整或者在版图设计时加以考量以尽量减少对制程良率的影响，虽然能减少对制程良率的影响，但是相应增加了工艺控制的难度。而微电子研究中心（Interuniversity Microelectronics Centre，简称IMEC）对比传统工艺提出一种采用溅射的方法来改善，如图2a-c所示为传统工艺流程，在DSL工艺之后，进行ILD和机械化学研磨（chemical mechanical Polishing，简称CMP），最后刻蚀（Etch）形成通孔；如图3a-c所示为采用溅射工艺，在DSL工艺之后，进行溅射工艺（Sputter），ILD和CMP，最后刻蚀（Etch）形成通孔，虽然同样能减少对制程良率的影响，但是存在着明显的等离子损伤（plasma damage）的风险。
发明内容
鉴于上述问题，本发明提供了一种改善双应力氮化硅薄膜集成的工艺，在一衬底上形成有多个第一、第二半导体器件，其中，包括以下步骤：
在第一、第二半导体器件所包含的第一、第二栅极结构及衬底上，依次淀积第一氮化物层和第一氧化物层；
刻蚀去除第二半导体器件区域及第二栅极结构上方的第一氧化物层和第一氮化物层；之后在第二半导体器件所在的衬底及第二栅极结构上，依次淀积第二氮化物层和第二氧化物层，其中，所述第二氮化物层同时还覆盖剩余的第一氧化物层；
刻蚀去除第一半导体器件上方的部分第二氧化物层，湿法刻蚀去除第一半导体器件区域上方的第二氮化物层，及剩余的第一氧化物层与剩余的第二氧化物层交叠区域中的第二氮化物层，交叠区域延伸至剩余第二氧化物层下方的区域中的第二氮化物层也同时被刻蚀掉；湿法刻蚀去除剩余的第一氧化物层和剩余的第二氧化物层。
上述的改善双应力氮化硅薄膜集成的工艺，其中，所述第一半导体器件为NMOS器件，所述第二半导体器件为PMOS器件。
上述的改善双应力氮化硅薄膜集成的工艺，其中，所述第一栅极结构为NMOS栅极结构，所述第二栅极结构为PMOS栅极结构。
上述的改善双应力氮化硅薄膜集成的工艺，其中，所述第一、第二栅极结构均包括有介电层、栅极、侧墙和偏置隔离墙，所述介电层设置在所述栅极和所述衬底之间，所述偏置隔离墙设置于所述栅极的侧壁上与所述介电层接触，所述侧墙设置于所述偏置隔离墙的侧壁上与所述介电层接触，其中，所述偏置隔离墙位于所述栅极和所述侧墙之间。
上述的改善双应力氮化硅薄膜集成的工艺，其中，采用干法刻蚀以去除第二半导体器件区域及第二栅极结构上方的第一氧化物层和第一氮化物层。
上述的改善双应力氮化硅薄膜集成的工艺，其中，采用干法刻蚀以去除第一半导体器件上方的部分第二氧化物层。
上述的改善双应力氮化硅薄膜集成的工艺，其中，所述湿法刻蚀去除第一半导体器件区域上方的第二氮化物层时，采用磷酸溶液进行所述的湿法刻蚀。
上述的改善双应力氮化硅薄膜集成的工艺，其中，所述湿法刻蚀去除剩余的第一氧化物层和剩余的第二氧化物层时，采用氢氟酸溶液进行所述的湿法刻蚀。
上述的改善双应力氮化硅薄膜集成的工艺，其中，所述第一氮化物层为为张应力氮化物层，所述第二氮化物层为压应力氮化物层。
上述的改善双应力氮化硅薄膜集成的工艺，其中，所述第一氮化物层和所述第二氮化物层的制备顺序可以互换。
本发明还提供了一种改善双应力氮化硅薄膜集成的工艺中的结构，包括一形成有多个第一、第二半导体器件的衬底，其中，还包括：
一设置在第一半导体器件区域的第一栅极结构及衬底上的第一氮化物层，第一氧化物层设置在所述第一氮化物层上；第二氮化物层设置所述第一氧化物层上，同时覆盖第二半导体器件区域的第二栅极结构及衬底。
上述的改善双应力氮化硅薄膜集成的工艺中的结构，其中，所述第一半导体器件为NMOS器件，所述第二半导体器件为PMOS器件。
上述的改善双应力氮化硅薄膜集成的工艺中的结构，其中，所述第一栅极结构为NMOS栅极结构，所述第二栅极结构为PMOS栅极结构。
上述的改善双应力氮化硅薄膜集成的工艺中的结构，其中，所述第一、第二栅极结构均包括有介电层、栅极、侧墙和偏置隔离墙，所述介电层设置在所述栅极和所述衬底之间，所述偏置隔离墙设置于所述栅极的侧壁上与所述介电层接触，所述侧墙设置于所述偏置隔离墙的侧壁上与所述介电层接触，其中，所述偏置隔离墙位于所述栅极和所述侧墙之间。
上述的改善双应力氮化硅薄膜集成的工艺中的结构，其中，所述第一氮化物层为为张应力氮化物层，所述第二氮化物层为压应力氮化物层。
与现有技术相比，本发明提出一种改善双应力氮化硅薄膜集成的工艺及其中的结构，通过采用氮化物层-氧化物层-氮化物层-氧化物层（SiN-oxide-SiN-oxide）结构及在DSL工艺整合中采用湿法刻蚀工艺进行选择性刻蚀，使本发明具有以下优点：
1、采用湿法刻蚀工艺，不会产生等离子损伤；
2、通过干法刻蚀工艺打开第一、二氧化物层（oxide）时，不会对氧化物层及其下层氮化物层（SiN）的过刻蚀。
3、能充分利用氢氟酸（HF）对氧化物层和磷酸（HPO）对氮化物层的湿法刻蚀选择性，可以降低交叠区域中的氮化物的高度，从而降低了最终电路开路的可能性。
本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是本发明中背景技术应力层交叠区域结构示意图；
图2a-c是本发明中背景技术传统工艺流程示意图；
图3a-c是本发明中背景技术采用溅射工艺流程示意图；
图4a-g是本发明改善双应力氮化硅薄膜集成的工艺流程示意图；
图5是本发明改善双应力氮化硅薄膜集成的工艺中的结构示意图。
具体实施方式
参见图4a-g所示，本发明提供了一种改善双应力氮化硅薄膜集成的工艺，其中，包括以下步骤：
在设置有NMOS栅极结构221和PMOS栅极结构222的衬底21上，依次淀积第一氮化物层23覆盖衬底21、NMOS栅极结构221和PMOS栅极结构222；其中，第一氮化物层23的材质为张应力氮化硅（Tensile SiN）；NMOS栅极结构221包括介电层2211、栅极2212、侧墙2213和偏置隔离墙2214，介电层2211设置在栅极2212和衬底21之间，偏置隔离墙2214设置于栅极2212的侧壁上与介电层2211接触，侧墙2213设置于偏置隔离墙2214的侧壁上与介电层2211接触，偏置隔离墙2214位于栅极2212和侧墙2213之间；PMOS栅极结构222包括介电层2221、栅极2222、侧墙2223和偏置隔离墙2224，介电层2221设置在栅极2222和衬底21之间，偏置隔离墙2224设置于栅极2222的侧壁上与介电层2221接触，侧墙2223设置于偏置隔离墙2224的侧壁上与介电层2221接触，偏置隔离墙2224位于栅极2222和侧墙2223之间，位于NMOS栅极结构221下方的衬底部分为NMOS基底211，位于PMOS栅极结构222下方的衬底部分为PMOS基底212。
显影出PMOS基底212区域，采用干法刻蚀去除掉PMOS基底212和PMOS栅极结构222上的第一氮化物层和第一氧化物层，以形成位于NMOS基底211和PMOS栅极结构221上的NMOS氮化物层231和NMOS氧化物层241；再依次淀积第二氮化物层25和第二氧化物层26，形成氮化物-氧化物-氮化物-氧化物（SiN-oxide-SiN-oxide）结构，第二氧化物层26与NMOS氧化物层241叠加形成交叠区域并延伸至第二氧化物层26下方形成区域251；其中，第二氮化物层26的材质为压应力氮化物（Compressive SiN）；显影出NMOS基底211区域，干法刻蚀去除位于NMOS基底211上方的第二氧化物层，以形成PMOS氧化物层261。
采用磷酸（HPO）溶液进行湿法刻蚀，以去除NMOS氧化物层241上的第二氮化物层及区域251中第二氮化物层，形成PMOS氮化物层252；进一步的，采用氢氟酸（HF）溶液湿法刻蚀去除NMOS氧化物层241和PMOS氧化物层261，最终使NMOS氮化物层231为张应力层，PMOS氮化物层241为压应力层。
进行高浓度等离子流工艺（high density plasma，简称HDP）淀积硅化玻璃（phosphosilicate glass，简称PSG）或通过高深宽比工艺（high aspect ratio process，简称HARP）淀积氧化物（oxide），然后进行金属前介质沉积工艺（Interlayer dielectric，简称ILD）和化学机械研磨工艺（chemical mechanical Polishing，简称CMP）。
进一步的，上述的张应力层和压应力层的制备顺序可以互换。
本发明还提供了一种改善双应力氮化硅薄膜集成的工艺中的结构，包括：
一设置有NMOS栅极结构321和PMOS栅极结构322的衬底31，其中，NMOS栅极结构321包括介电层3211、栅极3212、侧墙3213和偏置隔离墙3214，介电层3211设置在栅极3212和衬底31之间，偏置隔离墙3214设置于栅极3212的侧壁上与介电层3211接触，侧墙3213设置于偏置隔离墙3214的侧壁上与介电层3211接触，偏置隔离墙3214位于栅极3212和侧墙3213之间；PMOS栅极结构322包括介电层3221、栅极3222、侧墙3223和偏置隔离墙3224，介电层3221设置在栅极3222和衬底31之间，偏置隔离墙3224设置于栅极3222的侧壁上与介电层3221接触，侧墙3223设置于偏置隔离墙3224的侧壁上与介电层3221接触，偏置隔离墙3224位于栅极3222和侧墙3223之间，位于NMOS栅极结构321下方的衬底部分为NMOS基底311，位于PMOS栅极结构322下方的衬底部分为PMOS基底312。
第一氮化物层33覆盖NMOS栅极结构321及NMOS基底311上，第一氧化物层34覆盖第一氮化物层33上；第二氮化物层35覆盖第一氧化物层34、PMOS栅极结构322及NMOS基底312上。
其中，第一氮化物层33材质为张应力氮化硅（Tensile SiN），第二氮化物层35的材质为压应力氮化物（Compressive SiN）。
本发明提出一种改善双应力氮化硅薄膜集成的工艺及其中的结构，通过采用氮化物层-氧化物层-氮化物层-氧化物层（SiN-oxide-SiN-oxide）结构及在DSL工艺整合中采用湿法刻蚀工艺进行选择性刻蚀，不仅不会产生等离子损伤，还能充分利用氢氟酸（HF）对氧化物层和磷酸（HPO）对氮化物层的湿法刻蚀选择性，以降低交叠区域中的氮化物的高度，而干法刻蚀工艺打开第一、二氧化物层（oxide）时，也不会对氧化物层及其下层氮化物层（SiN）的过刻蚀，从而降低了最终电路开路的可能性。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (10)

1.一种改善双应力氮化硅薄膜集成的工艺，在一衬底上形成有多个第一、第二半导体器件，其特征在于，包括以下步骤：
在第一、第二半导体器件所包含的第一、第二栅极结构及衬底上，依次淀积第一氮化物层和第一氧化物层；
刻蚀去除第二半导体器件区域及第二栅极结构上方的第一氧化物层和第一氮化物层；之后在第二半导体器件所在的衬底及第二栅极结构上，依次淀积第二氮化物层和第二氧化物层，其中，所述第二氮化物层和所述第二氧化层同时还覆盖剩余的第一氧化物层；
刻蚀去除第一半导体器件上方的部分第二氧化物层，湿法刻蚀去除第一半导体器件区域上方的第二氮化物层，及剩余的第一氧化物层与剩余的第二氧化物层交叠区域中的第二氮化物层，交叠区域延伸至剩余第二氧化物层下方的区域中的第二氮化物层也同时被刻蚀掉；湿法刻蚀去除剩余的第一氧化物层和剩余的第二氧化物层。
2.如权利要求1所述的改善双应力氮化硅薄膜集成的工艺，其特征在于，所述第一半导体器件为NMOS器件，所述第二半导体器件为PMOS器件。
3.如权利要求1所述的改善双应力氮化硅薄膜集成的工艺，其特征在于，所述第一栅极结构为NMOS栅极结构，所述第二栅极结构为PMOS栅极结构。
4.如权利要求1所述的改善双应力氮化硅薄膜集成的工艺，其特征在于，所述第一、第二栅极结构均包括有介电层、栅极、侧墙和偏置隔离墙，所述介电层设置在所述栅极和所述衬底之间，所述偏置隔离墙设置于所述栅极的侧壁上与所述介电层接触，所述侧墙设置于所述偏置隔离墙的侧壁上与所述介电层接触，其中，所述偏置隔离墙位于所述栅极和所述侧墙之间。
5.如权利要求1所述的改善双应力氮化硅薄膜集成的工艺，其特征在于，采用干法刻蚀以去除第二半导体器件区域及第二栅极结构上方的第一氧化物层和第一氮化物层。
6.如权利要求1所述的改善双应力氮化硅薄膜集成的工艺，其特征在于，采用干法刻蚀以去除第一半导体器件上方的部分第二氧化物层。
7.如权利要求1所述的改善双应力氮化硅薄膜集成的工艺，其特征在于，所述湿法刻蚀去除第一半导体器件区域上方的第二氮化物层时，采用磷酸溶液进行所述的湿法刻蚀。
8.如权利要求1所述的改善双应力氮化硅薄膜集成的工艺，其特征在于，所述湿法刻蚀去除剩余的第一氧化物层和剩余的第二氧化物层时，采用氢氟酸溶液进行所述的湿法刻蚀。
9.如权利要求1所述的改善双应力氮化硅薄膜集成的工艺，其特征在于，所述第一氮化物层为张应力氮化物层，所述第二氮化物层为压应力氮化物层。
10.如权利要求1所述的改善双应力氮化硅薄膜集成的工艺，其特征在于，所述第一氮化物层和所述第二氮化物层的制备顺序可以互换。
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