CN103077921B - 互连线结构及互连线结构的形成方法 - Google Patents

互连线结构及互连线结构的形成方法 Download PDF

Info

Publication number
CN103077921B
CN103077921B CN201210557309.1A CN201210557309A CN103077921B CN 103077921 B CN103077921 B CN 103077921B CN 201210557309 A CN201210557309 A CN 201210557309A CN 103077921 B CN103077921 B CN 103077921B
Authority
CN
China
Prior art keywords
dielectric layer
groove
interlayer dielectric
layer
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210557309.1A
Other languages
English (en)
Other versions
CN103077921A (zh
Inventor
李乐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201210557309.1A priority Critical patent/CN103077921B/zh
Publication of CN103077921A publication Critical patent/CN103077921A/zh
Priority to US14/036,953 priority patent/US20140167284A1/en
Application granted granted Critical
Publication of CN103077921B publication Critical patent/CN103077921B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

一种互连线结构及互连线结构的形成方法，其中，互连线结构的形成方法包括：提供半导体衬底，半导体衬底中形成有半导体器件；在半导体衬底上形成层间介质层；在层间介质层上形成导电层；在形成导电层后，在导电层和层间介质层中形成沟槽，沟槽的深度小于导电层和层间介质层的厚度之和，沟槽的深宽比大于0.8；在形成沟槽后，沉积金属间介质层，金属间介质层覆盖导电层并填充沟槽，在沟槽内金属间介质层中形成空气隙。与现有技术相比，在本发明中，沟槽的高度包括导电层和部分层间介质层的高度，使得相邻互连线之间沟槽的深宽比增大，在沟槽内金属间介质层中形成的空气隙较大，减小甚至消除寄生电容，提高半导体器件的性能。

Description

互连线结构及互连线结构的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种互连线结构及互连线结构的形成方法。
背景技术
现有的形成金属互连线结构的方法，包括：
参照图1，提供半导体衬底100，在所述衬底上形成有介质层101、位于介质层101上的金属层102。
参照图2，在金属层102上形成图形化的光刻胶层（未示出），并以该图形化的光刻胶层为掩模刻蚀金属层102，形成沟槽103，沟槽103两侧的金属层102也就形成了金属互连线。
参照图3，沉积金属间介质层104，金属间介质层104填充沟槽103并覆盖金属层102。
但是，当半导体工业将工艺技术演进至90nm以下，相邻的金属互连线之间的距离变得越来越小，其间产生的寄生电容越来越大，寄生电容不仅影响芯片的运行速度，也对芯片上的器件的可靠性有严重影响。为了减轻这种问题，半导体工艺以低介质材料取代例如氧化硅等高介电常数的层间介质层及金属间介质层，以降低相邻金属互连线之间的寄生电容。但当工艺技术进入32nm以下，该低介质材料所能起到的降低寄生电容的作用不再明显。而且，即使对90nm以上较大工艺节点的技术，现有的将相邻金属互连线之间的沟槽完全填充满金属层间介质层的方法，也无法满足将相邻金属互连线之间的寄生电容尽量降低到最小的技术要求，例如一些射频集成电路。
更多关于金属互连线结构的形成方法请参考公开号为US2011/0018091A1的美国专利。
发明内容
本发明解决的问题是现有技术形成的相邻金属互连线之间的寄生电容较大。
为解决上述问题，本发明提供了一种新的互连线结构的形成方法，包括：
提供半导体衬底，所述半导体衬底中形成有半导体器件；
在所述半导体衬底上形成层间介质层；
在所述层间介质层上形成导电层；
在形成导电层后，在导电层和层间介质层中形成沟槽，所述沟槽的深度小于所述导电层和所述层间介质层的厚度之和，其中，所述沟槽的深宽比大于0.8；
在形成所述沟槽后，沉积金属间介质层，覆盖导电层并填充沟槽，在沟槽内金属间介质层中形成空气隙。
可选的，所述层间介质层和金属间介质层的材料包括低K介质材料或超低K介质材料。
可选的，所述层间介质层的材料为氧化硅。
可选的，所述金属间介质层的形成方法包括等离子体增强化学气相沉积工艺。
可选的，所述金属间介质层的材料为氧化硅。
可选的，所述导电层的材料包括铝或钨。
可选的，所述形成沟槽的方法包括使用光刻、刻蚀工艺。
本发明还提供一种新的互连线结构，包括：
半导体衬底，在所述半导体衬底中形成有半导体器件；
位于半导体衬底上的层间介质层；
位于层间介质层上的互连线；
相邻互连线之间的沟槽，所述沟槽的深度小于所述互连线和所述层间介质层的厚度之和，其中，所述沟槽的深宽比大于0.8；
金属间介质层，所述金属间介质层覆盖所述互连线并填充沟槽，在沟槽内金属间介质层中形成空气隙。
可选的，所述层间介质层和金属间介质层的材料包括低K介质材料或超低K介质材料。
可选的，所述层间介质层的材料为氧化硅。
可选的，所述金属间介质层的材料为氧化硅。
可选的，所述互连线的材料包括铝或钨。
与现有技术相比，本发明具有以下优点：
本发明的技术方案在导电层和层间介质层中形成沟槽，沟槽的深度小于所述互连线和所述层间介质层的厚度之和，即所述沟槽的深度包括导电层的厚度和部分层间介质层的厚度。这使沟槽的深度增加，并进一步使得相邻互连线之间沟槽的深宽比（沟槽的高度与宽度比）增大，则在沉积金属间介质层时，沟槽内的金属间介质层中更容易形成空气隙。更重要的是，最终形成的空气隙的体积增大。相邻互连线之间的较大体积空气隙，使得相邻互连线之间的金属间介质层的介电常数明显减小，也就使得相邻互连线之间的寄生电容显著减小，有效改善了半导体器件之间的RC延迟，而且还进一步减小了驱动互连线所要的功耗，提高了整个半导体器件的性能。尤其是在射频电路应用中，可以明显减少相邻互连线之间的耦合。
附图说明
图1～图3是现有技术的形成带有空气隙的互连线结构方法的剖面结构示意图；
图4是现有技术的互连线结构的剖面结构示意图；
图5是本发明具体实施例的带有空气隙的互连线结构形成方法的流程图；
图6～图8是本发明具体实施例的带有空气隙的互连线结构形成方法的剖面结构示意图。
具体实施方式
发明人对现有的金属互连线结构的形成方法进行研究发现，参照图4，随着相邻金属互连线之间的间距越来越小，在相邻金属互连线之间的金属间介质层104中形成有空气隙105。发明人进一步对空气隙的问题进行了研究，认识到空气隙105不会增加相邻金属互连线之间的寄生电容，反而会减小寄生电容。在相邻金属互连线之间形成空气隙（airgap），可以作为降低金属互连之间寄生电容的有效方法。
因此，如何在相邻金属互连线之间的金属间介质层中形成空气隙，甚至形成较大体积的空气隙，成为发明人的研究重点。
发明人经过创造性劳动，得到一种新的带有空气隙的互连线结构的形成方法。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参照图6，并结合参照图5，执行步骤S51，提供半导体衬底300，在半导体衬底300中形成有半导体器件（未示出）。
在具体实施例中，所述半导体衬底300的材料可以为单晶硅（Si）、单晶锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在本实施例中，所述半导体衬底300上形成有半导体器件，例如：NMOS晶体管、PMOS晶体管、二极管、电容、电感等。
参照图6，并结合参照图5，执行步骤S52，在半导体衬底300上形成层间介质层301。
在具体实施例中，所述层间介质层301用于隔离后续导电层与半导体器件。在具体实施例中，层间介质层301可以为单层结构或叠层结构。所述层间介质层301的材料可以包括公知的氧化硅层、或者其他如低K介质材料或超低K介质材料，例如：碳掺杂介质材料、碳掺杂有机硅玻璃、碳掺杂二氧化硅、氟硅玻璃、碳氧化硅中的一种或多种。层间介质层301可以通过化学气相沉积（Chemical Vapor Deposition，CVD）或热氧化生长工艺形成。
参照图6，结合参照图5，执行步骤S53，在层间介质层301上形成导电层302，所述导电层302用于形成互连线。
在具体实施例中，所述导电层302包括金属层，则导电层302为金属层。当导电层302为金属层时，所述金属层的材料为铝或钨。在本实施例中，所述金属层的材料为铝。铝具有低电阻率、优良抗电迁移能力，作为半导体内的金属互连线可有效降低金属互连线电阻。更重要的是，铝可以更容易被刻蚀，而在后续工艺中的相邻金属层之间形成沟槽。在具体实施例中，形成所述金属层的方法包括溅射工艺，但不限于溅射工艺，也可以为本领域技术人员公知的其他工艺。
参照图7，并结合参照图5，执行步骤S5，在形成导电层302后，在导电层302和层间介质层301中形成沟槽304，所述沟槽304的深度小于所述导电层302和所述层间介质层301的厚度之和，即沟槽304的深度包括导电层302的厚度和部分层间介质层厚度，也就是说，层间介质层没有被完全刻蚀，仅刻蚀部分厚度。其中，沟槽304的深宽比大于0.8可以更容易在后续沟槽内的金属间介质层中形成空气隙，而且确保形成较大体积的空气隙。
在具体实施例中，形成沟槽304的方法包括：使用光刻、刻蚀工艺。具体工艺为：在导电层302上形成图形化的光刻胶层，所述图形化的光刻胶层定义沟槽304的位置；以图形化的光刻胶层为掩模刻蚀导电层302和部分层间介质层301，且不暴露半导体衬底300；去除图形化的光刻胶层，形成沟槽304。在本实施例中，所述刻蚀导电层302和层间介质层301的方法包括干法刻蚀工艺，如等离子体刻蚀工艺。
参照图7和图8，并结合参照图5，执行步骤S55，在形成沟槽304后，沉积金属间介质层305，所述金属间介质层305覆盖导电层302并填充沟槽304，在沟槽304内金属间介质层中形成空气隙306。由于空气隙306的体积大小与沟槽的深宽比有关，沟槽的深宽比越大，就更容易在金属间介质层中形成空气隙，而且形成的空气隙的体积越大。相较于现有技术，本发明的技术方案形成沟槽304过程刻蚀部分层间介质层301，沟槽304的高度在导电层302的高度基础上增加部分层间介质层的高度，沟槽304的高度明显增大，进一步使得作为互连线的导电层302之间沟槽304的深宽比（沟槽的高度与宽度比）增大。较大的沟槽深宽比，则在沉积金属间介质层305时，在沟槽304内的金属间介质层中形成的空气隙的体积也增大了。在沟槽304内金属间介质层中形成较大体积的空气隙，使得相邻互连线之间的金属间介质层的介电常数明显减小，较小的介电常数使得相邻互连线之间的寄生电容显著减小，有效改善了半导体器件之间的RC延迟，使得半导体器件性能趋于稳定，提高了整个半导体器件的性能。
在本实施例中，参照图8，空气隙306的形状为三角形，三角形只是起到示意作用，并不是空气隙的实际形状。在现实生产中，根据具体工艺、实施方法的不同，会形成其他不规则图形。只要使用本发明的技术方案，形成带有空气隙的金属互连线结构，不管空气隙的形状如何，都在本发明的保护范围之内。
在具体实施例中，金属间介质层305的材料可以选择公知的氧化硅，还包括其他如低K介质材料或超低K介质材料。金属间介质层305的材料选择低K介质材料或超低K介质材料，虽然可以降低相邻互连线之间的介质常数，减小互连线之间的寄生电容，但毕竟某些低K介质材料，尤其是超低K介质材料成本较高，而且目前并没有普及。所以本发明的技术方案，应用到普通介质层的金属间介质层的互连线技术，不仅可以显著降低相邻互连线之间介电常数，明显减小互连线之间的寄生电容，而且还可以极大降低生产成本。形成金属间介质层305的方法包括化学气相沉积工艺，例如等离子体增强化学气相沉积工艺，但并非限于此，其他沉积工艺也是可行的。此为本领域技术人员熟知的技术，在此不再赘述。
在具体实施例中，在沉积金属间介质层后，由于该金属间介质层并非完全平坦而是随着衬底表面的图案高低起伏，因此通常采用化学机械研磨法（CMP）加以平坦化来提升半导体衬底表面的平坦度，以利后续的制造流程。
最后，需要说明的是，相邻互连线之间的深宽比不仅与厚度有关，还与互连线间的距离相关。本发明具体实施例中，虽然没有较详细描述互连线间的距离对互连线间深宽比的影响，但并不否认互连线间的距离对深宽比的影响。因此，在具体生产中，需要根据互连线间的距离、互连线的厚度，调整到合适掩模层的厚度，以达到较佳的深宽比，实现减小互连线间寄生电容的需要。本发明的技术方案，应用到不使用低K介质材料或超低K介质材料的方案中，可以明显有效降低互连线之间的电容。另外，与使用低K介质材料或超低K介质材料的方案相比，不仅可以减小互连线间寄生电容，还可以更好降低生产成本。而且，本发明的技术方案，应用到一些特殊工艺，例如射频电路，可以特别显著地降低互连线间的寄生电容。
参照图8，本发明还提供一种互连线结构，包括：半导体衬底300，在半导体衬底中形成有半导体器件；位于半导体衬底300上的层间介质层301，层间介质层301全覆盖半导体衬底300；位于层间介质层上的互连线；相邻互连线之间的沟槽304（参照图7），位于导电层302和层间介质层301中，所述沟槽304的深度小于所述互连线和所述层间介质层301的厚度之和，其中，沟槽304的深宽比大于0.8；金属间介质层305，金属间介质层305覆盖互连线并填充沟槽304，在沟槽304中形成空气隙306。在本实施例中，空气隙306的体积相比于现有技术较大，使得相邻互连线之间的金属间介质层的介电常数降低，进一步减小甚至消除相邻互连线之间的寄生电容，提高了半导体器件的整体性能。
在具体实施例中，层间介质层301的材料包括氧化硅，但不限于氧化硅，其他低K介质材料或超低K介质材料，都是可行的，均在本发明的保护范围之内。
在具体实施例中，所述金属间介质层305的材料选择氧化硅，但不限于氧化硅，其他低K介质材料或超低K介质材料，都是可行的，均在本发明的保护范围之内。
在具体实施例中，所述导电层302的材料包括金属，即导电层302为金属层，金属层的材料选择铝或钨。金属层作为金属互连线，所述互连线结构为金属互连线结构。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (11)

1.一种互连线结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中形成有半导体器件；
通过化学气相沉积或热氧化生长工艺在所述半导体衬底上形成层间介质层；
在所述层间介质层上形成导电层；
在形成所述导电层后，在导电层上形成图形化的光刻胶层，且导电层和光刻胶层之间不含有其它层，以图形化的光刻胶层为掩膜，采用干法刻蚀工艺，刻蚀导电层和部分层间介质层，且不暴露半导体衬底，从而在导电层和层间介质层中形成沟槽，沟槽两侧的金属层作为金属互连线，所述沟槽的深度小于所述导电层和所述层间介质层的厚度之和；
所述层间介质层隔离半导体衬底和导电层；
在形成所述沟槽后，沉积金属间介质层，所述金属间介质层覆盖导电层并填充沟槽，通过设置较大的沟槽深宽比，使得沉积金属间介质层时，在沟槽内金属间介质层中形成较大体积的空气隙，所述较大的沟槽深宽比为大于0.8。
2.如权利要求1所述的形成方法，其特征在于，所述层间介质层和金属间介质层的材料包括低K介质材料或超低K介质材料。
3.如权利要求1所述的形成方法，其特征在于，所述层间介质层的材料为氧化硅。
4.如权利要求1所述的形成方法，其特征在于，所述金属间介质层的形成方法包括等离子体增强化学气相沉积工艺。
5.如权利要求1所述的形成方法，其特征在于，所述金属间介质层的材料为氧化硅。
6.如权利要求1所述的形成方法，其特征在于，所述导电层的材料包括铝或钨。
7.一种互连线结构，其特征在于，采用如权利要求1至6中任一项所述的互连线结构的形成方法来形成，所述互连线结构包括：
半导体衬底，在所述半导体衬底中形成有半导体器件；
位于半导体衬底上的层间介质层；
位于层间介质层上的互连线；
所述层间介质层隔离半导体衬底和互连线；
相邻互连线之间的沟槽，所述沟槽的深度小于所述互连线和所述层间介质层的厚度之和，其中，所述沟槽的深宽比大于0.8；
金属间介质层，覆盖所述互连线并填充沟槽，在沟槽中形成空气隙。
8.如权利要求7所述的互连线结构，其特征在于，所述层间介质层和金属间介质层的材料包括低K介质材料或超低K介质材料。
9.如权利要求7所述的互连线结构，其特征在于，所述层间介质层的材料为氧化硅。
10.如权利要求7所述的互连线结构，其特征在于，所述金属间介质层的材料为氧化硅。
11.如权利要求7所述的互连线结构，其特征在于，所述互连线的材料包括铝或钨。
CN201210557309.1A 2012-12-19 2012-12-19 互连线结构及互连线结构的形成方法 Active CN103077921B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201210557309.1A CN103077921B (zh) 2012-12-19 2012-12-19 互连线结构及互连线结构的形成方法
US14/036,953 US20140167284A1 (en) 2012-12-19 2013-09-25 Interconnect structure and forming method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210557309.1A CN103077921B (zh) 2012-12-19 2012-12-19 互连线结构及互连线结构的形成方法

Publications (2)

Publication Number Publication Date
CN103077921A CN103077921A (zh) 2013-05-01
CN103077921B true CN103077921B (zh) 2017-08-08

Family

ID=48154411

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210557309.1A Active CN103077921B (zh) 2012-12-19 2012-12-19 互连线结构及互连线结构的形成方法

Country Status (2)

Country Link
US (1) US20140167284A1 (zh)
CN (1) CN103077921B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109545735B (zh) * 2017-09-22 2022-01-28 蓝枪半导体有限责任公司 金属内连线结构及其制作方法
CN111696914B (zh) * 2019-03-14 2022-12-23 长鑫存储技术有限公司 互连线结构的制备方法
CN110148583B (zh) * 2019-05-14 2021-06-18 上海华虹宏力半导体制造有限公司 形成金属互连结构的方法
CN112736022B (zh) * 2019-10-14 2022-05-10 长鑫存储技术有限公司 半导体结构及其制备方法
CN112750753B (zh) * 2019-10-29 2022-06-03 长鑫存储技术有限公司 半导体器件及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1204867A (zh) * 1997-06-20 1999-01-13 日本电气株式会社 半导体器件及其制造方法
US6136687A (en) * 1997-11-26 2000-10-24 Integrated Device Technology, Inc. Method of forming air gaps for reducing interconnect capacitance
US6888247B2 (en) * 1999-09-03 2005-05-03 United Microelectronics Corp. Interconnect structure with an enlarged air gaps disposed between conductive structures or surrounding a conductive structure within the same
JP2002026016A (ja) * 2000-07-13 2002-01-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6881668B2 (en) * 2003-09-05 2005-04-19 Mosel Vitel, Inc. Control of air gap position in a dielectric layer
DE102004050391B4 (de) * 2004-10-15 2007-02-08 Infineon Technologies Ag Verfahren zum Herstellen einer Schicht-Anordnung und Schicht-Anordnung
US8288268B2 (en) * 2010-04-29 2012-10-16 International Business Machines Corporation Microelectronic structure including air gap
KR20120025315A (ko) * 2010-09-07 2012-03-15 삼성전자주식회사 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
CN103077921A (zh) 2013-05-01
US20140167284A1 (en) 2014-06-19

Similar Documents

Publication Publication Date Title
US9875967B2 (en) Interconnect structure with air-gaps
JP5186489B2 (ja) デュアル配線型集積回路チップ
CN103050439B (zh) 互连线结构及互连线结构的形成方法
US10916468B2 (en) Semiconductor device with buried local interconnects
CN103077921B (zh) 互连线结构及互连线结构的形成方法
US9583434B2 (en) Metal line structure and method
TW200539281A (en) Wiring structure for integrated circuit with reduced intralevel capacitance
CN103367234B (zh) 半导体结构的形成方法
TW202017180A (zh) 積體電路裝置
CN103367237B (zh) 半导体结构的形成方法
CN104465506B (zh) 铜互连中空气隙的形成方法
CN107204366A (zh) 制造具有晶体管单元的半导体器件的方法以及半导体器件
CN103681497B (zh) 一种半导体器件的制备方法
CN103367232B (zh) 半导体结构的形成方法
CN103094190B (zh) 互连层中空气间隙的形成方法
US9704738B2 (en) Bulk layer transfer wafer with multiple etch stop layers
CN105280545A (zh) 半导体装置的浅沟槽隔离结构与其制造方法
CN102709233A (zh) 铜双大马士革结构形成方法以及半导体器件制造方法
US9202746B2 (en) Integrated circuits with improved gap fill dielectric and methods for fabricating same
CN103117247B (zh) 半导体器件形成方法
CN103151297A (zh) 一种半导体器件的制造方法
CN103094136B (zh) 半导体器件的形成方法
CN109935549A (zh) 金属互连线的形成方法
CN105448813A (zh) 半导体器件的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI

Effective date: 20140408

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20140408

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant