CN103117247B

CN103117247B - 半导体器件形成方法

Info

Publication number: CN103117247B
Application number: CN201110366094.0A
Authority: CN
Inventors: 洪中山
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-11-17
Filing date: 2011-11-17
Publication date: 2015-04-01
Anticipated expiration: 2031-11-17
Also published as: CN103117247A

Abstract

一种半导体器件形成方法，包括：提供基底，所述基底表面依次形成有第一牺牲层、层间介质层以及至少两个贯穿所述层间介质层和第一牺牲层厚度的沟槽；对沟槽侧壁的层间介质层进行处理，形成第二牺牲层；形成第二牺牲层后，向沟槽内填充导电材料，形成金属线层；形成第一掩膜层，所述第一掩膜层覆盖金属线层和部分所述第二牺牲层，使后续部分第二牺牲层和第一牺牲层不会被去除；去除所述第一掩膜层暴露出的部分第二牺牲层和所述部分第二牺牲层底部的第一牺牲层，形成开口；去除所述第二掩膜层，形成覆盖所述金属线层、剩余的第二牺牲层、层间介质层、且横跨所述开口的绝缘层。本发明中形成的半导体集成电路的RC效应小，性能好。

Description

半导体器件形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件形成方法。

背景技术

随着半导体产业进入高性能与多功能的集成电路新时代，集成电路内元件的密度会随之增加，而元件尺寸以及零件或元件之间的间距会随之缩小。以前仅受限于光刻技术定义结构的能力，将器件的几何尺寸做小较为困难；随着技术的发展，现有的器件的尺寸可以做到更小，然而新的限制因素也越来越多。例如，当导电图案之间的距离缩小时，任意两相邻的导电图案所产生的电容(为用以隔开导电图案之间的距离的绝缘材料的介电常数K的函数)会增加。此增加的电容会导致导体间的电容耦合上升，从而增加电力消耗并提高电阻-电容(RC)时间常数。因此，半导体集成电路性能以及功能是否可以不断的改良取决于正在开发的具有低介电常数的材料。

由于具有最低介电常数的材料为空气(k＝1.0)，通常会形成空气间隙来进一步降低互连结构内的K值。现有技术在互连结构中空气间隙的形成方法，包括：

请参考图1，提供半导体衬底100；形成覆盖所述半导体衬底100的刻蚀停止层101；形成覆盖所述刻蚀停止层101的层间介质层103；形成位于所述层间介质层103表面的图形化的光刻胶层105；

请参考图2，以所述图形化的光刻胶层105为掩膜，刻蚀所述层间介质层103和刻蚀停止层101，形成沟槽107；

请参考图3，去除所述图形化的光刻胶层，暴露出所述层间介质层103表面；在去除所述图形化的光刻胶层后，采用沉积工艺形成覆盖所述沟槽107侧壁的牺牲层109；

请参考图4，向所述沟槽内填充导电金属，形成金属线111；

请参考图5，去除所述牺牲层，形成开口113。

请参考图6，形成覆盖所述金属线111并横跨所述开口的绝缘层115，所述绝缘层115和所述开口共同构成空气间隙114。

然而，采用现有技术形成的半导体器件的RC效应仍然较大，半导体集成电路性能较差。

更多关于在半导体器件的形成方法请参考公开号为US20110018091的美国专利。

发明内容

本发明解决的问题是提供一种RC效应小，半导体集成电路性能好的半导体器件形成方法。

为解决上述问题，本发明的实施例提供了一种半导体器件形成方法，包括：

提供基底，所述基底表面依次形成有第一牺牲层、层间介质层以及至少两个贯穿所述层间介质层和第一牺牲层厚度的沟槽；

对所述沟槽侧壁的层间介质层进行处理，形成第二牺牲层；

形成第二牺牲层后，向所述沟槽内填充导电材料，形成金属线层；

形成第一掩膜层，所述第一掩膜层覆盖金属线层和部分所述第二牺牲层，使后续部分第二牺牲层和第一牺牲层不会被去除，作为层间介质层的支撑；

去除所述第一掩膜层暴露出的部分第二牺牲层和所述部分第二牺牲层底部的第一牺牲层，形成开口；

去除所述第二掩膜层，形成覆盖所述金属线层、剩余的第二牺牲层、层间介质层、且横跨所述开口的绝缘层。

可选地，所述第二牺牲层的特征尺寸为1-20nm。

可选地，所述第二牺牲层的形成工艺为干法刻蚀。

可选地，所述干法刻蚀的采用的刻蚀气体包括O₂。

可选地，所述干法刻蚀的工艺参数包括：刻蚀气体的流量为10-100sccm；压力为10-200mTorr；功率为100-500W。

可选地，所述沟槽和所述第二牺牲层在同一工艺步骤中形成。

可选地，所述去除所述第一掩膜层暴露出的部分第二牺牲层和所述部分第二牺牲层底部的第一牺牲层采用的工艺为湿法刻蚀。

可选地，所述湿法刻蚀采用的化学试剂包括HF。

可选地，所述湿法刻蚀的工艺参数范围包括：浓度为0.1％-5％的HF。

可选地，所述第一牺牲层的材料为SiO₂。

可选地，所述第一牺牲层的厚度为

可选地，所述层间介质层的材料为k值小于3.0的低K介质材料，所述层间介质层的材料包括C、Si、O、H元素。

可选地，所述层间介质层的厚度为

可选地，还包括：形成在所述层间介质层表面的缓冲层，形成在所述缓冲层表面的第二掩膜层，所述沟槽还贯穿所述第二掩膜层和缓冲层。

可选地，所述缓冲层的材料为SiO₂；所述第二掩膜层的材料为TiN或SiN。

与现有技术相比，本发明的实施例具有以下优点：

本发明实施例的半导体器件形成方法中，在基底表面形成第一牺牲层，及位于沟槽侧壁的第二牺牲层，后续去除第一掩膜层暴露出的部分第二牺牲层、以及位于所述部分第二牺牲层底部的第一牺牲层，形成开口，所述开口与绝缘层靠近部分即顶部的口径小，后续形成绝缘层时，用于形成绝缘层的材料不会掉落在开口内，而是以开口两侧的层间介质层为沉积基底进行沉积形成绝缘层，解决了后续绝缘层的沉积困难的问题；所述开口的底部的口径较大，后续所述开口与绝缘层构成的空气间隙的尺寸也较大，有效降低了集成电路的半导体器件的RC效应，提高了半导体集成电路性能；并且，后续部分第二牺牲层和第一牺牲层不会被去除，不会被去除的所述部分第二牺牲层和第一牺牲层后续会用以作为镂空部分层间介质层的支撑，避免所述镂空部分的层间介质层坍塌，提高了半导体器件的质量。

本发明实施例中，所述沟槽和所述第二牺牲层在同一工艺步骤中形成，即在刻蚀形成沟槽的同时形成位于所述沟槽侧壁的层间介质层内的第二牺牲层，节省了工艺步骤，提高了效率，且形成方法简单。

本发明的实施例中，还包括：形成在所述层间介质层表面的缓冲层，形成在所述缓冲层表面的第二掩膜层，所述第二掩膜层不仅可以作为掩膜形成沟槽，还可以避免层间介质层在后续工艺中受到损害，且所述缓冲层还可以有效分担刻蚀工艺时的一部分应力，进一步保护层间介质层避免其受损，形成的半导体集成电路性能更好。

附图说明

图1-图6是现有技术的半导体器件形成过程的剖面结构示意图；

图7是本发明实施例的半导体器件形成方法的流程示意图；

图8-图14是本发明实施例的半导体器件形成过程的剖面结构示意图；

图15-图16是本发明实施例的半导体器件的形成过程的俯视结构示意图。

具体实施方式

正如背景技术所述，现有技术的半导体器件的RC效应仍然较大，半导体集成电路性能较差。

经过研究，发明人发现，现有技术在形成开口时，若开口的尺寸(宽度)过大，后续形成绝缘层时，用于形成绝缘层的材料会掉落在开口内，绝缘层的沉积困难，很难形成覆盖所述金属线并横跨开口的绝缘层，即使形成了绝缘层，空隙间隙的质量也大大受到了影响。因此，受到后续沉积工艺的限制，现有技术形成的空气间隙的尺寸(宽度)通常较小，所述尺寸小的空气间隙能够降低的互连结构中的K值较为有限，所述半导体器件的RC效应仍然较大，半导体集成电路性能较差。

经过进一步研究，发明人发现，如果形成一种顶部口径小、但底部口径较大的开口，后续形成绝缘层时，用于形成绝缘层的材料不会掉落在开口内，而是以开口两侧的层间介质层为沉积基底进行沉积形成绝缘层，不仅解决了后续绝缘层的沉积困难的问题，而且后续形成的空气间隙的尺寸也较大，有效降低了集成电路的半导体器件的RC效应，提高了半导体集成电路性能。

相应的，发明人提供了一种半导体器件形成方法。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

请参考图7，本发明实施例的半导体器件形成方法，包括：

步骤S201，提供基底，所述基底表面依次形成有第一牺牲层、层间介质层以及至少两个贯穿所述层间介质层和第一牺牲层厚度的沟槽；

步骤S203，对所述沟槽侧壁的层间介质层进行处理，形成第二牺牲层；

步骤S205，形成第二牺牲层后，向所述沟槽内填充导电材料，形成金属线层；

步骤S207，形成第一掩膜层，所述第一掩膜层覆盖金属线层和部分所述第二牺牲层，使后续部分第二牺牲层和第一牺牲层不会被去除，作为层间介质层的支撑；

步骤S209，去除所述第一掩膜层暴露出的部分第二牺牲层和所述部分第二牺牲层底部的第一牺牲层，形成开口；

步骤S211，去除所述第二掩膜层，形成覆盖所述金属线层、剩余的第二牺牲层、层间介质层、且横跨所述开口的绝缘层。

请参考图8，提供基底300；所述基底300表面依次形成有刻蚀阻挡层301、第一牺牲层303、层间介质层305、缓冲层307、第二掩膜层308。

其中，所述基底300用于为后续工艺提供工作平台，所述基底300与所述刻蚀阻挡层301接触的部分为绝缘材料。所述基底300内还可以有晶体管等。

所述刻蚀阻挡层301用于后续保护基底300在形成沟槽309时不被损坏，所述刻蚀停止层301的材料为SiN或TiN，所述刻蚀停止层301的形成工艺为沉积工艺，例如物理或化学气相沉积。

所述第一牺牲层303用于为后续形成空气间隙提供平台，还用于后续作为镂空部分层间介质层305的支撑。所述第一牺牲层303选用后续极易被去除的材料，即所述第一牺牲层303与后续形成的金属线层之间具有较大的刻蚀选择比。在本发明的实施例中，所述第一牺牲层303的材料为SiO₂。且考虑到后续形成较大的空气间隙，互连结构中的K值降低，有助于降低RC效应和提高半导体集成电路的性能，而所述空气间隙的高度与所述第一牺牲层303的厚度有关，因此在本发明的实施例中，所述第一牺牲层303的厚度选为

所述层间介质层305用于为后续形成沟槽提供平台，并用于隔离相邻的金属导线，防止短路。所述层间介质层305的形成工艺为沉积工艺，例如物理或化学气相沉积。所述层间介质层305的材料为K值小于3.0的低K介质材料。在本发明的实施例中，所述低K介质材料中包括C、Si、O和H元素，所述层间介质层的厚度为

所述缓冲层307用于在后续刻蚀时提供一个缓冲，分散刻蚀第二掩膜层308时产生的应力，进一步保护层间介质层305。在本发明的实施例中，所述缓冲层307的形成工艺为TEOS工艺或低温氧化工艺(LTO)。所述缓冲层307的材料为SiO₂。

所述第二掩膜层308用于作为后续形成沟槽时的掩膜，所述第二掩膜层308内具有与所述沟槽的形状和位置相对应的图形。所述第二掩膜层308的形成工艺为沉积工艺，例如物理或化学气相沉积。所述第二掩膜层308的材料为TiN或SiN。

需要说明的是，在本发明的其他实施例中，所述基底300表面也可以仅形成有第一牺牲层303和层间介质层305。

请参考图9，刻蚀第二掩膜层308、缓冲层307、层间介质层305、第一牺牲层303和刻蚀阻挡层301，形成至少两个贯穿所述第二掩膜层308、缓冲层307、层间介质层305、第一牺牲层303和刻蚀阻挡层301厚度的沟槽309。

所述沟槽309用于后续填充导电材料形成金属线层，以实现信号的传输。所述沟槽309的形成工艺为干法刻蚀。所述沟槽309的具体形成步骤包括：依次刻蚀所述第二掩膜层308、缓冲层307、层间介质层305第一牺牲层303和刻蚀阻挡层301。

需要说明的是，在本发明的其他实施例中，所述沟槽309也可以采用单图形或双图形的大马士革工艺形成，工艺简单。

需要说明的是，在本发明的其他实施例中，当所述基底300表面仅形成有第一牺牲层303和层间介质层305，所述沟槽309贯穿所述层间介质层305和第一牺牲层303的厚度。

请参考图10，对所述沟槽309侧壁的层间介质层305进行处理，形成第二牺牲层311。

所述第二牺牲层311用于后续被去除形成开口，作为后续形成的空气间隙与绝缘层靠近部分即顶部的口径。为便于后续绝缘层的沉积，所述第二牺牲层311的特征尺寸(平行于基底200方向的尺寸)不能太大。在本发明的实施例中，所述第二牺牲层311的特征尺寸为1-20nm。

所述第二牺牲层311的形成工艺为等离子体氧化工艺或者干法刻蚀工艺。

发明人经过研究后发现，由于干法刻蚀形成沟槽309的过程中，沟槽309的侧壁的层间介质层305内的C元素与刻蚀气体发生反应被消耗，靠近沟槽309侧壁的部分层间介质层305受损，受损后的层间介质层305中主要包括Si、O和H元素，后续比较容易被去除。因此，可以直接将所述受损后的层间介质层305作为第二牺牲层。

在本发明的实施例中，为了节省工艺步骤，简化工艺，节省时间，所述第二牺牲层311和沟槽309在同一工艺步骤中形成，即采用干法刻蚀工艺在形成沟槽309的同时，形成第二牺牲层311。因此，本发明的实施例中的干法刻蚀采用的刻蚀气体包括O₂，所述干法刻蚀刻蚀的工艺参数包括：刻蚀气体的流量为10-100sccm；压力为10-200mTorr；功率为100-500W。

在本发明的实施例中，所述第二牺牲层311形成在沟槽309的两个侧壁。

需要说明的是，在本发明的其他实施例中，所述第二牺牲层311也可以形成在沟槽309的一个侧壁。

请参考图11，待形成第二牺牲层311后，向所述沟槽309内填充导电材料形成金属线层313。

所述金属线层313用于形成金属线，以传递信号，所述金属线层313的材料为导电材料，例如铜、钛、钽、钨等。所述金属线层313的形成过程为：采用沉积工艺例如物理或化学气相沉积工艺沉积覆盖所述基底300和第二掩膜层308的导电薄膜(未图示)；然后采用化学机械抛光工艺(CMP)对所述导电薄膜进行化学机械抛光，暴露出所述层间介质层305和第二牺牲层311，形成金属线层313。

需要说明的是，在本发明的其他实施例中，也可以在形成金属线层313之前，先去除所述第二掩膜层308和缓冲层307，再向所述沟槽309内填充导电材料，最后化学机械抛光形成与所述层间介质层305表面齐平的金属线层313。

请参考图12，形成第一掩膜层315，所述第一掩膜层315覆盖金属线层313和部分所述第二牺牲层311，使后续部分第二牺牲层311和第一牺牲层303不会被去除，以形成防止后续镂空的层间介质层坍塌的支撑。

所述第一掩膜层315用于作为掩膜刻蚀暴露出的部分第二牺牲层311，利于后续形成开口。所述第一掩膜层315内具有定义出开口的形状和位置的图案，在本发明的实施例中，所述第一掩膜层315的材料为光刻胶，所述第一掩膜层315可以覆盖所有的金属线层313或者覆盖部分金属线层313。

考虑到若将沟槽侧壁所有的第二牺牲层311都去除，则层间介质层305的底部会由于没有支撑而塌陷，因此，本发明实施例的形成方法中，所述第一掩膜层315至少覆盖部分所述第二牺牲层311，被覆盖的所述第二牺牲层311后续会被保留而不会被去除，以作为镂空的层间介质层305的支撑，防止镂空部分层间介质层的坍塌。在本发明的实施例中，覆盖部分第二牺牲层的长度占总的第二牺牲层长度的1％-50％。

关于所述第一掩膜层315覆盖的第二牺牲层311的位置，具体包括：

请参考图15，相邻两条金属线例如第一金属线3131和第二金属线3132，当位于所述第一金属线3131和第二金属线3132之间区域的层间介质层305的长度较长时，每相隔一定的安全距离的第二牺牲层311被第一掩膜层315覆盖。所述安全距离为层间介质层305不会塌陷的长度。在本发明的实施例中，所述安全距离为0.5-20μm，即所述第一掩膜层315每隔0.5-20μm覆盖部分第二牺牲层。

请参考图16，相邻四条金属线例如第三金属线3133、第四金属线3134、第五金属线3135和第六金属线3136，第三金属线3133和第四金属线3134之间区域的第一层间介质层3051，第三金属线3133和第五金属线3135之间的第二层间介质层3052，第五金属线3135和第六金属线3136之间的第三层间介质层3053，第六金属线3136和第四金属线3134之间的第四层间介质层3054，当所述第一层间介质层3051、第二层间介质层3052、第三层间介质层3053和第四层间介质层3054交汇时，交汇处的第二牺牲层311可以被第一掩膜层315覆盖。在本发明的实施例中，所述第一掩膜层315还在多个层间介质层交汇处覆盖部分第二牺牲层311。

请参考图13，去除所述第一掩膜层315暴露出的部分第二牺牲层311和所述部分第二牺牲层311底部的第一牺牲层303，形成开口317。

所述去除所述第一掩膜层315暴露出的部分第二牺牲层311和所述部分第二牺牲层311底部的第一牺牲层303采用的工艺为湿法刻蚀，所述湿法刻蚀采用的化学试剂包括HF或H₂O₂。在本发明的实施例中，所述湿法刻蚀的工艺参数范围包括：浓度为0.1％-5％的HF。

所述开口317用于后续和绝缘层一起构成空气间隙。在本发明的实施例中，所述开口317顶部的口径较小，与第二牺牲层311的宽度有关，为1-20nm，后续形成绝缘层时不会受到所述开口的影响，形成的绝缘层的质量仍然较好。并且，所述开口317底部的口径较大，后续形成的空气间隙较大，利于降低互连结构中的K值，降低RC效应，提高半导体集成电路的性能。

请参考图14，去除所述第二掩膜层，形成覆盖所述金属线313、剩余的第二牺牲层311、层间介质层305、且横跨所述开口317的绝缘层319。

去除所述第二掩膜层的工艺为刻蚀工艺或者化学机械抛光工艺。由于采用刻蚀工艺或者化学机械抛光工艺去除所述第二掩膜层的方法已为本领域技术人员所熟知，在此不再赘述。

所述绝缘层319用于隔离相邻层间的导电线。所述绝缘层319的材料为二氧化硅等常见的绝缘材料，在此不再赘述。

所述绝缘层319和开口317之间的区域构成空气间隙(未标示)，以降低互连结构中的K值。在本发明的实施例中，由于形成的开口317顶部的口径小而底部的口径较大，因此后续形成的空气间隙也是顶部的口径小而底部的口径较大，有效起到了降低互连结构中K值的作用，降低了RC效应，提高了半导体集成电路的性能。

上述步骤完成之后，本发明实施例的半导体器件制作完成。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种半导体器件形成方法，其特征在于，包括：

对所述沟槽侧壁的层间介质层进行处理，形成第二牺牲层；

形成第一掩膜层，所述第一掩膜层覆盖金属线层和部分所述第二牺牲层，使后续部分第二牺牲层和第一牺牲层不被去除，作为层间介质层的支撑，所述第一掩膜层覆盖的部分第二牺牲层的长度占总的第二牺牲层长度的1％-50％；

去除所述第一掩膜层，形成覆盖所述金属线层、剩余的第二牺牲层、层间介质层、且横跨所述开口的绝缘层。

2.如权利要求1所述的半导体器件形成方法，其特征在于，所述第二牺牲层的特征尺寸为1-20nm。

3.如权利要求1所述的半导体器件形成方法，其特征在于，所述第二牺牲层的形成工艺为干法刻蚀。

4.如权利要求3所述的半导体器件形成方法，其特征在于，所述干法刻蚀的采用的刻蚀气体包括O₂。

5.如权利要求3所述的半导体器件形成方法，其特征在于，所述干法刻蚀的工艺参数包括：刻蚀气体的流量为10-100sccm；压力为10-200mTorr；功率为100-500W。

6.如权利要求1所述的半导体器件形成方法，其特征在于，所述沟槽和所述第二牺牲层在同一工艺步骤中形成。

7.如权利要求1所述的半导体器件形成方法，其特征在于，所述去除所述第一掩膜层暴露出的部分第二牺牲层和所述部分第二牺牲层底部的第一牺牲层采用的工艺为湿法刻蚀。

8.如权利要求7所述的半导体器件形成方法，其特征在于，所述湿法刻蚀采用的化学试剂包括HF。

9.如权利要求7所述的半导体器件形成方法，其特征在于，所述湿法刻蚀的工艺参数范围包括：浓度为0.1％-5％的HF。

10.如权利要求1所述的半导体器件形成方法，其特征在于，所述第一牺牲层的材料为SiO₂。

11.如权利要求1所述的半导体器件形成方法，其特征在于，所述第一牺牲层的厚度为

12.如权利要求1所述的半导体器件形成方法，其特征在于，所述层间介质层的材料为k值小于3.0的低K介质材料，所述层间介质层的材料包括C、Si、O、H元素。

13.如权利要求1所述的半导体器件形成方法，其特征在于，所述层间介质层的厚度为

14.如权利要求1所述的半导体器件形成方法，其特征在于，还包括：形成在所述层间介质层表面的缓冲层，形成在所述缓冲层表面的第二掩膜层，所述沟槽还贯穿所述第二掩膜层和缓冲层。

15.如权利要求14所述的半导体器件形成方法，其特征在于，所述缓冲层的材料为SiO₂；所述第二掩膜层的材料为TiN或SiN。

16.如权利要求1所述的半导体器件形成方法，其特征在于，第一掩膜层每隔一个安全距离覆盖所述第二牺牲层，所述安全距离为0.5-20μm。