CN103050439A - 互连线结构及互连线结构的形成方法 - Google Patents

互连线结构及互连线结构的形成方法 Download PDF

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Abstract

一种互连线结构和互连线结构的形成方法，其中，互连线结构的形成方法包括：提供半导体衬底，所述半导体衬底中形成有半导体器件；在所述半导体衬底上形成导电层；在所述导电层上形成掩模层；在形成掩模层后，在掩模层和导电层中形成沟槽，所述沟槽的深宽比范围大于0.8；在形成沟槽后，沉积金属间介质层，所述金属间介质层覆盖掩模层并填充沟槽，在沟槽内的金属间介质层中具有空气隙。本发明的导电层上形成掩模层，使得相邻互连线结构之间沟槽的深宽比（沟槽的高度与宽度比）增大，在相邻互连线结构之间形成较大的空气隙，使得相邻互连线之间的介电常数明显减小，显著减小了相邻互连线结构之间的寄生电容，提高了半导体器件的性能。

Description

互连线结构及互连线结构的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种互连线结构及互连线结构的形成方法。
背景技术
现有的形成金属互连线结构的方法，包括：
参照图1，提供半导体衬底100，在所述衬底上形成有介质层101、位于介质层101上的金属层102。
参照图2，在金属层102上形成图形化的光刻胶层（未示出），并以该图形化的光刻胶层为掩模刻蚀金属层102，形成沟槽103，沟槽103两侧的金属层102也就形成了金属互连线。
参照图3，沉积金属间介质层104，金属间介质层104填充沟槽103并覆盖金属层102。
但是，当半导体工业将工艺技术演进至90nm以下，相邻的金属互连线之间的距离变得越来越小，其间产生的寄生电容越来越大，寄生电容不仅影响芯片的运行速度。为了减轻这种问题，半导体工艺以低介质材料取代例如氧化硅等高介电常数的层间介质层及金属间介质层，以降低相邻金属互连线之间的寄生电容。但当工艺技术进入32nm以下，该低介质材料所能起到的降低寄生电容的作用不再明显。而且，即使对90nm以上较大工艺节点的技术，现有的将相邻金属互连线之间的沟槽完全填充满金属层间介质层的方法，也无法满足将相邻金属互连线之间的寄生电容尽量降低到最小的技术要求，例如一些射频集成电路。
更多关于金属互连线结构的形成方法请参考公开号为US2011/0018091A1的美国专利。
发明内容
本发明解决的问题是现有技术形成的金属互连线之间的寄生电容较大。
为解决上述问题，本发明提供了一种新的互连线结构的形成方法，包括：
提供半导体衬底，所述半导体衬底中形成有半导体器件；
在所述半导体衬底上形成导电层；
在所述导电层上形成掩模层；
在形成掩模层后，在掩模层和导电层中形成沟槽，所述沟槽的深宽比范围大于0.8；
在形成所述沟槽后，沉积金属间介质层，所述金属间介质层覆盖掩模层并填充沟槽，在所述沟槽内的金属间介质层中具有空气隙。
可选的，在形成所述导电层之前，在所述半导体衬底上形成层间介质层。
可选的，所述层间介质层和金属间介质层的材料包括低K介质材料或超低K介质材料。
可选的，所述金属间介质层的材料为氧化硅。
可选的，所述层间介质层的材料为氧化硅。
可选的，所述掩膜层包括硬掩膜层。
可选的，所述导电层的材料包括铝、铜或钨。
可选的，所述形成沟槽的方法包括使用光刻、刻蚀工艺。
本发明还提供一种新的互连线结构，包括：
半导体衬底，所述半导体衬底中形成有半导体器件；
位于所述半导体衬底上的互连线；
位于所述互连线上的掩模层；
沟槽，所述沟槽的深宽比范围大于0.8；
金属间介质层，所述金属间介质层覆盖掩模层并填充沟槽，在沟槽内的金属间介质层中具有空气隙。
可选的，在半导体衬底和互连线之间形成有层间介质层，所述层间介质层覆盖所述半导体衬底。
可选的，所述层间介质层和金属间介质层的材料包括低K介质材料或超低K介质材料。
可选的，所述金属间介质层的材料为氧化硅。
可选的，所述层间介质层的材料为氧化硅。
可选的，所述掩模层包括硬掩模层。
可选的，所述互连线的材料包括铝、铜或钨。
与现有技术相比，本发明具有以下优点：
本发明的技术方案在互连线上形成掩模层，使得最终形成的相邻互连线之间沟槽的深宽比（沟槽的高度与宽度比）增大。由于沟槽的深宽比增大，则在沉积金属间介质层时，沟槽内的金属间介质层中更容易形成空气隙。更重要的是，最终形成的空气隙的体积明显增大。相邻互连线之间较大体积的空气隙，使得相邻互连线之间的金属间介质层的介电常数明显减小，也就使得相邻互连线之间的寄生电容显著减小，有效改善了半导体器件之间的RC延迟，而且还进一步减小了驱动互连线所要的功耗，提高了整个半导体器件的性能。尤其是在射频电路应用中，可以明显减少相邻互连线之间的耦合。
附图说明
图1～图3是现有技术的形成带有空气隙的互连线结构方法的剖面结构示意图；
图4是现有技术的互连线结构的剖面结构示意图；
图5是本发明具体实施例的形成带有空气隙的互连线结构的方法流程图；
图6～图8是本发明具体实施例的形成带有空气隙的互连线结构的剖面结构示意图。
具体实施方式
发明人对现有的金属互连线结构的形成方法进行研究发现，参照图4，随着相邻金属互连线之间的间距越来越小，在相邻金属互连线之间的金属间介质层104中形成有空气隙105。发明人进一步对空气隙的问题进行了研究，认识到空气隙105不会增加相邻金属互连线之间的寄生电容，反而会减小寄生电容。在相邻金属互连线之间形成空气隙（air gap），可以作为降低金属互连之间寄生电容的有效方法。
因此，如何在相邻金属互连线之间的金属间介质层中形成空气隙，甚至形成较大体积的空气隙，成为发明人的研究重点。
发明人经过创造性劳动，得到一种新的带有空气隙的互连线结构的形成方法。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参照图6，并结合参照图5，执行步骤S51，提供半导体衬底300，在半导体衬底300中形成有半导体器件（未示出）。
在具体实施例中，所述半导体衬底300的材料可以为单晶硅（Si）、单晶锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在本实施例中，所述半导体衬底300上形成有半导体器件，例如：NMOS晶体管、PMOS晶体管、二极管、电容、电感等。
参照图6，并结合参照图5，执行步骤S52，在半导体衬底300上形成导电层302。所述导电层302用于形成互连线结构。
在具体实施例中，在形成导电层302之前，在半导体衬底300上形成层间介质层301，即所述层间介质层301位于半导体衬底300与导电层302之间。所述层间介质层301用于隔离导电层302与半导体器件。在具体实施例中，层间介质层301可以为单层结构或叠层结构。所述层间介质层301的材料可以包括公知的氧化硅层、或者其他如低K介质材料或超低K介质材料，例如：碳掺杂介质材料、碳掺杂有机硅玻璃、碳掺杂二氧化硅、氟硅玻璃、碳氧化硅中的一种或多种。层间介质层301可以通过化学气相沉积（Chemical VaporDeposition，CVD）的方法形成。
在具体实施例中，所述导电层302的材料选择金属，则导电层302为金属层。当导电层302为金属层时，所述金属层的材料为铝或钨。在本实施例中，所述金属层的材料为铝。铝具有低电阻率，通常作为金属互连线的材料，可以有效降低金属互连线电阻。更重要的是，铝可以更容易被刻蚀，而在后续工艺中的相邻金属层之间形成沟槽。在具体实施例中，形成所述金属层的方法包括溅射工艺，但不限于溅射工艺，也可以为本领域技术人员公知的其他工艺。
参照图6，结合参照图5，执行步骤S53，在导电层302上形成掩模层303。所述掩模层303既在后续形成沟槽过程中起到掩模作用，又可以作为介质层。在具体实施例中，掩模层303的材料选择硬掩模层，所述硬掩模层的材料包括氧化硅、氮化硅或氮氧化硅。形成硬掩模层的方法包括化学气相沉积工艺。更重要的是，掩模层303可以用于增加后续形成的沟槽的深宽比。
参照图7，结合参照图5，执行步骤S54，在形成掩模层303后，在掩模层303和导电层302中形成沟槽304，所述沟槽304的深宽比范围大于0.8，在该范围内，后续的金属间介质层中可以形成空气隙。在本实施例中，所述沟槽的深宽比范围为大于0.8，可以更容易在后续沟槽内的金属间介质层中形成空气隙，而且确保形成较大体积的空气隙。
需要说明的是，由于空气隙的形成和大小与互连线之间沟槽的深宽比有关。一般情况下，作为互连线的导电层，如金属层，厚度是一定的，或者在一个很小的范围内波动。因此，本发明中，在导电层上形成具有一定厚度的掩模层，相对提高了导电层的厚度，使得相邻导电层之间深宽比增大。深宽比增大，可以更容易在相邻导电层之间形成空气隙，并能形成更大体积的空气隙。
在具体实施例中，形成沟槽304的方法包括：使用光刻、刻蚀工艺。具体工艺为：在掩模层303上形成图形化的光刻胶层，所述图形化的光刻胶层定义沟槽304的位置；以图形化的光刻胶层为掩模刻蚀掩模层303；以图形化的光刻胶层和掩模层303为掩模刻蚀导电层302，至暴露半导体衬底300；去除图形化的光刻胶层。当半导体衬底300和导电层302之间包括层间介质层301时，刻蚀导电层302，至暴露层间介质层301停止刻蚀。所述导电层302作为互连线。在本实施例中，所述刻蚀掩模层303和导电层302的方法包括干法刻蚀工艺，如等离子体刻蚀工艺。
参照图7和图8，并结合图5，执行步骤S55，在形成沟槽304后，沉积金属间介质层305，所述金属间介质层305覆盖掩模层303并填充沟槽304，在沟槽304的金属间介质层中具有空气隙306。由于空气隙306的体积大小与沟槽的深宽比有关，沟槽的深宽比越大，就更容易在金属间介质层中形成空气隙，而且形成的空气隙的体积越大。相较于现有技术，本发明的技术方案在导电层302上形成掩模层303，导电层302的高度加上掩模层303的高度，使得沟槽304的高度增加，进一步沟槽304的高度增加，使得相邻互连线之间沟槽304的深宽比（沟槽的高度与宽度比）增大。较大的沟槽深宽比，确保在沉积金属间介质层305时，在沟槽304内的金属间介质层305中形成的空气隙的体积增大。在沟槽304内金属间介质层305中形成较大体积的空气隙，使得相邻互连线之间的金属间介质层的介电常数明显减小，较小的介电常数使得相邻互连线之间的寄生电容减小甚至消失，有效改善了半导体器件之间的RC延迟，使得半导体器件性能趋于稳定，提高了整个半导体器件的性能。
在本实施例中，参照图8，空气隙306的形状为三角形，三角形只是起到示意作用，并不是空气隙的实际形状。在现实生产中，根据具体工艺、实施方法的不同，会形成其他不规则图形。只要使用本发明的技术方案，形成带有空气隙的互连线结构，不管空气隙的形状如何，都在本发明的保护范围之内。
在具体实施例中，金属间介质层305的材料可以选择公知的氧化硅，还包括其他如低K介质材料或超低K介质材料。金属间介质层305的材料选择低K介质材料或超低K介质材料，虽然可以降低相邻互连线之间的介质常数，减小互连线之间的寄生电容，但毕竟某些低K介质材料，尤其是超低K介质材料成本较高，而且目前并没有普及。所以本发明的技术方案，应用到使用普通介质层的金属间介质层的互连线技术，不仅可以显著降低相邻互连线之间介电常数，明显减小互连线之间的寄生电容，而且还可以极大降低生产成本。形成金属间介质层305的方法包括化学气相沉积工艺，例如等离子体增强化学气相沉积工艺，但并非限于此，其他沉积工艺也是可行的。此为本领域技术人员熟知的技术，在此不再赘述。
在具体实施例中，在沉积金属间介质层后，由于该金属间介质层并非完全平坦而是随着衬底表面的图案高低起伏，因此通常采用化学机械抛光（CMP）加以平坦化处理来提升金属间介质层表面的平坦度，以利后续的制造流程。
最后，需要说明的是，相邻互连线之间的深宽比不仅与厚度有关，还与互连线间的距离相关。本发明具体实施例中，虽然没有较详细描述互连线间的距离对互连线间深宽比的影响，但并不否认互连线间的距离对深宽比的影响。因此，在具体生产中，需要根据互连线间的距离、互连线的厚度，调整到合适掩模层的厚度，以达到较佳的深宽比，实现减小互连线间寄生电容的需要。本发明的技术方案，应用到不使用低K介质材料或超低K介质材料的方案中，可以明显有效降低互连线之间的电容。另外，与使用低K介质材料或超低K介质材料的方案相比，不仅可以减小互连线间寄生电容，还可以更好降低生产成本。而且，本发明的技术方案，应用到一些特殊工艺，例如射频电路，可以特别显著地降低互连线间的寄生电容。
参照图8，本发明还提供一种互连线结构，包括：半导体衬底300，在半导体衬底300中形成有半导体器件；位于半导体衬底300上的互连线；位于互连线上的掩模层303；相邻互连线之间为沟槽304（参照图7），沟槽304位于掩模层303和互连线中，所述沟槽304的深宽比范围大于0.8，其中，掩模层303使得沟槽304的深宽比明显增大；金属间介质层305，金属间介质层305覆盖掩模层303并填充沟槽304，在沟槽304内的金属间介质层中具有空气隙306。
在具体实施例中，沟槽304（参照图7）的深宽比范围为大于0.8，使得空气隙306的体积很大，则相邻互连线之间的金属间介质层的介电常数减小，使得相邻互连线之间的寄生电容减小，提高互连线结构的性能。
在具体实施例中，在半导体衬底300和导电层302之间形成有层间介质层301，层间介质层301覆盖半导体衬底300。其中，所述层间介质层301的材料包括氧化硅。但不限于氧化硅，其他低K介质材料或超低K介质材料，都是可行的，均在本发明的保护范围之内。
在具体实施例中，所述金属间介质层305的材料选择氧化硅，但不限于氧化硅，其他低K介质材料或超低K介质材料，都是可行的，均在本发明的保护范围之内。
在具体实施例中，所述掩模层303包括硬掩模层，所述硬掩模层的材料包括氧化硅、氮化硅或氮氧化硅。
在具体实施例中，所述导电层302的材料包括金属，即导电层为金属层，金属层的材料选择铝、铜或钨。金属层作为金属互连线，所述互连线结构为金属互连线结构。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (15)

1.一种互连线结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中形成有半导体器件；
在所述半导体衬底上形成导电层；
在所述导电层上形成掩模层；
在形成掩模层后，在掩模层和导电层中形成沟槽，所述沟槽的深宽比范围大于0.8；
在形成所述沟槽后，沉积金属间介质层，所述金属间介质层覆盖掩模层并填充沟槽，在所述沟槽内的金属间介质层中具有空气隙。
2.如权利要求1所述的形成方法，其特征在于，在形成所述导电层之前，在所述半导体衬底上形成层间介质层。
3.如权利要求2所述的形成方法，其特征在于，所述层间介质层和金属间介质层的材料包括低K介质材料或超低K介质材料。
4.如权利要求1所述的形成方法，其特征在于，所述层间介质层的材料为氧化硅。
5.如权利要求1所述的形成方法，其特征在于，所述金属间介质层的材料为氧化硅。
6.如权利要求1所述的形成方法，其特征在于，所述掩膜层包括硬掩膜层。
7.如权利要求1所述的形成方法，其特征在于，所述导电层的材料包括铝或钨。
8.如权利要求1所述的形成方法，其特征在于，所述形成沟槽的方法包括使用光刻、刻蚀工艺。
9.一种互连线结构，其特征在于，包括：
半导体衬底，所述半导体衬底中形成有半导体器件；
位于半导体衬底上的互连线；
位于互连线上的掩模层；
相邻的互连线之间为沟槽，所述沟槽的深宽比范围大于0.8；
金属间介质层，覆盖掩模层并填充沟槽，在沟槽内的金属间介质层中具有空气隙。
10.如权利要求9所述的互连线结构，其特征在于，在所述半导体衬底和互连线之间形成有层间介质层，所述层间介质层覆盖所述半导体衬底。
11.如权利要求10所述的互连线结构，其特征在于，所述层间介质层和金属间介质层的材料包括低K介质材料或超低K介质材料。
12.如权利要求9所述的互连线结构，其特征在于，所述金属间介质层的材料为氧化硅。
13.如权利要求9所述的互连线结构，其特征在于，所述层间介质层的材料为氧化硅。
14.如权利要求9所述的互连线结构，其特征在于，所述掩模层包括硬掩模层。
15.如权利要求9所述的互连线结构，其特征在于，所述互连线的材料包括铝或钨。
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