CN103337474B - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN103337474B
CN103337474B CN201310217918.7A CN201310217918A CN103337474B CN 103337474 B CN103337474 B CN 103337474B CN 201310217918 A CN201310217918 A CN 201310217918A CN 103337474 B CN103337474 B CN 103337474B
Authority
CN
China
Prior art keywords
connecting line
metal connecting
substrate
medium layer
semiconductor devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310217918.7A
Other languages
English (en)
Other versions
CN103337474A (zh
Inventor
璁镐腹
许丹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201310217918.7A priority Critical patent/CN103337474B/zh
Publication of CN103337474A publication Critical patent/CN103337474A/zh
Application granted granted Critical
Publication of CN103337474B publication Critical patent/CN103337474B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种半导体器件的制造方法，包括：步骤一：提供一衬底；步骤二：在衬底上依次沉积形成金属层和第一介质层；步骤三：刻蚀第一介质层和金属层，形成金属连线和金属连线上的第一介质层图案，暴露出部分衬底；步骤四：在衬底和第一介质层图案上沉积形成阻隔材料层；步骤五：对阻隔材料层进行刻蚀，在相邻的金属连线之间形成至少一个阻隔体；步骤六：在衬底、第一介质层图案和阻隔体上形成第二介质层，并在金属连线和阻隔体之间和/或相邻的阻隔体之间的第二介质层中形成间隙。采用上述方法，可以在金属连线之间的第二介质层中形成间隙，能够有效降低第二介质层的介电常数，降低金属线之间的寄生电容，从而改善互连金属线的RC延迟。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，更具体地说，本发明涉及一种半导体器件的制造方法。
背景技术
随着半导体集成电路特征尺寸的持续减小，后段互连电阻电容延迟（ResistorCapacitor，RC）呈现显著增加的趋势，为了减少RC延迟，引入低介电常数材料，铜互连取代铝互连成为主流工艺。
生产中，随着集成电路特征尺寸的减小，铜互连线的电阻率会急剧增加，特别对于45nm及以下的工艺更明显。然而目前还没有一种电阻率低且高性价比的导电材料可取代铜互连，只能通过降低互连线间介电层的介电常数来降低寄生电容，从容改善RC延迟。通常，互联线之间的介电层为氮化硅，其介电常数基本固定，如何开发出比氮化硅介电常数更低的材料成为金属铜互连工艺的研究热点。
发明内容
本发明提供一种半导体器件的制造方法，以解决上述现有技术中存在的互连线间寄生电容大导致RC延迟严重的问题，从而实现改善互连RC延迟的目的。
为解决上述技术问题，本发明提供一种半导体器件的制造方法，包括：
步骤一：提供一衬底；
步骤二：在所述衬底上依次沉积形成金属层和第一介质层；
步骤三：刻蚀所述第一介质层和金属层，形成金属连线和金属连线上的第一介质层图案，暴露出部分衬底；
步骤四：在所述衬底和第一介质层图案上沉积形成阻隔材料层；
步骤五：对所述阻隔材料层进行刻蚀，在相邻的所述金属连线之间形成至少一个阻隔体；
步骤六：在所述衬底、第一介质层图案和阻隔体上形成第二介质层，并在所述金属连线和阻隔体之间和/或相邻的阻隔体之间的第二介质层中形成间隙。
可选的，在所述步骤四和步骤五之间还包括：对所述阻隔材料层进行化学机械研磨，使第一介质层图案的表面暴露出来。
可选的，在所述步骤五中，所述阻隔体与相邻的一条金属连线之间的距离小于等于预定值。
可选的，相邻的所述阻隔体之间的距离小于等于预定值。
可选的，所述金属层的材料为铜或铝。
可选的，所述第一介质层、阻隔材料层和第二介质层的材料均为氮化硅。
可选的，所述间隙为空气间隙或者真空间隙。
本发明所提供的半导体的制造方法，包括：步骤一：提供一衬底；步骤二：在所述衬底上依次沉积形成金属层和第一介质层；步骤三：刻蚀所述第一介质层和金属层，形成金属连线和金属连线上的第一介质层图案，暴露出部分衬底；步骤四：在所述衬底和介质层图案上沉积形成阻隔材料层；步骤五：对所述阻隔材料层进行刻蚀，在相邻的所述金属连线之间形成至少一个阻隔体；步骤六：在所述衬底、第一介质层图案和阻隔体上形成第二介质层，并在所述金属连线和阻隔体之间和/或相邻的阻隔体之间的第二介质层中形成间隙。而采用上述方法，因为在相邻的金属连线之间存在阻隔体，可以将相邻的金属连线之间的空间被阻隔体隔断，从而形成阻隔间隔较小的空间，这样在形成第二介质层时，会在金属连线和阻隔体之间和/或相邻的阻隔体之间形成间隙，第二介质层中存在间隙，可以有效降低第二介质层的介电常数，从而降低金属线之间的寄生电容，从而改善互连金属线的RC延迟。
附图说明
图1为本发明一实施例的半导体器件的制造方法的流程图；
图2至图8为本发明一实施例的半导体器件的制造方法各步骤的器件结构示意图；
图9为本发明另一实施例的半导体器件的制造方法中步骤六中的器件结构示意图；
图10为本发明又一实施例的半导体器件的制造方法中步骤六中的器件结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件的制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1本发明一实施例的半导体器件的制造方法的流程图，下面结合图1至图8详细说明发明一实施例的半导体器件的制造方法。
步骤一，如图2所示，提供一衬底100；
所述衬底100可以为一硅基底，也可以是已经形成有各种半导体器件的衬底。
步骤二，如图3所示，在所述衬底100上依次沉积形成金属层101和第一介质层102；
所述金属层101用来形成金属互联线，所述金属层101多采用电阻率低的铜或铝，在本实施例中，采用金属铜。所述第一介质层102多采用氮化硅。
步骤三：如图4所示，刻蚀所述第一介质层102和金属层101，形成金属连线1011和金属连线上的第一介质层图案1021；
具体来说，首先采用第一掩膜版对所述第一介质层进行曝光，刻蚀所述第一介质层101，形成第一介质层图案1021，并暴露出部分金属层102的表面；接着，以第一介质层图案1021为掩膜，刻蚀暴露出的金属层102，形成金属连线1011。
步骤四：如图5所示，在所述衬底100和第一介质层图案1021上沉积形成阻隔材料层103；
所述阻隔材料层103可以与所述第一介质层102的材料相同，如氮化硅，也可以选用其他的绝缘介质层，例如，碳化硅、碳氮化硅等。
如图6所示，为了方便后续步骤的进行，在形成阻隔材料层103之后，可以对阻隔材料层103进行化学机械研磨，经所述阻隔材料层103磨平，并暴露出第一介质层图案1021的上表面。
步骤五：如图7所示，对所述阻隔材料层103进行刻蚀，在相邻的所述金属连线1011之间形成阻隔体1031；
具体来说，采用第二掩膜版对所述阻隔材料层103进行刻蚀，在相邻的金属连线1011之间形成阻隔体1031，将相邻的金属连线1011之间的较大距离阻隔成几个较小的阻隔间隔。
步骤六：如图8所示，在所述衬底100、第一介质层图案1021和阻隔体1031上形成第二介质层104。
因为相邻的金属连线1011之间的较大距离被阻隔体1031阻隔成几个较小的阻隔间隔，因此在较小的阻隔间隔中形成第二介质层104时，就会在所述金属连线1011和阻隔体1031之间形成空气间隙或者真空间隙105。
发明人发现，在相邻的金属连线之间的距离较小时，在金属连线之间形成介质层时，会在相邻的金属连线之间的介质层中出现空气间隙或者真空间隙，而空气或者真空的介电常数现对于氮化硅或者其他介质材料的介电常数要低的多，因此当相邻的金属连线之间出现空气间隙或者真空间隙时，金属连线之间的寄生电容能够得到有效减小。也就是说，只有当金属连线1011之间的较大距离被阻隔体1031阻隔成的阻隔间隔小于等于某一预定值时，在形成第二介质层104时，才会形成空气间隙或者真空间隙105。
为了使阻隔体1031与相邻的一条金属连线1011之间的距离小于等于预定值，需要在步骤五中，在相邻的两条金属连线1011之间形成一个阻隔体1031，将相邻的两条金属连线1011之间较大距离阻隔成两个较小的阻隔间隔。
如果相邻的两条金属连线1011之间的距离比较大，靠一个阻隔体1031不足以使阻隔后的阻隔间隔小于预定值时，如图9所示，在步骤五中，可以在相邻的两条金属连线1011之间形成多个阻隔体1031，将相邻的两条金属连线1011之间较大距离阻隔成多个较小的阻隔间隔，以使阻隔体1031与相邻的一条金属连线1011之间的距离小于等于预定值，同时相邻的阻隔体1031之间的距离也小于定于预定值，以便在每个阻隔间隔中都可以形成空气间隙或者真空间隙105。
当然，也可以如图10所示，将某些阻隔体1031紧靠金属连线1011，而保持相邻的阻隔体1031之间的距离小于等于预定值，也可以实现在第二介质层104中形成空气间隙或者真空间隙105的目的。
应当理解是，阻隔体的数量以及所在位置可以根据相邻的金属连线之间的距离做相应的调整，只要满足阻隔体与相邻的一条金属连线之间的距离小于等于预定值或者是相邻的所述阻隔体之间的距离小于等于预定值，就满足了形成空气间隙或者真空间隙的条件，即可实现本发明的目的，因此在上述精神范围内的其他变形都属于本发明的保护范围。
综上所述，采用上述半导体器件制造方法，因为在相邻的金属连线之间增加了阻隔体，可以将相邻的金属连线之间的空间被阻隔体隔断，从而形成阻隔间隔较小的空间，这样在形成第二介质层时，会在金属连线和阻隔体之间和/或相邻的阻隔体之间形成间隙，第二介质层中存在间隙，可以有效降低第二介质层的介电常数，从而降低金属线之间的寄生电容，从而改善互连金属线的RC延迟，提高半导体器件的性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (6)

1.一种半导体器件的制造方法，其特征在于，包括：
步骤一：提供一衬底；
步骤二：在所述衬底上依次沉积形成金属层和第一介质层；
步骤三：刻蚀所述第一介质层和金属层，形成金属连线和金属连线上的第一介质层图案，暴露出部分衬底；
步骤四：在所述衬底和第一介质层图案上沉积形成阻隔材料层；
步骤五：对所述阻隔材料层进行刻蚀，在相邻的所述金属连线之间形成至少一个阻隔体，所述阻隔体与相邻的一条金属连线之间的距离小于等于预定值；
步骤六：在所述衬底、第一介质层图案和阻隔体上形成第二介质层，并在所述金属连线和阻隔体之间和/或相邻的阻隔体之间的第二介质层中形成间隙。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤四和步骤五之间还包括：对所述阻隔材料层进行化学机械研磨，使第一介质层图案的表面暴露出来。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，相邻的所述阻隔体之间的距离小于等于预定值。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述金属层的材料为铜或铝。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一介质层、阻隔材料层和第二介质层的材料均为氮化硅。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述间隙为空气间隙或者真空间隙。
CN201310217918.7A 2013-06-03 2013-06-03 半导体器件的制造方法 Active CN103337474B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310217918.7A CN103337474B (zh) 2013-06-03 2013-06-03 半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310217918.7A CN103337474B (zh) 2013-06-03 2013-06-03 半导体器件的制造方法

Publications (2)

Publication Number Publication Date
CN103337474A CN103337474A (zh) 2013-10-02
CN103337474B true CN103337474B (zh) 2017-08-25

Family

ID=49245611

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310217918.7A Active CN103337474B (zh) 2013-06-03 2013-06-03 半导体器件的制造方法

Country Status (1)

Country Link
CN (1) CN103337474B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102473660B1 (ko) 2016-02-22 2022-12-02 삼성전자주식회사 메모리 소자 및 그 제조 방법
CN112750753B (zh) * 2019-10-29 2022-06-03 长鑫存储技术有限公司 半导体器件及其制作方法
CN115332168A (zh) * 2022-10-13 2022-11-11 长鑫存储技术有限公司 一种半导体结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1247384A (zh) * 1998-09-08 2000-03-15 日本电气株式会社 半导体器件及其制造方法
CN101714565A (zh) * 2008-10-01 2010-05-26 东部高科股份有限公司 半导体器件及其制造方法
CN103050439A (zh) * 2012-12-19 2013-04-17 上海宏力半导体制造有限公司 互连线结构及互连线结构的形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040232552A1 (en) * 2002-12-09 2004-11-25 Advanced Micro Devices, Inc. Air gap dual damascene process and structure
US7928003B2 (en) * 2008-10-10 2011-04-19 Applied Materials, Inc. Air gap interconnects using carbon-based films

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1247384A (zh) * 1998-09-08 2000-03-15 日本电气株式会社 半导体器件及其制造方法
CN101714565A (zh) * 2008-10-01 2010-05-26 东部高科股份有限公司 半导体器件及其制造方法
CN103050439A (zh) * 2012-12-19 2013-04-17 上海宏力半导体制造有限公司 互连线结构及互连线结构的形成方法

Also Published As

Publication number Publication date
CN103337474A (zh) 2013-10-02

Similar Documents

Publication Publication Date Title
CN102870212B (zh) 具有自对准介电帽的互连结构的结构和制造方法
JP6244474B2 (ja) スルー基板ビアおよび前側構造を製造するためのデバイス、システムおよび方法
CN104167422A (zh) 可变电阻存储器结构及其形成方法
CN105609431B (zh) 半导体结构及其形成方法
KR100652298B1 (ko) 반도체 소자의 ｍｉｍ 캐패시터 제조 방법
CN102324427B (zh) 一种金属薄膜电阻结构及其制造方法
CN103337474B (zh) 半导体器件的制造方法
CN107591389A (zh) 内牺牲间隔件的互连
KR102412190B1 (ko) 스택된 다마신 구조를 포함하는 반도체 장치 및 이의 제조 방법
CN102446827A (zh) 一种去除金属层冗余金属填充的制造工艺
TWI707401B (zh) 基本原則區域中完全對準介層窗
US9484398B2 (en) Metal-insulator-metal (MIM) capacitor
CN105489549B (zh) 一种铜互连结构及其制造方法、电子装置
CN102339790A (zh) 半导体器件制作方法
CN102339791B (zh) 一种半导体器件制作方法
CN102332399A (zh) 超低介电材料的化学机械抛光方法
JP2022527203A (ja) ダブル・メタル・パターニング
CN103474387B (zh) 沟槽间形成空气间隔的方法
CN101982879A (zh) 一种低介电常数介质与铜互连的结构及其集成方法
CN102361019A (zh) 一种半导体器件制作方法
CN100483678C (zh) 半导体结构及其形成方法
CN102339793A (zh) 一种半导体器件制作方法
CN102969270A (zh) 半导体器件及其制作方法
CN102412198B (zh) 半导体器件制作方法
US9059111B2 (en) Reliable back-side-metal structure

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI

Effective date: 20140430

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20140430

Address after: 201203 Shanghai Zhangjiang hi tech park Zuchongzhi Road No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201203 Shanghai Guo Shou Jing Road, Pudong New Area Zhangjiang hi tech Park No. 818

Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant