JP2022527203A - ダブル・メタル・パターニング - Google Patents

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Abstract

技術は、方法および半導体デバイスに関する。マンドレルが、基板上に形成され、マンドレルが第１のメタル層を含む。第２のメタル層が、第１のメタル層に隣接して基板上に形成され、第１および第２のメタル層がスペーサ材料によって分離される。

Description

本発明は、一般に半導体デバイスのための製造方法および得られる構造に関し、特に、インターコネクトまたは配線のためのダブル・メタル・ダブル・パターニング（ｄｏｕｂｌｅ ｍｅｔａｌ ｄｏｕｂｌｅ ｐａｔｔｅｒｎｉｎｇ）を使用する方法および構造に関する。
配線工程（ＢＥＯＬ）は、トランジスタ、キャパシタ、抵抗体、等の個別の回路デバイスがウェハ上で配線を用いて相互接続される集積回路（ＩＣ）製造の第２の部分である。配線用の一般的な金属は、銅およびアルミニウムを含む。ＢＥＯＬは、金属の第１の層がウェハに堆積されるときに一般に始まる。ＢＥＯＬは、コンタクト、絶縁性層（誘電体）、メタル・レベルおよびチップ－パッケージ接続用のボンディング・サイトを含む。マルチ・パターニングが相補型金属－酸化物－半導体（ＣＭＯＳ）製造のために実行されてきている。配線をパターニングするための実際的な方式の中で、自己整合ダブル・パターニング（ＳＡＤＰ）および自己整合クアドルプル・パターニング（ＳＡＱＰ）が、配線を形成するために使用される。小さな寸法で、適切なインターコネクト・ピッチを実現することが、ますます難しくなってきている。
そのために、当技術分野には前述の問題に対処する必要性がある。
第１の態様から見ると、本発明は、半導体デバイスを形成する方法を提供し、この方法は、第１のメタル層を含むマンドレルを基板上に形成することと、第１のメタル層に隣接して基板上に第２のメタル層を形成することであって、第１および第２のメタル層がスペーサ材料によって分離される、第２のメタル層を形成することとを含む。
さらなる態様から見ると、本発明は、半導体デバイスを提供し、この半導体デバイスは、基板上に形成され、第１のメタル層を含むマンドレルと、第１のメタル層に隣接して基板上に形成された第２のメタル層であって、第１および第２のメタル層がスペーサ材料によって分離される、第２のメタル層とを備える。
発明の実施形態は、半導体デバイスを形成するための方法に向けられる。この方法の非限定的な例は、第１のメタル層を含むマンドレルを基板上に形成することと、第１のメタル層に隣接して基板上に第２のメタル層を形成することであって、第１および第２のメタル層がスペーサ材料によって分離される、第２のメタル層を形成することとを含む。
発明の実施形態は、半導体デバイスに向けられる。この半導体デバイスの非限定的な例は、基板上に形成され、第１のメタル層を含むマンドレルと、第１のメタル層に隣接して基板上に形成された第２のメタル層であって、第１および第２のメタル層がスペーサ材料によって分離される、第２のメタル層とを含む。
さらなる技術的な特徴および利点は、本発明の技術を通して実現される。発明の実施形態および態様は、本明細書において詳細に説明され、特許請求した主題の一部と考えられる。より良く理解するために、詳細な説明および図面を参照されたい。
本発明を、単に例として、下記の図に図示したような、好ましい実施形態を参照して説明する。
発明の実施形態による製造作業の初期のセットの後の半導体デバイスの等角図である。 発明の実施形態による製造作業の後の半導体デバイスの等角図である。 発明の実施形態による製造作業の後の半導体デバイスの等角図である。 発明の実施形態による製造作業の後の半導体デバイスの等角図である。 発明の実施形態による製造作業の後の半導体デバイスの等角図である。 発明の実施形態による図５Ａの半導体デバイスの側面図である。 発明の実施形態による図５Ａの半導体デバイスの平面図である。 発明の実施形態による製造作業の後の半導体デバイスの等角図である。 発明の実施形態による図６Ａの半導体デバイスの側面図である。 発明の実施形態による図６Ａの半導体デバイスの平面図である。 発明の実施形態による製造作業の後の半導体デバイスの等角図である。 発明の実施形態による製造作業の後の半導体デバイスの等角図である。 発明の実施形態による図８Ａの半導体デバイスの側面図である。 発明の実施形態による製造作業の後の半導体デバイスの等角図である。 発明の実施形態による図９Ａの半導体デバイスの側面図である。 発明の実施形態による図９Ａの半導体デバイスの平面図である。 発明の実施形態による製造作業の後の半導体デバイスの等角図である。 発明の実施形態による製造作業の後の半導体デバイスの等角図である。 発明の実施形態による図１１Ａの半導体デバイスの側面図である。 発明の実施形態による図１１Ａの半導体デバイスの平面図である。
本明細書に描かれた図は、例示的である。発明の思想から逸脱することなく本明細書において記載した図または作業への多くの変形があり得る。例えば、動作を違った順番で実行することができる、または動作を、追加する、削除するまたは変更することができる。また、「結合された」という用語およびその変形形態は、２つの要素同士の間に通信経路を有することを述べており、要素同士の間に介在する要素／接続のない状態での要素同士の間の直接接続を意味しない。これらの変形形態のすべては、明細書の一部と考えられる。
発明の実施形態の添付の図および下記の詳細な説明では、図に図示された様々な要素は、２桁または３桁の参照番号を与えられる。少しの例外で、各々の参照番号の左端の桁は、その要素が最初に図示される図に対応する。
簡潔さの目的で、半導体デバイス製造および集積回路（ＩＣ）製造に関する従来技術を、本明細書では詳細に説明することも説明しないこともある。その上、本明細書において説明する様々なタスクおよびプロセス・ステップを、本明細書で詳細には説明しない追加のステップまたは機能を有するより包括的な処理手続きまたはプロセスへと組み込むことができる。特に、半導体デバイスおよび半導体に基づくＩＣの製造における様々なステップは、良く知られており、そのため、簡潔さのために、多くの従来型のステップは、本明細書では簡潔に述べられるに過ぎないだろうまたは良く知られたプロセスの詳細を与えることなく完全に省略されるだろう。
ここで発明の態様により具体的に関連する技術の概要に転じると、集積回路上のトランジスタ、キャパシタ、等のようなデバイスのサイズが小さくなるにつれて、インターコネクト・ピッチのスケーリングは、より難しくなる。ＳＡＤＰプロセスを、インターコネクトを形成するために使用することができるが、これは多くの込み入ったステップを必要とする。
ここで発明の態様の概要に転じると、発明の１つまたは複数の実施形態は、ダブル・メタル・ダブル・パターニング（ＤＭＤＰ）を使用する半導体デバイスおよび方法を提供する。発明の実施形態によれば、ＤＭＤＰは、コバルト、ルテニウム、ニッケルなどの代替金属の使用を認めることによって金属抵抗制御を提供し、最先端の自己整合ダブル・パターニング（ＳＡＤＰ）方式よりも５０％少ないプロセス作業を利用する集積化方式を利用する。例えば、発明の実施形態によれば、２つの異なる金属のうちの一方がマンドレルの機能を果たし、半導体デバイス上に残るという理由で、ＤＭＤＰは、最先端のＳＡＤＰよりも少ないプロセス・ステップおよび少ないエッチング・ステップで２つの異なる金属をパターニングできる。これゆえ、犠牲マンドレルを形成し、その後で犠牲マンドレルを除去する製造プロセスは、発明の実施形態にとっては必要でない。
本発明の態様のより詳細な説明にここで転じると、図１は、発明の実施形態による半導体デバイス１００の等角図を描いている。初期の製造作業の後では、半導体デバイス１００は、基板１０２上に形成した層１０４を含む。基板１０２は、半導体材料から形成される。基板１０２を、シリコン（Ｓｉ）、シリコン・ゲルマニウム、ＩＩＩ－Ｖ族材料、等とすることができる、とはいえ他の材料を使用することができる。層１０４は、酸化物材料、窒化物材料などの誘電体材料を含むことができる。第１のメタル層１０６を、先のレベル／層１０４上に形成する。発明の１つまたは複数の実施形態では、先のレベル／層１０４が省略されることがあり、第１のメタル層１０６を基板１０２上に形成することができる。第１のメタル層１０６の材料例としては、コバルト、ルテニウム、ニッケル、タングステン、白金などの代替金属を挙げることができる。第１のメタル層１０６の他の材料例としては、タングステン、銅、アルミニウム、金、銀、等を挙げることができる。ハード・マスク層１０８を第１のメタル層１０６上に形成する。ハード・マスク層１０８は、酸化物材料および窒化物材料を含むことができる。標準的なリソグラフィ技術を、半導体デバイス１００の製造プロセスで実施することができる。
図２は、発明の実施形態による半導体デバイス１００の等角図を描いている。マンドレル・パターニングを実行する。エッチングは、ハード・マスク層１０８をパターニングするために実行することができ、ハード・マスク層１０８のパターンを、第１のメタル層１０６へとエッチングし、これによりマンドレル２０２を形成する。反応性イオン・エッチング（ＲＩＥ）または他のエッチングを、マンドレル２０２を形成するために使用することができる。非金属材料からマンドレルを別に形成しなければならないのではなく、第１のメタル層１０６自体がマンドレル２０２になる。加えて、第１のメタル層１０６のパターニングした材料であるマンドレル２０２は残り（すなわち、エッチングで除去されない）、インターコネクトとして使用されるメタル配線になる。主なエッチング薬品は、例えば、アルミニウム、ルテニウム、チタンに対してＣｌ２／ＢＣｌ２であり、タングステンに対してＳＦ６である。
図３は、発明の実施形態による半導体デバイス１００の等角図を描いている。スペーサ材料３０２を半導体デバイス１００上に形成する。スペーサ材料３０２を、原子層堆積、スピン・オン誘電体、等を含め様々な堆積技術を使用して堆積することができる。スペーサ材料３０２は、酸化物材料および窒化物材料などの誘電体材料を含むことができる。また、スペーサ材料３０２の材料例としては、グラフェン、カーボン・ナノチューブ、およびナノカーボンと呼ばれることがあるフラーレンなどのカーボン系材料を挙げることができる。他のカーボン系材料は、炭窒化ケイ素ホウ素（ＳｉＢＣＮ）、シリコン・オキシカーバイド（ＳｉＯＣ）、窒化ケイ素炭素（ＳｉＣＮ）、窒化ケイ素酸素炭素（ＳｉＯＣＮ）、等を含むことができる。炭素材料が図６Ａ、図６Ｂ、および図６Ｃの層１０４全体にわたりエッチングされるときに、炭素材料は、下流プロセスに対する十分なエッチング選択性を与えるように選択される。さらに、スペーサ材料３０２は、下記にさらに論じるように、スペーサ材料３０２が隣接するメタル配線同士の間の物理的分離および電気的分離を与えるように、十分な厚さを有する。
図４は、発明の実施形態による半導体デバイス１００の等角図を描いている。バックフィル堆積およびエッチ・バックを実行する。例えば、充填材料４０２を堆積し、スペーサ材料３０２上で止まるエッチ・バックを実行する。充填材料４０２を、スピン・オン・ガラス（ＳＯＧ）として形成することができ、ＳＯＧは狭いギャップを埋めるために液体の形態で付けられる層間誘電性材料であり、したがって平坦化に寄与する。
図５Ａは、発明の実施形態による半導体デバイス１００の等角図を描いている。図５Ｂは、発明の実施形態による図５Ａの半導体デバイス１００の側面図を描いている。図５Ｃは、発明の実施形態による図５Ａの半導体デバイス１００の平面図を描いている。非マンドレル・リソグラフィを実行する。従来技術では、犠牲マンドレルを、所望の形状を有する後の外形を形成するためにプレースホルダとして使用し、次いで犠牲マンドレルを除去する。発明の実施形態は、パターニングした第１のメタル層１０６がマンドレルであるまたはマンドレルとして機能するあるいはその両方でありマンドレル２０２の除去を必要としない。したがって、発明の実施形態は、マンドレル２０２が従来技術において使用される犠牲マンドレルではないという理由で、非マンドレル・プロセスを利用する。ブロック・マスク５０２を堆積し、標準的なリソグラフィを使用してパターニングする。ブロック・マスク５０２は、有機平坦化層（ＯＰＬ）を含むことができる。任意選択で、ブロック・マスク５０２は、ＯＰＬ層上に形成される反射防止コーティング（ＡＲＣ）層を含むことができる。トレンチ５０４を、ブロック・マスク５０２内に形成する。トレンチ５０４は、充填材料４０２およびスペーサ材料３０２の一部を露出させる。いくつかの例では、スペーサ材料３０２の上面は、トレンチ５０４内に露出されないかもしれない。トレンチ５０４を、メタル配線用の金属の堆積のための準備で形成する。従来のＳＡＤＰ集積化では、非マンドレル領域は、存在する従来の犠牲マンドレルを有することに常に依存することが注目される。従来技術においては非マンドレル領域に何もないという理由で、発明の実施形態で論じた非マンドレル・リソグラフィを実行する必要がなく、実行することは考えられない。しかしながら、発明の実施形態によるこのＤＭＤＰ集積化では、非マンドレル・リソグラフィは、非マンドレル領域内のバックフィル材料４０２のために可能である。このことは、パターニングした第１のメタル層１０６がマンドレルであるまたはマンドレルとして作用するという理由で、第１のメタル層１０６のパターニングした材料以外の外形を含む非マンドレル外形の形状を規定する能力を可能にする。
図６Ａは、発明の実施形態による半導体デバイス１００の等角図を描いている。図６Ｂは、発明の実施形態による図６Ａの半導体デバイス１００の側面図を描いている。図６Ｃは、発明の実施形態による図６Ａの半導体デバイス１００の平面図を描いている。スペーサ・エッチを、露出した充填材料４０２および除去したバックフィル材料４０２の直下のスペーサ材料３０２をエッチングするために実行する。反応性イオン・エッチング（ＲＩＥ）を実行することができる。上に述べたように、スペーサ材料３０２は、バックフィル材料４０２、ＳＯＧ材料に対して選択的であるエッチングをスペーサ材料に与える炭素系の材料である。加えて、非マンドレル外形サイズ（ＣＤ）（すなわち、露出したバックフィル材料４０２を除去した後で、第２のメタル層８０２が図８Ａおよび図８Ｂにおいて形成されるだろう場所）は、スペーサ材料３０２によって、特にスペーサ材料３０２同士の間の層１０４を露出させる除去したバックフィル材料４０２の前の場所によって規定されることが予想される。結果として、バックフィル材料４０２は、第２のメタル層８０２の堆積のための準備においてエッチングで除去されるように選定される。
図７は、発明の実施形態による半導体デバイス１００の等角図を描いている。ブロック・マスク５０２を除去する。例えば、ＯＰＬ層を、プラズマ剥離プロセスを使用して剥離することができる。ＯＰＬを除去することは、最上部のＡＲＣ層を同時に除去する。
図８Ａは、発明の実施形態による半導体デバイス１００の等角図を描いている。図８Ｂは、発明の実施形態による図８Ａの半導体デバイス１００の側面図を描いている。第２の金属堆積を実行する。第２のメタル層８０２を、標準的なリソグラフィ技術を使用して半導体デバイス１００上に堆積する。より具体的に、第２のメタル層８０２を、除去したバックフィル材料４０２の前の場所に形成する。図６Ａおよび図６Ｂにこれまでに見られるように、トレンチ５０４は、バックフィル材料４０２の除去の後で拡大した深さを有する。
第２のメタル層８０２の材料例としては、コバルト、ルテニウム、ニッケル、タングステン、白金などの代替金属を挙げることができる。第２のメタル層８０２の他の材料例としては、銅、アルミニウム、金、銀、等を挙げることができる。第１のメタル層１０６および第２のメタル層８０２を、異なる材料とすることができることが注目され、このことが異なる材料を用いてダブル・メタル配線を相応して形成する。この方法で、複数のメタル配線を異なる材料から形成することができるという理由で、１つの配線は、もう１つのメタル配線とは異なる特性を有することができる。いくつかの例では、第１のメタル層１０６および第２のメタル層８０２を同じ材料とすることができることが考えられる。マンドレルへとパターニングされている第１のメタル層１０６がダブル・メタル配線のうちの一方になるように残る、これゆえ、犠牲マンドレルを形成し、その後で除去する製造プロセスが省略されることが注目される。
図９Ａは、発明の実施形態による半導体デバイス１００の等角図を描いている。図９Ｂは、発明の実施形態による図９Ａの半導体デバイス１００の側面図を描いている。図９Ｃは、発明の実施形態による図９Ａの半導体デバイス１００の平面図を描いている。化学機械平坦化／研磨（ＣＭＰ）を、第２のメタル層８０２の余分な部分、スペーサ材料３０２の一部分、およびハード・マスク層１０８を除去するために第２のメタル層８０２の上に実行する。ＣＭＰは、第１のメタル層１０６上で止まる。上に記したように、ＣＭＰはまた、第１のメタル層１０６の最上部のハード・マスク層１０８を除去し、これゆえ、第１のメタル層１０６および第２のメタル層８０２の最上部が露出される。第１のメタル層１０６および第２のメタル層８０２は、メタル配線であり、これらはインターコネクトとも呼ばれる。
側面図での第１のメタル層１０６および第２のメタル層８０２に関して、メタル配線の各々の幅は、約４０ナノメートル（ｎｍ）よりも小さい。４０ｎｍよりも小さい線幅を有することによって、第１のメタル配線層１０６と第２のメタル配線層８０２とが２つの異なる金属であるときに、第１のメタル配線層１０６および第２のメタル配線層８０２は、異なる配線抵抗を有することができる。第１のメタル配線／第１のメタル配線層１０６の線幅および第２のメタル配線／第２のメタル配線層８０２の線幅は、側面図に最も良く見られる。３つのメタル配線が図示されているが、半導体デバイス１００は、３つのメタル配線に限定されず、当業者には理解されるように、トランジスタ、キャパシタ、抵抗体などの個別の回路デバイスへの接続を作るために数多くのメタル配線を有することができることが認識されるはずである。
ライナを堆積する選択肢として、図１０は、発明の実施形態による半導体デバイス１００の等角図を描いている。図１０は、図７の製造作業から続く。ライナ１００２を、半導体デバイス１００の上面に堆積することができる。共形堆積技術を使用することができる。第２のメタル層８０２は、標準的なリソグラフィ技術を使用してライナ１００２上にここで堆積される。第２のメタル層８０２の材料例は、上に記されている。ライナ１００２は、接着層、拡散層、等であってもよいまたはこれらとして作用する。任意選択のライナ１００２の材料は、第２のメタル層８０２の材料によって異なることがある。例えば、第２のメタル層８０２が銅であるケースでは、ライナ１００２を、ＴｉＮ、ＴａＮ、等とすることができる。第２のメタル層８０２がアルミニウムであるケースでは、ライナ１００２を、ＴｉＮ、Ｔａ、等とすることができる。第２のメタル層８０２がコバルトであるケースでは、ライナ１００２を、ＴｉＮとすることができる。第２のメタル層８０２がルテニウムであるケースでは、ライナ１００２は利用されない。
図１１Ａは、発明の実施形態による半導体デバイス１００の等角図を描いている。図１１Ｂは、発明の実施形態による図１１Ａの半導体デバイス１００の側面図を描いている。図１１Ｃは、発明の実施形態による図１１Ａの半導体デバイス１００の平面図を描いている。図９Ａ、図９Ｂ、および図９Ｃに記したように、ＣＭＰを第２のメタル層８０２の上に実行する。ＣＭＰは、第１のメタル層１０６上で止まる。また、ＣＭＰは、第１のメタル層１０６の最上部のハード・マスク層１０８を除去し、ライナ１００２の一部分を除去する。したがって、第１のメタル層１０６および第２のメタル層８０２の最上部が露出する。第１のメタル層１０６および第２のメタル層８０２はメタル配線であり、これらはまたインターコネクトとも呼ばれる。
半導体デバイス１００を形成する方法が、発明の実施形態にしたがって提供される。マンドレル２０２を基板１０２上に形成し、マンドレル２０２は第１のメタル層１０６を含む。第２のメタル層８０２を、第１のメタル層１０６に隣接して基板１０２上に形成し、第１および第２のメタル層をスペーサ材料３０２によって分離する。
誘電体層（例えば、層１０４）を、基板１０２とマンドレル２０２との間の介在層として形成する。誘電体層（例えば、層１０４）は、基板１０２と第２のメタル層８０２との間に形成された介在層である。マンドレル２０２の側部には、スペーサ材料３０２が形成される。
第１のメタル層１０６に隣接して基板１０２上に第２のメタル層８０２を形成することは、マンドレル上にスペーサ材料３０２を形成することと、スペーサ材料３０２上に充填材料４０２を形成することと、充填材料４０２およびスペーサ材料３０２を貫通するトレンチ５０４またはパターンを形成することと、トレンチ５０４またはパターン内に第２のメタル層８０２を形成することとを含む。
第１のメタル層１０６は、第２のメタル層８０２とは異なる材料を含む。第１のメタル層１０６および第２のメタル層８０２は、同じ材料を含む。第１のメタル層はメタル配線であり、第２のメタル層はメタル配線である。ライナ層／ライナ１００２は、第２のメタル層８０２とスペーサ材料３０２との間に形成された介在層である。ライナ層／ライナ１００２は、第２のメタル層８０２と基板１０２との間に形成された介在層である。
本発明の様々な実施形態が、関連する図面を参照して本明細書において説明される。代替の実施形態を、この発明の範囲から逸脱せずに考案することができる。様々な接続および位置的な関係（例えば、上方に、下方に、隣接して、等）が、下記の説明および図面の要素同士の間で述べられるけれども、当業者なら、本明細書において説明された位置的な関係のうちの多くは、向きが変えられたとしても説明した機能が維持されるときに向きに無関係であることを理解するだろう。これらの接続または位置的な関係あるいはその両方は、別段の記載がない限り、直接的であっても間接的であってもよく、本発明は、この点で限定されるものではない。したがって、要素同士の結合は、直接的な結合または間接的な結合のどちらをも意味する場合があり、要素同士の間の位置的な関係は、直接的なまたは間接的な位置関係である場合がある。間接的な位置関係の例として、層「Ｂ」の上方に層「Ａ」を形成することへの本明細書における言及は、層「Ａ」および層「Ｂ」の関連する特性および機能が中間層によって実質的に変わらない限り、１つまたは複数の中間層（例えば、層Ｃ）が、層「Ａ」と層「Ｂ」との間にある状況を含む。
下記の定義および省略形は、特許請求の範囲および明細書の解釈のために使用される。本明細書において使用するように、「備える（comprises）」、「備えている（comprising）」、「含む（includes）」、「含んでいる（including）」、「有する（has）」、「有している（having）」、「含有する（contains）」もしくは「含有している（containing）」という用語またはこれらの任意の他の変形は、非排他的な包含をカバーするものである。例えば、構成物、混合物、プロセス、方法、物品、または要素のリストを備える装置は、必ずしもこれらの要素だけに限定される必要がないだけでなく、明示的に列挙されていない他の要素またはこのような構成物、混合物、プロセス、方法、物品、もしくは装置に固有な他の要素を含むことができる。
加えて、「例示的な」という用語は、「例、事例または実例として働くこと」を意味するように本明細書では使用される。「例示的」として本明細書では説明されるいずれかの実施形態または設計は、他の実施形態または設計よりも好ましいまたは有利であると必ずしも解釈される必要がない。「少なくとも１つ」および「１つまたは複数」という用語は、１以上の任意の整数、すなわち、１、２、３、４、等を含むように理解される。「複数の」という用語は、２以上の任意の整数、すなわち、２、３、４、５、等を含むように理解される。「接続」という用語は、間接「接続」および直接「接続」を含むことができる。
「１つの実施形態」、「実施形態」、「実施形態例」、等への明細書における言及は、説明した実施形態が特定の特徴、構造、または特性を含むことができるが、すべての実施形態が特定の特徴、構造、または特性を含んでも含まなくてもよいことを示す。その上、このような句は、同じ実施形態を必ずしも参照する必要がない。さらに、特定の特徴、構造、または特性が、実施形態に関連して説明されるときに、明示的に説明されているか否かに拘わらず他の実施形態に関連するこのような特徴、構造、または特性に影響を与えることが当業者の知識内であることが提示される。
本明細書の以降において説明の目的で、「上側」、「下側」、「右」、「左」、「垂直」、「水平」、「最上部」、「底部」という用語およびこれらの派生語は、描かれる図に適応するように説明された構造および方法に関係するはずである。「上に横たわっている」、「頂上に」、「最上部に」、「上に設置される」または「頂上に設置される」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、ここでは、界面構造などの介在する要素が、第１の要素と第２の要素との間に存在することがある。「直接接触」という用語は、第１の構造などの第１の要素と第２の構造などの第２の要素とが、２つの要素の界面のところにいかなる中間の導電性層、絶縁性層または半導体層なしに接続されることを意味する。
例えば、「第２の要素に対して選択的に第１の要素」などの「に対して選択的に」という句は、第１の要素をエッチングすることができ、第２の要素がエッチ・ストップとして作用できることを意味する。
「約」、「実質的に」、「ほぼ」という用語およびこれらの変形は、出願を提出する時点で利用可能な機器に基づく特定の量の測定に付随する誤差の程度を含むものとする。例えば、「約」は、所与の値の±８％または５％、または２％の範囲を含むことができる。
本明細書において前に記したように、簡潔さの目的で、半導体デバイス製造および集積回路（ＩＣ）製造に関係する従来技術を、本明細書において詳細に説明することも説明しないこともある。背景として、しかしながら、本発明の１つまたは複数の実装形態を実施する際に利用することができる半導体デバイス製造プロセスのより一般的な記載を、ここで提供しよう。本発明の１つまたは複数の実施形態を実施する際に使用される特定の製造作業が、個々に知られていることがあるとはいえ、作業の説明した組み合わせまたは本発明の得られた構造あるいはその両方は、独創的である。このように、本発明による半導体デバイスの製造に関係して説明した作業の独特な組み合わせは、半導体（例えば、シリコン）基板に実行される様々な個々に知られた物理的プロセスおよび化学的プロセスを利用し、これらのプロセスのうちのいくつかが、すぐ次の段落で説明される。
一般に、ＩＣへとパッケージングされるだろうマイクロ・チップを形成するために使用される様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピングおよびパターニング／リソグラフィへと分類される。堆積は、ウェハ上へと物質を成長させる、コーティングする、またはそうでなければ移動させる任意のプロセスである。利用可能な技術はとりわけ、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、およびごく最近では原子層堆積（ＡＬＤ）を含む。除去／エッチングは、ウェハから物質を除去する任意のプロセスである。例として、エッチ・プロセス（ウェットまたはドライのいずれか）、および化学機械平坦化（ＣＭＰ）、等が挙げられる。半導体ドーピングは、一般に、拡散によりまたはイオン注入によりあるいはその両方によって、例えば、トランジスタ・ソースおよびドレインをドーピングすることによる電気的特性の変更である。これらのドーピング・プロセスは、炉アニーリングまたは急速熱アニーリング（ＲＴＡ）が続く。アニーリングは、注入したドーパントを活性化するように働く。導電体（例えば、ポリシリコン、アルミニウム、銅、等）および絶縁体（例えば、様々な形態の二酸化ケイ素、窒化ケイ素、等）の両方の膜が、トランジスタおよびその構成要素を接続し分離するために使用される。半導体基板の様々な領域の選択ドーピングは、基板の導電性が電圧の印加で変えられることを可能にする。これらの様々な構成要素の構造を作り出すことによって、最新のマイクロエレクトロニク・デバイスの複雑な回路を形成するために、数百万個のトランジスタを製作すると共に互いに配線することができる。半導体リソグラフィは、基板へのパターンの引き続く転写のために半導体基板上への３次元レリーフ画像またはパターンの形成である。半導体リソグラフィでは、パターンを、フォトレジストと呼ばれる感光性ポリマによって形成する。トランジスタおよび、回路の数百万個のトランジスタを接続する多くの配線を作成する複雑な構造を作るために、リソグラフィおよびエッチ・パターン転写ステップを多数回繰り返す。ウェハに焼き付けられる各々のパターンは、前に形成したパターンとアライメントされ、徐々に導電体、絶縁体および選択的にドーピングした領域が、最終デバイスを形成するために作り上げられる。
図のブロック図は、本発明の様々な実施形態による製造方法または作業方法あるいはその両方の可能な実装形態を図示している。方法の様々な機能／作業が、ブロックによって流れ図に表される。いくつかの代替の実装形態では、ブロックで記された機能が、図に記した順番から外れて起きることがある。例えば、連続して示された２つのブロックを、実際には、実質的に同時に実行することができる、または、含まれる機能に応じて、ブロックが逆の順番で時には実行されることがある。
本発明の様々な実施形態の説明が、例証の目的で提示されてきているが、網羅的なものではないし記載した実施形態に限定されるものでもない。多くの変更および変形が、記載した実施形態の範囲から逸脱せずに当業者には明らかだろう。本明細書において使用した用語法は、実施形態の原理、実際的なアプリケーションもしくは市場で見られる技術に対する技術的な改善を最も良く説明するように、または当業者が本明細書に記載した実施形態を理解することを可能にするように選ばれた。

Claims (20)

  1. 半導体デバイスを形成する方法であって、
    第１のメタル層を含むマンドレルを基板上に形成することと、
    前記第１のメタル層に隣接して前記基板上に第２のメタル層を形成することであって、前記第１および第２のメタル層がスペーサ材料によって分離される、前記第２のメタル層を形成することと
    を含む、方法。
  2. 誘電体層が、前記基板と前記マンドレルとの間に形成された介在層である、請求項１に記載の方法。
  3. 誘電体層が、前記基板と前記第２のメタル層との間に形成された介在層である、請求項１に記載の方法。
  4. 前記スペーサ材料が、前記マンドレルの側部に形成される、請求項１ないし３のいずれか１項に記載の方法。
  5. 前記第１のメタル層に隣接して前記基板上に前記第２のメタル層を形成することが、
    前記マンドレル上に前記スペーサ材料を形成することと、
    前記スペーサ材料上に充填材料を形成することと、
    前記充填材料および前記スペーサ材料を貫通するパターンを形成することと、
    前記パターン内に前記第２のメタル層を形成することと
    を含む、請求項１ないし４のいずれか１項に記載の方法。
  6. 前記第１のメタル層が、前記第２のメタル層とは異なる材料を含む、請求項１ないし５のいずれか１項に記載の方法。
  7. 前記第１のメタル層および前記第２のメタル層が、同じ材料を含む、請求項１ないし５のいずれか１項に記載の方法。
  8. 前記第１のメタル層が、メタル配線を含む、請求項１ないし７のいずれか１項に記載の方法。
  9. 前記第２のメタル層が、メタル配線を含む、請求項１ないし８のいずれか１項に記載の方法。
  10. ライナ層が、前記第２のメタル層と前記スペーサ材料との間に形成された介在層である、請求項１ないし９のいずれか１項に記載の方法。
  11. ライナ層が、前記第２のメタル層と前記基板との間に形成された介在層である、請求項１ないし１０のいずれか１項に記載の方法。
  12. 半導体デバイスであって、
    基板上に形成され、第１のメタル層を含むマンドレルと、
    前記第１のメタル層に隣接して前記基板上に形成された第２のメタル層であって、前記第１および第２のメタル層がスペーサ材料によって分離される、前記第２のメタル層と
    を備える、半導体デバイス。
  13. 誘電体層が、前記基板と前記マンドレルとの間に形成された介在層である、請求項１２に記載の半導体デバイス。
  14. 誘電体層が、前記基板と前記第２のメタル層との間に形成された介在層である、請求項１２に記載の半導体デバイス。
  15. 前記スペーサ材料が、前記マンドレルの側部に形成される、請求項１２ないし１４のいずれか１項に記載の半導体デバイス。
  16. 前記第１のメタル層が、前記第２のメタル層とは異なる材料を含む、請求項１２ないし１５のいずれか１項に記載の半導体デバイス。
  17. 前記第１のメタル層および前記第２のメタル層が、同じ材料を含む、請求項１２ないし１５のいずれか１項に記載の半導体デバイス。
  18. 前記第１のメタル層がメタル配線を含み、前記第２のメタル層がもう１つのメタル配線を含む、請求項１２ないし１７のいずれか１項に記載の半導体デバイス。
  19. ライナ層が、前記第２のメタル層と前記スペーサ材料との間に形成された介在層である、請求項１２ないし１８のいずれか１項に記載の半導体デバイス。
  20. ライナ層が、前記第２のメタル層と前記基板との間に形成された介在層である、請求項１２ないし１８のいずれか１項に記載の半導体デバイス。
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