KR102412190B1 - 스택된 다마신 구조를 포함하는 반도체 장치 및 이의 제조 방법 - Google Patents

스택된 다마신 구조를 포함하는 반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

스택된 다마신 구조를 포함하는 반도체 장치 및 이의 제조 방법을 포함할 수 있다. 상기 반도체 장치는, 기판, 상기 기판 상에 위치하는 듀얼-다마신 상호 접속 구조(dual-damascene interconnect structure), 및 상기 듀얼-다마신 상호 접속 구조 상에 위치하는 싱글-다마신 라인 구조(single-damascene line structure)를 포함하되, 상기 듀얼-다마신 상호 접속 구조는, 도전성 비아(conductive via), 및 상기 도전성 비아 상에서 상기 기판에 대향되는 제1 도전성 라인(conductive line)을 포함하고, 상기 싱글-다마신 라인 구조는, 상기 제1 도전성 라인 상에서 상기 도전성 비아에 대향되는 제2 도전성 라인을 포함한다.

Description

스택된 다마신 구조를 포함하는 반도체 장치 및 이의 제조 방법{Semiconductor device for stacked madascene structures and methods of fabricating the same}
본 발명은 스택된 다마신 구조를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
집적 회로 장치와 같은 반도체 장치는, 사용자, 제품 또는 다른 어플리케이션에 의해 널리 사용된다. 일반적으로, 반도체 장치는 트랜지스터 같은 액티브 장치와, 저항 및 커패시터 같은 패시브 장치를 포함하는 반도체 기판을 포함한다. 반도체 기판 상의 배선 구조(wiring structure)는, 선택적으로 액티브 또는 패시브 장치를 전기적으로 접속시켜, 회로를 구성하는데 이용된다.
반도체 장치의 집적도를 증가시키고, 반도체 장치의 성능을 향상시키기 위하여, 액티브 및 패시브 장치와 배선 구조는 계속해서 크기가 감소될 수 있다. 이러한 스케일 다운(scaling down)으로 인해 배선 구조 내에서 소자간의 상호 접속 숫자는 증가하는 반면, 더 많은 결함 또는 반도체 장치의 낮은 생산 수율이 야기될 수 있다. 또한, 배선 구조의 스케일 다운에 의해 종횡비(aspect ratios)가 증가됨에 따라, 생산 공정의 난이도는 상승하고, 반도체 장치의 신뢰성 또는 수율은 감소될 수 있다. 결론적으로, 배선 구조의 스케일 다운은, 더 작은 단면을 갖게 하고, 요구되는 높아진 성능은 상기 배선 구조가 높은 주파수에서 동작하도록 한다. 이는 전자 이동 효과(electromigration effect)에 대한 문제를 야기할 수 있다.
반도체 장치의 배선 구조는 때때로 다마신 공정을 이용하여 제조된다. 다마신 공정에서 하부 절연층은 오픈 트랜치 또는 도전체가 형성될 비아와 함께 패터닝될 수 있다. 두꺼운 메탈층(예를 들어, 구리)은 실질적으로 상기 트랜치 및 비아에 채워질 수 있고, 상기 절연층 상에 형성될 수 있으며, CMP 공정은 절연층의 상부 위로 형성된 메탈을 제거하는 데 이용될 수 있다. 절연층 내에 인입된 메탈은 제거되지 않고, 이는 패턴화된 도전체가 된다.
싱글-다마신 공정(Single-damascene processes)은 일반적으로, 트랜치 또는 비아와 같은 '단일 형상'을 메탈로 채워 형성한다. 듀얼-다마신 공정(Dual-damascene processes) 일반적으로, 두개의 형상을 한번에 메탈로 채워 형성한다. 예를 들어, 비아 및 상기 비아 위에 위치하는 트랜치는, 듀얼 다마신 공정을 이용하여, 단일 메탈 증착(single metal deposition) 공정에 의해 채워질 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 스택된 다마신 구조를 포함하여 성능이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 스택된 다마신 구조를 포함하여 성능이 개선된 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 위치하는 듀얼-다마신 상호 접속 구조(dual-damascene interconnect structure), 및 상기 듀얼-다마신 상호 접속 구조 상에 위치하는 싱글-다마신 라인 구조(single-damascene line structure)를 포함하되, 상기 듀얼-다마신 상호 접속 구조는, 도전성 비아(conductive via), 및 상기 도전성 비아 상에서 상기 기판에 대향되는 제1 도전성 라인(conductive line)을 포함하고, 상기 싱글-다마신 라인 구조는, 상기 제1 도전성 라인 상에서 상기 도전성 비아에 대향되는 제2 도전성 라인을 포함한다.
본 발명의 몇몇 실시예에서, 상기 듀얼-다마신 상호 접속 구조는, 상기 도전성 비아의 하면 및 측벽과, 상기 도전성 비아 외측에 위치하는 상기 제1 도전성 라인의 하면 및 측벽 상에 형성되는 제1 배리어층(barrier layer)을 더 포함하고, 상기 싱글-다마신 라인 구조는, 상기 제1 도전성 라인의 상면 및 상기 제2 도전성 라인의 하면 사이와, 상기 제2 도전성 라인의 측벽 상에 형성되는 제2 배리어층을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 배리어층은 상기 도전성 비아 및 상기 제1 도전성 라인 사이에는 형성되지 않을 수 있다.
본 발명의 몇몇 실시예에서, 상기 듀얼-다마신 상호 접속 구조는, 상기 기판 상에 위치하는 제1 층간 절연막(intermetal dielectric layer)을 더 포함하되, 상기 제1 도전성 라인과 상기 도전성 비아는, 상기 제1 층간 절연막 내에 형성되고, 상기 싱글-다마신 라인 구조는, 상기 제1 층간 절연막 상에서 상기 기판과 대향되는 제2 층간 절연막과, 상기 제1 및 제2 층간 절연막 사이에 위치하는 캡핑막(capping layer)을 더 포함하되, 상기 제2 도전성 라인은, 상기 제2 층간 절연막 내에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 듀얼-다마신 상호 접속 구조는, 기판 상에 위치하는 제1 층간 절연막을 더 포함하되, 상기 제1 도전성 라인, 상기 도전성 비아, 및 상기 제1 배리어층은 상기 제1 층간 절연막 내에 형성되고, 상기 싱글-다마신 라인 구조는, 상기 제1 층간 절연막 상에서 상기 기판과 대향되는 제2 층간 절연막과, 상기 제1 및 제2 층간 절연막 사이에 위치하는 캡핑막을 더 포함하되, 상기 제2 도전성 라인은, 상기 제2 층간 절연막 내에 형성되고, 상기 캡핑막은, 상기 제1 도전성 라인의 상면 및 상기 제2 도전성 라인의 하면 사이에 형성되고, 상기 제1 및 제2 도전성 라인과 전기적으로 연결되는 상기 제2 배리어층의 일부와 동일 평면 상에 위치할 수 있다.
본 발명의 몇몇 실시예에서, 제1 도전성 라인의 상면은, 상기 제2 도전성 라인의 하면과 일치(congruent)할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 도전성 라인은, 적어도 하나의 제1 간격(gap)을 갖는 복수의 제1 도전성 라인 세그먼트를 포함하고, 상기 제2 도전성 라인은, 적어도 하나의 제2 간격(gap)을 갖는 복수의 제2 도전성 라인 세그먼트를 포함하되, 상기 적어도 하나의 제1 간격은, 상기 적어도 하나의 제2 간격으로부터 측방으로 오프셋(offset)된 것에 해당할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 도전성 라인 세그먼트, 상기 제2 도전성 라인 세그먼트, 및 상기 제1 및 제2 간격은, 전자 이동 효과(electromigration effect)에 의해 영향을 받지 않도록 벽돌 패턴(brick wall pattern)으로 정렬될 수 있다.
본 발명의 몇몇 실시예에서, 상기 듀얼-다마신 상호 접속 구조는, 상기 도전성 비아의 하면 및 측벽과, 상기 도전성 비아 외측에 위치하는 상기 제1 도전성 라인 세그먼트의 하면 및 측벽 상에 형성되는 제1 배리어층을 더 포함하고, 상기 싱글-다마신 라인 구조는, 상기 제1 도전성 라인 세그먼트의 상면 및 상기 제2 도전성 라인 세그먼트의 하면 사이와, 상기 제2 도전성 라인 세그먼트의 측벽 상에 형성되는 제2 배리어층을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 도전성 라인은, 전자 이동 효과(electromigration effect)에 의해 영향을 받지 않을 만큼 짧게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 싱글-다마신 라인 구조는, 제1 싱글-다마신 라인 구조이고, 상기 반도체 장치는, 상기 제1 싱글-다마신 라인 구조 상에서 상기 듀얼-다마신 상호 접속 구조에 대향되는 제2 싱글-다마신 라인 구조를 더 포함하고, 상기 제2 싱글-다마신 라인 구조는, 상기 제2 도전성 라인 상에서 상기 제1 도전성 라인에 대향되는 제3 도전성 라인을 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판, 적어도 하나의 제1 간격을 갖는 복수의 제1 도전성 라인 세그먼트를 포함하고, 상기 기판 상에 위치하는 제1 도전성 라인, 및 적어도 하나의 제2 간격을 갖는 복수의 제2 도전성 라인 세그먼트를 포함하고, 상기 제1 도전성 라인 상에서 상기 기판에 대향되는 제2 도전성 라인을 포함하되, 상기 적어도 하나의 제1 간격은, 상기 적어도 하나의 제2 간격으로부터 측방으로 오프셋(offset)된 것에 해당한다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 도전성 라인은, 다마신 도전성 라인(damascene conductive lines)일 수 있다.
본 발명의 몇몇 실시예에서, 각각의 상기 제1 및 제2 도전성 라인 세그먼트는, 전자 이동 효과에 의해 영향을 받지 않을 만큼 짧게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 도전성 라인은, 상기 제1 도전성 라인 세그먼트의 하면 및 측벽 상에 형성되는 제1 배리어층을 포함하고, 상기 제2 도전성 라인은, 상기 제2 도전성 라인 세그먼트의 하면 및 측벽 상에 형성되는 제2 배리어층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판 상에 위치하는 제1 층간 절연막과, 상기 제1 층간 절연막 상에서 상기 기판과 대향되는 제2 층간 절연막과, 상기 제1 및 제2 층간 절연막 사이에 위치하는 캡핑막을 더 포함하되, 상기 제1 도전성 라인 세그먼트는, 상기 제1 층간 절연막 내에 형성되고, 상기 제2 도전성 라인 세그먼트는, 상기 제2 층간 절연막 내에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판 상에 위치하는 제1 층간 절연막과, 상기 제1 층간 절연막 상에서 상기 기판과 대향되는 제2 층간 절연막과, 상기 제1 및 제2 층간 절연막 사이에 위치하는 캡핑막을 더 포함하되, 상기 제1 도전성 라인 세그먼트는, 상기 제1 층간 절연막 내에 형성되고, 상기 제2 도전성 라인 세그먼트는, 상기 제2 층간 절연막 내에 형성되고, 상기 캡핑막은, 상기 제2 도전성 라인 세그먼트의 하면에 형성되고, 상기 제1 및 제2 도전성 라인과 전기적으로 연결되는 상기 제2 배리어층과 동일 평면 상에 위치할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 다마신 구조(damascene structure), 및 상기 다마신 구조 상에 형성되는 싱글-다마신 라인 구조를 포함한다.
본 발명의 몇몇 실시예에서, 상기 다마신 구조와 상기 싱글-다마신 라인 구조는, 각각 벽돌 패턴으로 정렬되는 복수의 라인 세그먼트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 다마신 구조는, 듀얼-다마신 상호 접속 구조 또는 싱글-다마신 라인 구조를 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 기판 상의 제1 절연막 내에, 서로 연결되는 비아(via) 및 제1 트랜치를 식각하고, 상기 제1 트랜치의 측벽 및 하면과, 상기 비아의 측벽 및 하면에 제1 배리어층을 라이닝(lining)하고, 상기 제1 트랜치의 측벽 및 하면과 상기 비아의 측벽 및 하면에 라이닝된 상기 제1 배리어층 상에, 제1 라인 및 단일 메탈 비아(unitary metal via)를 형성하고, 상기 제1 절연막 상에 위치하는 제2 절연막 내에 제2 트랜치를 식각하고, 상기 제2 트랜치의 측벽 및 상기 제1 라인의 상면의 적어도 일부에 제2 배리어층을 라이닝하고, 상기 제2 트랜치의 측벽 및 상기 제1 라인의 상면의 적어도 일부에 라이닝된 상기 제2 배리어층 상에, 제2 라인을 형성한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 2A는 본 발명의 일 실시예에 따른 반도체 장치의 스택된 다마신 구조를 나타내는 도면이다.
도 2B 내지 2D는 각각 도 2A의 2B, 2C, 2D선을 따라 절단한 단면도이다.
도 3A는 스택된 싱글-다마신 구조를 갖지 않는 종래의 듀얼-다마신 구조를 나타내는 도면이다.
도 3B 내지 3D는 각각 도 3A의 3B, 3C, 3D선을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 5A는 일반화된 전자 이동 수명(electromigration lifetime)과, 다양한 전류 밀도에 대한 라인 길이와의 관계를 나타내는 그래프이다.
도 5B는 도 5A의 5B 영역과 관련된 짧은 길이의 듀얼-다마신 라인을 나타내는 단면도이다.
도 5C는 도 5A의 5C 영역과 관련된 긴 길이의 듀얼-다마신 라인을 나타내는 단면도이다.
도 5D는 도 5A의 5D 영역과 관련된 짧은 길이의 라인 세그먼트를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 스택된 다마신 구조를 포함하는 반도체 장치를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 스택된 다마신 라인 세그먼트 구조를 포함하는 반도체 장치를 나타내는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 스택된 다마신 라인 세그먼트 구조를 포함하는 반도체 장치를 나타내는 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 제1 싱글-다마신 라인 구조 상의 제2 싱글-다마신 라인 구조를 포함하는 반도체 장치를 나타내는 단면도이다.
도 10A 내지 도 10F는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 11A 내지 도 11F는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 시스템의 블록도이다.
도 13은 본 발명의 실시예들에 따른 시스템을 포함하는 휴대폰을 나타내는 사시도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예는 듀얼-다마신 상호 접속 구조(dual-damascene interconnect structure)와, 상기 듀얼-다마신 상호 접속 구조 상에 위치하는 싱글-다마신 라인 구조(single-damascene line structure)를 포함하는 반도체 장치를 제공한다. 싱글-다마신 라인 구조를 듀얼-다마신 상호 접속 구조 상에 직접 스택함으로써(stacking), 배선 구조의 다운 스케일링에도 불구하고, 라인 리던던시(line redundancy)는 증가될 수 있고, 또한 수율도 증가될 수 있다. 또한, 스케일 다운으로 인해 증가되는 저항을 적어도 부분적으로 오프셋(offset)할 수 있어, 저항을 낮출 수 있다. 또한, 스케일 다운에도 불구하고, 반도체 장치의 수율 증가와 신뢰도 증가를 위해, 낮은 종횡비(aspect ratios)가 사용될 수 있다.
또한, 일 실시예에서, 듀얼-다마신 상호 접속 구조와 싱글-다마신 라인 구조는, 각각 벽돌 패턴(brick wall pattern)으로 정렬된 복수의 라인 세그먼트(line segments)를 포함할 수 있다. 이는 짧은 길이의 연결을 이용하여 전자 이동(electromigration) 성능을 개선할 수 있고, 스케일 다운에 의해 발생되는, 높은 전자 이동 수요(electromigration demand)와, 낮은 전자 이동 성능(electromigration performance)을 감소시키기 위한 미세 구조 제어(microstructure control), 구리 합금, 또는 메탈 캡핑(metal capping)의 필요성을 감소시키거나, 제거할 수 있다. 배선의 스케일 다운에 대한 전자 이동 과제의 내용은, "International Technology Roadmap for Semiconductors (ITRS) 2011"의 Page. 20에 개시되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 반도체 장치는 기판(MS)을 포함한다. 기판(MS)은 벌크 단일 물질 또는 화합물 반도체 기판, 또는 반도체 또는 비반도체 기판 상에 형성되는 단일 물질 또는 화합물 반도체 레이어을 포함할 수 있다. 제1 레이어(01)는 기판(MS)상에 배치될 수 있고, 반도체, 절연체, 제1 전도도를 갖는 물질을 포함할 수 있다. 기판(MS)과 제1 레이어(01)는 액티브 장치 또는 패시브 장치를 그 내부 또는 그 위에 포함할 수 있다.
배선 구조(W)는 기판 상에 제공될 수 있고, 또한, 제1 레이어(01) 상에 위치할 수 있다. 배선 구조(W)는 듀얼-다마신 상호 접속 구조(D-D), 및 듀얼-다마신 상호 접속 구조(D-D) 상에 위치하는 싱글-다마신 라인 구조(S-D)를 포함할 수 있다. 듀얼-다마신 상호 접속 구조(D-D)와 싱글-다마신 라인 구조(S-D)는, 하나 이상의 절연층(I) 내에 포함될 수 있다. 듀얼-다마신 상호 접속 구조(D-D)와 싱글-다마신 라인 구조(S-D)는 단일 메탈 구조(unitary metal structures)를 제공할 수 있고, 상기 메탈은 구리를 포함할 수 있다. 추가적으로, 배리어층은 앞에서 설명한 구조 내에 포함될 수 있고, 이에 대한 설명은 아래에서 후술한다. 또한, 제2 레이어(02)는 배선 구조(W) 상에 위치할 수 있다. 제2 레이어(02)는 반도체, 절연체, 제2 전도도를 갖는 물질을 포함할 수 있다.
도 2A는 본 발명의 일 실시예에 따른 반도체 장치의 스택된 다마신 구조를 나타내는 도면이다. 도 2B 내지 2D는 각각 도 2A의 2B, 2C, 2D선을 따라 절단한 단면도이다.
도 3A는 스택된 싱글-다마신 구조를 갖지 않는 종래의 듀얼-다마신 구조를 나타내는 도면이다. 도 3B 내지 3D는 각각 도 3A의 3B, 3C, 3D선을 따라 절단한 단면도이다.
도 2A 내지 도 2D를 참조하면, 싱글-다마신 라인 구조(S-D)는, 듀얼-다마신 상호 접속 구조(D-D)의 트랜치를 형성하는데 사용한 것과, 동일한 마스크 또는 레티클(reticle)을 이용하여 형성될 수 있다. 따라서, 추가적인 마스크 또는 레티클은 필요하지 않을 수 있다. 또한, 도 2B 및 도 3B를 비교해보면, 라인 구조를 위한 적층된 레이어들에서, 트랜치의 메탈 저항은 감소될 수 있다. 또한, 보다 큰 단면적에서, 저항은 감소될 수 있고, 커패시턴스는 증가할 수 있다. 결과적으로, 라인 구조에서 저항-커패시터(RC) 딜레이 레벨이 동일해질 수 있다.
또한, 도 2C, 2D와 도 3C, 3D를 비교해보면, 적층된 라인 구조에서는 저항이 감소되기 때문에, 트랜치 공정을 위한 높은 종횡비는 필요하지 않는다. 게다가, 도 2C, 2D에서는 도 3C, 3D보다 상대적으로 낮은 종횡비가 이용될 수 있다. 이는 높은 종횡비의 구조를 형성하는데 복수의 낮은 종횡비의 레이어가 이용되기 때문이다. 따라서, 본 발명의 몇몇 실시예의 반도체 장치는 수율과 신뢰성이 향상될 수 있다.
결함 측면에서 도 2C, 2D의 스택된 레이어는 도 3C, 3D의 단일 레이어보다 나은 결함 리던던시(defect redundancy)를 제공할 수 있고, 이는 결함의 민감도를 감소시키고, 수율 및 신뢰성을 증가시킬 수 있다. 결과적으로, 스택된 듀얼-다마신 상호 접속 구조(D-D) 상의 싱글-다마신 라인 구조(S-D)는, 듀얼-다마신 상호 접속 구조(D-D)와 싱글-다마신 라인 구조(S-D) 사이에 메탈 캡핑층을 제공할 수 있다. 이에 대한 자세한 내용은 후술한다. 이는 전자 이동 성능을 향상시킬 수 있다. 이에, 이후 공정에서 요구될 수 있는 잠재적으로 비싸고 불안정한 전자-희박 메탈 캡핑 공정(electro-less metal capping process)은 필요하지 않을 수 있다. 따라서, 도 1 내지 도 2D의 스택된 다마신 구조는, 도 3A 내지 도 3D의 종래의 듀얼-다마신 구조와 비교하여 많은 이점을 제공할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 4를 참조할 때, 도 1과 비교하면, 듀얼-다마신 상호 접속 구조(D-D)의 도전성 라인(conductive line)은, 복수의 도전성 라인 세그먼트(LS1)(conductive line segments)로 나누어지고, 그 사이에 적어도 하나의 제1 간격(G1)(first gap)을 갖는다. 또한, 싱글-다마신 라인 구조(S-D)은 복수의 도전성 라인 세그먼트(LS2)로 나누어지고, 그 사이에 적어도 하나의 제2 간격(G2)을 갖는다. 도 4에 도시된 것과 같이, 듀얼-다마신 상호 접속 구조(D-D)와 싱글-다마신 라인 구조(S-D)를 비교하면, 라인 세그먼트의 수는 동일하지 않을 수 있고, 또한, 간격의 폭도 동일하지 않을 수 있다. 그러나, 적어도 하나의 제1 간격(G1)은. 적어도 하나의 제2 간격(G2)으로부터 측방으로 오프셋(offset)된 것에 해당할 수 있다. 이는 스택된 라인 세그먼트에서 벽돌 패턴을 형성할 수 있다.
또한, 도 1, 도 2A~2D 및 도 4의 일 실시예에서, 듀얼-다마신 상호 접속 구조(D-D)는 바이어스 없는 듀얼-다마신 구조(dual-damascene structure without vias)가 될 수 있다. 또한, 다른 실시예에서, 듀얼-다마신 상호 접속 구조(D-D)는 싱글-다마신 라인 구조(S-D)로 치환될 수 있다.
도 4의 구조는 전자 이동(EM; electromigration) 성능을 향상시킬 수 있다. 이미 알려져 있듯이, 전자 이동은 통과하는 전기적 전류 흐름의 영향 아래에서 금속 전도체의 모양을 바꾸게 되고, 결국은 파괴(breaking)에 이를 수 있다. 도 5A 내지 5D를 참조하여 자세히 설명하겠으나, 도 4의 벽돌 구조는 배선 구조의 전자 이동 저항을 향상시킬 수 있다.
도 5A는 일반화된 전자 이동 수명(electromigration lifetime)과, 다양한 전류 밀도에 대한 라인 길이와의 관계를 나타내는 그래프이다. 구체적으로, 도 5A는 표준 블리치 전자 이동 방정식(standard Blech EM equations)을 기초로한다.
도 5B는 도 5A의 5B 영역과 관련된 짧은 길이의 듀얼-다마신 라인을 나타내는 단면도이다. 도 5C는 도 5A의 5C 영역과 관련된 긴 길이의 듀얼-다마신 라인을 나타내는 단면도이다. 도 5D는 도 5A의 5D 영역과 관련된 짧은 길이의 라인 세그먼트를 나타내는 단면도이다.
도 5B는 예를 들어, 약 10pm 또는 그보다 작은 길이를 가질 수 있고, 긴 EM 수명을 가질 수 있다. 따라서, 본 발명의 몇몇 실시예에 따르면, 도 1 내지 도 2D의 제1 및 제2 도전성 라인은 전자 이동 효과(electromigration effect)에 의해 영향을 받지 않을 만큼 충분히 짧을 수 있다.
반대로, 도 5C는 예를 들어, 약 100um 또는 그 이상의 긴 길이의 라인을 갖고, 짧은 EM 수명을 가질 수 있다. 그러나, 도 5D를 참조하면, 본 발명의 몇몇 실시예에 따른 스택된 다마신 구조를 사용하는 짧은 길이의 라인 세그먼트는, 긴 EM 수명을 위한 짧은 길이의 라인 세그먼트를 제공함에도, 실질적으로 긴 라인 길이를 제공할 수 있다.
따라서, 도 5D에서, 제1 다마신 레이어와 제2 다마신 레이어는 복수의 짧은 라인 세그먼트로 나누어질 수 있다. 또한, 각각의 길이는 총 길이보다 작을 수 있으며, 브레이크 포인트(break points) 또는 간격(gaps)은 조금씩 어긋날 수 있어(staggered), 결과적으로 '벽돌 패턴'(brick wall pattern 또는 brick pattern)이 형성될 수 있다. 전류는 어느 한 짧은 라인 세그먼트에서, 다른 레이어의 다른 짧은 라인 세그먼트로 흐를 수 있다. 이미 알려져 있듯이, EM은 짧은 라인 길이에서 상당히 개선되고, 이는 회로 설계시, 전류 밀도 한계를 200% 내지 500% 향상시킬 수 있다. 이것은 '짧은 길이 EM 효과(short length EM effect)'로 알려져 있다. 도 4 및 도 5D의 벽돌 패턴에서, 긴 라인(또는 스택된)은, 중간에 위치하는 비아(vias)를 포함하지 않는 복수의 짧은 라인 체인 구조(short line chain structures)로 나뉠 수 있다. 이는 회로 설계시, 직류 전류(DC)의 전류 밀도 한계를 200% 내지 500% 향상시킬 수 있다.
만약, 본 발명의 다양한 실시예가 이용되지 않는다면, 설계자는 긴 라인 대신, 짧은 길이 EM 효과를 위한 직렬로 연결된 듀얼-다마신(라인 및 비아) 상호 접속 구조를 이용할 수 있다. 그러나, 이는 반도체 장치를 대규모로 재설계를 요하며, 이 경우, 비아의 수는 증가되고, 높은 전류 경로 내에서 신뢰성과 수율은 취약해진다. 반면, 도 4 및 도 5D의 벽돌 패턴은, 대규모의 전체 레이아웃을 수정할 필요 없이, 디자인 검사에서 발견되는 EM 위반(EM violations)을 해결하기 위해, 하나 또는 두개의 선택된 레벨에 적용될 수 있다. 이는 새로 디자인을 하는데 필요한 많은 시간을 절약할 수 있다.
또한, 벽돌 패턴을 사용하지 않는 경우, 디자이너는 EM 위반을 피하기 위해 상호 연결을 확대할 필요가 있을 수 있다. 그러나, 선폭 증가는 대규모의 멀티 레벨 레이아웃의 수정을 요구한다. 결론적으로, 메탈과 간격의 비율을 변화시킴으로써, 라인의 RC 파라미터를 조정하는 것이 가능하다. 예를 들어, 본 발명의 몇몇 실시예는, 더 작은 간격, 반도체 장치의 더 높은 신뢰성, 그리고, 스택된 라인의 벽돌 패턴의 더 작은 저항을 제공할 수 있다.
더욱 구체적으로, EM의 짧은 라인에 대한 효과는 라인의 짧은 길이와, 긴 EM 수명을 의미한다. 따라서, 임계 길이(critical length; 이하 Lc) 아래에서, 반도체 장치의 기대 수명을 넘어서는 EM에서, 라인은 정상 동작할 수 있다. 다르게 말하자면, 임계 길이(Lc) 아래에서, 라인은 전자 이동 효과(electromigration effect)에 의해 영향을 받지 않을 수 있다. 임계 길이(Lc)는 전류 밀도(J)에 반비례하다. 따라서, 전류 밀도(J)와 임계 길이(Lc)의 생성물은 약 3000 A/cm 로 추정되며, 이는 산업 표준에서 수용되는 수준이다. 임계 길이(Lc)는, 전류 밀도(J)가 10 mA/
Figure 112015064042736-pat00001
um^2일 때 약 30um이고, 전류 밀도(J)가 20 mA/um^2일 때 약 15um이고, 전류 밀도(J)가 30 mA/um2일 때 약 10um이다. 예를 들어, 전류 밀도(J)가 30 mA/um^2일 때, EM 수명은 도 5A의 가장 좌측에 있는 라인에 따른다. 도 5B의 짧은 길이 라인은 임계 길이(Lc)에 가까운 길이를 가질 수 있고, 이는 일 실시예에서 약 30um보다 작을 수 있으며, 다른 실시예에서 약 15um보다 작을 수 있고, 또 다른 실시예에서 약 10um보다 작을 수 있으며, 약 5um보다도 작을 수 있다. 이와 반대로, 도 5C와 같은 긴 라인은, 100um 내지 1000um 사이의 길이를 가질 수 있고, 짧은 EM 수명을 가질 수 있다. 따라서, 예를 들어, 도 5C의 긴 라인의 한계점은, 예를 들어 도 5D에 나타나듯이 벽돌 패턴 내의 10um 구성요소는, 약 10000배 긴 EM 수명을 가질 수 있다. 실질적인 목적에서, 각각의 제1 및 제2 도전성 라인 세그먼트는 전자 이동 효과에 의해 영향을 받지 않을 만큼 충분히 작을 수 있다.
도 6은 본 발명의 일 실시예에 따른 스택된 다마신 구조를 포함하는 반도체 장치를 나타내는 단면도이다. 도 6은 도 1의 실시예의 구체적인 실시예를 나타낸다.
도 6을 참조하면, 반도체 장치는 기판(10)을 포함하며, 상기 기판(10)은 도 1을 참조하여 설명한 기판(MS)와 실질적으로 동일할 수 있다. 단순화하기 위해, 도 1의 제1 레이어(01)와 같은 층간에 있는 구성요소는 생략하여 도시하였다. 듀얼-다마신 상호 접속 구조(20)는 기판(10) 상에 위치한다. 상기 듀얼-다마신 상호 접속 구조(20)는 도 1의 듀얼-다마신 상호 접속 구조(D-D)보다 더 구체적인 실시예를 나타낸다. 듀얼-다마신 상호 접속 구조(20)는 도전성 비아(22)와, 도전성 비아(22) 상에서 기판(10)에 대향하는 제1 도전성 라인(24)을 포함할 수 있다. 일 실시예에서, 도전성 비아(22)는 수십 나노미터에서 수십 마이크로미터 사이의 높이를 가질 수 있고, 원형, 타원형, 다각형의 단면을 가질 수 있다. 제1 도전성 라인(24)은 수십 나노미터에서 수십 마이크로미터 사이의 두께를 가질 수 있다. 도전성 비아(22)와 제1 도전성 라인(24)은, 단일 메탈 구조(unitary metal structure)로 형성될 수 있으며, 예를 들어, 구리를 포함할 수 있다. 또한, 싱글-다마신 라인 구조(30)는 듀얼-다마신 상호 접속 구조(20) 상에 위치할 수 있다. 싱글-다마신 라인 구조(30)는 도 1의 싱글-다마신 라인 구조(S-D)보다 더 구체적인 실시예를 나타낸다. 싱글-다마신 라인 구조(30)는 제1 도전성 라인(24) 상에서 도전성 비아(22)에 대향되는 제2 도전성 라인(34)을 포함한다. 제2 도전성 라인(34)은 수십 나노미터에서 수십 마이크로미터 사이의 두께를 가질 수 있고, 또한 구리를 포함할 수 있다.
또한, 다른 실시예에서, 듀얼-다마신 상호 접속 구조(20)는, 도전성 비아(22)의 하면(22B) 및 측벽(22S)과, 도전성 비아(22)의 외측에 위치하는 제1 도전성 라인(24)의 하면(24B) 및 측벽(24S) 상에 형성되는 제1 배리어층(26)을 포함할 수 있다. 싱글-다마신 라인 구조(30)는 제1 도전성 라인(24)의 상면(24T) 및 제2 도전성 라인(34)의 하면(34B) 사이와, 상기 제2 도전성 라인(34)의 측벽(34S) 상에 형성되는 제2 배리어층(36)을 포함할 수 있다. 도전성 비아(22), 제1 도전성 라인(24), 및 제2 도전성 라인(34)은 그 모양을 구성하는 하나 이상의 측벽을 포함할 수 있다. 예를 들어, 원형, 타원형의 구조는 단일 측벽을 가질 수 있으며, 다각형 구조는 셋 이상의 측벽을 가질 수 있다.
또한, 도전성 비아(22)와 제1 도전성 라인(24)은, 제1 및 제2 배리어층(26, 36)으로 각각 둘러싸일 수 있다. 제1 및 제2 배리어층(26, 36)은 탄탈륨(tantalum) 또는 구리가 주변 물질로 확산되는 것을 방지하는 다른 종래의 물질을 포함할 수 있다. 제1 및 제2 배리어층(26, 36)의 두께는 수 옴스트롱(Angstroms) 내지 수십 나노미터가 될 수 있다. 또한, 배리어층은 복수의 레이어로 이루어질 수 있다.
다만, 제1 배리어층(26)은 도전성 비아(22)와 제1 도전성 라인(24) 사이에는 형성되지 않을 수 있다. 다르게 설명하면, 도전성 비아(22)와 제1 도전성 라인(24)은 단일 구조(예를 들어, 구리)로 형성될 수 있다.
또한, 듀얼-다마신 상호 접속 구조(20)는, 기판(10) 상에 형성된 제1 층간 절연막(28)을 포함할 수 있고, 제1 도전성 라인(24) 및 도전성 비아(22)는 제1 층간 절연막(28) 내에 형성될 수 있으며, 완전히 관통할 수도 있다. 제1 층간 절연막(28)은 실리콘 산화물 또는 다중 서브레이어를 포함하는 다른 절연 물질을 포함할 수 있다. 또한, 싱글-다마신 라인 구조(30)는 제1 층간 절연막(28)상에 형성되고, 기판(10)에 대향되는 제2 층간 절연막(38)을 포함할 수 있다. 제2 층간 절연막(38)은 제2 도전성 라인(34)은 제2 층간 절연막(38) 내에 형성될 수 있으며, 제2 층간 절연막(38)을 완전히 관통할 수도 있다. 제2 층간 절연막(38)은 실리콘 산화물 또는 다중 서브레이어를 포함하는 다른 절연 물질을 포함할 수 있다. 캡핑막(32)은 제1 및 제2 층간 절연막(28, 38) 사이에 위치할 수 있다. 캡핑막(32)은 실리콘 나이트라이드, 또는 제1 및 제2 층간 절연막(28, 38)과 다른 절연 물질을 포함할 수 있다. 물론 다중 서브레이어도 사용될 수 있다.
몇몇 실시예에서, 캡핑막(32)은 제1 캡핑막이고, 제2 캡핑막(42)은 제2 층간 절연막(38) 및 제2 도전성 라인(34) 상에서 기판(10)에 대향되도록 형성될 수 있다. 제1 및 제2 층간 절연막(28, 38)은 각각 수십 나노미터 내지 수십 마이크로미터의 두께를 가질 수 있다. 제1 및 제2 캡핑막(32, 42)은 수 옴스트롱(Angstroms) 내지 수십 나노미터의 두께를 가질 수 있다.
캡핑막(32)은 제1 도전성 라인(24)의 상면(24T)과 제2 도전성 라인(34)의 하면(34B) 사이에 형성되는 제2 배리어층(36)의 일부와 동일 평면 상에 위치할 수 있다. 또한, 제1 및 제2 도전성 라인(24, 34)와 전기적으로 연결될 수 있다.
또한, 몇몇 실시예에서, 제1 도전성 라인(24)의 상면(24T)은, 제2 도전성 라인(34)의 하면(34B)과 일치(congruent) (예를 들어, 동일 사이즈 및 모양과 같이)할 수 있다. 따라서, 공정 상에서, 동일한 레티클 또는 마스크가, 제1 도전성 라인(24) 및 제2 도전성 라인(34)를 위한 제1 층간 절연막(28) 및 제2 층간 절연막(38) 내에 각각의 트랜치를 형성하는데 이용될 수 있다.
도 7은 본 발명의 일 실시예에 따른 스택된 다마신 라인 세그먼트 구조를 포함하는 반도체 장치를 나타내는 단면도이다. 도 7은 도 4의 실시예의 구체적인 실시예를 나타낸다.
도 7을 참조하면, 제1 도전성 라인(24)은, 적어도 하나의 제1 간격(25)(gap)을 갖는 복수의 제1 도전성 라인 세그먼트(24')를 포함한다. 일 실시예에서, 제1 간격(25)은 제1 층간 절연막(28)을 채움으로써 생성될 수 있다. 제2 도전성 라인(34)은, 적어도 하나의 제2 간격(35)을 갖는 복수의 제2 도전성 라인 세그먼트(34')를 포함한다. 일 실시예에서, 제2 간격(35)은 제2 층간 절연막(38)을 채움으로써 생성될 수 있다. 상기 적어도 하나의 제1 간격(25)은, 상기 적어도 하나의 제2 간격(35)으로부터 측방으로 오프셋(offset)된 것에 해당할 수 있다. 몇몇 실시예에서 각각의 제1 도전성 라인 세그먼트(24')는 각각의 제2 도전성 라인 세그먼트(34')와 동일한 길이이고, 각각의 제1 간격(25)과 제2 간격(35)은 동일한 폭을 가질 수 있다. 그러나, 다른 실시예에서, 둘 이상의 제1 도전성 라인 세그먼트(24')는 서로 다른 길이를 갖고, 둘 이상의 제1 길이도 서로 다른 폭을 가질 수 있다. 마찬가지로, 둘 이상의 제2 도전성 라인 세그먼트(34')는 서로 다른 길이를 갖고, 둘 이상의 제2 길이도 서로 다른 폭을 가질 수 있다. 뿐만 아니라, 제1 간격(25) 및 제2 간격(35)은 벽돌 구조를 형성하기 위해 측방으로 오프셋될 수 있다. 일 실시예에서 각각의 제1 및 제2 도전성 라인 세그먼트(34')(24', 34')는 전자 이동 효과(electromigration effect)에 의해 영향을 받지 않을만큼 충분히 짧을 수 있다. 예를 들어, 일 실시예에서, 각각의 제1 및 제2 도전성 라인 세그먼트(34')(24', 34')는 약 10
Figure 112015064042736-pat00002
Figure 112015064042736-pat00003
m보다 작을 수 있다.
또한, 일 실시예에서, 제1 배리어층(26)은 제1 도전성 라인 세그먼트(24')의 측벽 상에 형성되고, 제1 배리어층(26)은 제2 도전성 라인 세그먼트(34')의 측벽 상에 형성된다.
또한, 도 6 및 도 7을 참조하면, 일 실시예에서, 듀얼-다마신 상호 접속 구조(20)는 비아를 포함하지 않는 듀얼-다마신 구조가 될 수 있다. 뿐만 아니라, 다른 실시예에서, 듀얼-다마신 상호 접속 구조(20)는 싱글-다마신 구조로 치환될 수 있다.
도 7의 벽돌 구조는 두개의 도전성 라인이 이용될 수 있고, 상호간에 연결될 수 있다. 두개의 도전성 라인은, 두개의 스택된 싱글-다마신 라인보다는, 도 7과 같은 듀얼-다마신 상호 접속 구조 상에 스택된 싱글-다마신 라인을 포함할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 스택된 다마신 라인 세그먼트 구조를 포함하는 반도체 장치를 나타내는 단면도이다. 도 9는 본 발명의 몇몇 실시예에 따른 제1 싱글-다마신 라인 구조 상의 제2 싱글-다마신 라인 구조를 포함하는 반도체 장치를 나타내는 단면도이다.
도 8을 참조하면, 본 발명의 다른 실시예는 기판 상의 제1 도전성 라인(50)을 포함할 수 있다. 제1 도전성 라인(50)은 적어도 하나의 제1 간격(25)을 갖는 복수의 제1 도전성 라인 세그먼트(50')를 포함한다. 제1 간격(25)은 제1 층간 절연막(28)에 의해 채워질 수 있다. 제2 도전성 라인(60)은 제1 도전성 라인(50) 상에서 상기 기판에 대향되도록 형성될 수 있다. 제2 도전성 라인(60)은 적어도 하나의 제2 간격(35)을 갖는 복수의 제2 도전성 라인 세그먼트(60')를 포함한다. 제2 간격(35)은 제2 층간 절연막(38)에 의해 채워질 수 있다. 적어도 하나의 제1 간격(25)은, 적어도 하나의 제2 간격(35)으로부터 측방으로 오프셋(offset)된 것에 해당할 수 있다. 제1 및 제2 도전성 라인 세그먼트(60')(50, 60)는 도 7에 도시된 것 같이 배치될 수 있다. 또한, 제1 배리어층(26)과 제2 배리어층(36)은 도 7에 도시된 것과 갗이 연결되도록 형성될 수 있다. 몇몇 실시예에서, 제1 및 제2 도전성 라인 세그먼트(60')(50, 60)는 싱글-다마신 도전성 라인일 수 있다. 제1 및 제2 층간 절연막(38)(28, 38), 및 캡핑막(32)은 도 7에 도시된 것과 같이 연결될 수 있다.
도 1, 도 4, 도 5 내지 도 8에 도시된 것과 같은 본 발명의 몇몇 실시예에서, 셋 이상의 도전성 라인 구조를 형성하기 위해, 복수의 싱글-다마신 라인은 듀얼-다마신 라인 또는 최하부의 싱글-다마신 라인 상에 스택될 수 있다. 예를 들어, 도 9에 도시된 것처럼, 제1 싱글-다마신 라인 구조(30) 상에는 제2 싱글-다마신 라인 구조(70)가 형성될 수 있다. 또한, 도시된 것처럼 제3 도전성 라인(54), 제3 층간 절연막(58) 및 제3 배리어층(56)을 포함할 수 있다.
도 10A 내지 도 10F는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 10A 내지 도 10F는 예를 들어, 도 6에 나타난 반도체 장치를 제조하기 위해 이용될 수 있다.
도 10A를 참조하면, 비아(V)와 제1 트랜치(T1)는 서로 연결되고, 기판 상의 제1 층간 절연막(28)을 식각하여 형성된다. 비아(V)는 제1 트랜치(T1)의 에칭 이전 또는 이후에, "선 트랜치 듀얼-다마신 공정(trench first dual-damascene process)" 또는 "선 비아 듀얼-다마신 공정(via first dual-damascene process)"을 통해 형성될 수 있다. 비아-패턴-마스크(via-pattern-mask) 또는 레티클(reticle)과, 트랜치-패턴-마스크(trench-pattern-mask) 또는 레티클은 비아(V) 및 제1 트랜치(T1)를 식각하는데 이용될 수 있다.
이어서, 도 10B를 참조하면, 비아(V)의 하면 및 측벽과, 제1 트랜치(T1)의 하면 및 측벽은 제1 배리어층(26)에 라이닝된다. 예를 들어, 제1 배리어층(26)을 형성할 때, 탄탈늄의 물리 기상 증착이 이용될 수 있다. 또한 다중 레이어 배리어도 이용될 수 있다.
이어서, 도 10C를 참조하면, 단일 메탈 비아(V) 및 제1 도전성 라인(24)이, 비아(V)의 하면 및 측면과 제1 트랜치(T1)의 하면 및 측면에 라이닝된 제1 배리어층(26) 상에 형성된다. 단일 메탈 비아(V) 및 제1 도전성 라인(24)은 제1 배리어층(26) 상에 시드 구리층을 증착시키는 공정을 통해 형성될 수 있고, 증착된 구리층을 제1 도전성 라인(24)처럼 평탄화시키기 위해, 전기분해 도금(electrolytic plating) 및 화학-기계적 폴리싱(chemical-mechanical polishing)을 이용할 수 있다.
이어서, 도 10D를 참조하면, 캡핑막(32)이 패턴화되어 형성되고, 제2 층간 절연막(38)이 패턴화되어 형성된다. 캡핑막(32) 및 제2 층간 절연막(38)은, 둘다 상면을 모두 덮도록 증착된 후에 동일한 레티클 또는 마스크를 이용하여 패턴화될 수 있다. 또한, 상기 레티클 또는 마스크는 패턴화하는데 이용될 수 있으며, 캡핑막(32) 및 제2 층간 절연막(38)은 도 10A의 제1 트랜치(T1)를 패턴화 하는데 사용한 것과 동일한 것이 이용될 수 있다. 따라서, 도 10D에 도시된 제2 층간 절연막(38) 내의 식각된 제2 트랜치(T2)는 제1 층간 절연막(28) 상에 위치할 수 있고, 제2 층간 절연막(38)은 제1 도전성 라인(24)의 상면의 적어도 일부를 노출시킬 수 있다. 일 실시예에서는, 제1 도전성 라인(24)의 전체 상면이 노출될 수 있다.
이어서, 도 10E를 참조하면, 제1 도전성 라인(24)의 노출된 상면의 일부분 또는 다른 실시예에서 제1 도전성 라인(24)의 노출된 상면의 전체와, 제2 트랜치(T2)의 측벽 상에 제2 배리어층(36)이 라이닝된다.
이어서, 도 10F를 참조하면, 제2 도전성 라인(34)은 제2 트랜치(T2)의 측벽과 제1 도전성 라인(24)의 상면의 적어도 일부에 라이닝된 제2 배리어층(36) 상에 형성된다. 제2 도전성 라인(34)은 제2 배리어층(36) 상에 시드 구리층을 증착시키는 공정을 통해 형성될 수 있고, 증착된 구리층을 제2 도전성 라인(34)처럼 평탄화시키기 위해, 전기분해 도금(electrolytic plating) 및 화학-기계적 폴리싱(chemical-mechanical polishing)을 이용할 수 있다. 이어서, 제2 캡핑막(42)은 도 6에 도시된 것처럼 추가로 형성될 수 있다. 또한, 도 10D 내지 10F에서 설명한 공정은, 도 9처럼 복수의 스택된 싱글-다마신 라인을 형성하기 위해 반복해서 수행될 수 있다.
도 11A 내지 도 11F는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 11A 내지 도 11F는 예를 들어, 도 7에 나타난 반도체 장치를 제조하기 위해 이용될 수 있다.
도 11A를 참조하면, 비아(V)와 복수의 제1 트랜치(T1')는, 기판 상의 제1 층간 절연막(28)을 식각하여 형성된다. 상기 제1 트랜치(T1')의 적어도 하나는 비아(V)와 연결된다. 제1 트랜치(T1')는, 앞에서 설명한 것과 같이 임계 길이(Lc)보다 작은 길이를 가질 수 있다.
이어서, 도 11B를 참조하면, 제1 배리어층(26)은 비아(V)의 하면 및 측벽과, 제1 트랜치(T1')의 하면 및 측벽 상에 형성된다.
이어서, 도 11C를 참조하면, 단일 메탈 비아(22) 및 복수의 제1 도전성 라인 세그먼트(24')가, 제1 배리어층(26) 상에 형성된다. 일 실시예에서, 오직 하나의 제1 도전성 라인 세그먼트(24')는 메탈 비아(22)와 단일 구조를 형성할 수 있다.
이어서, 도 11D를 참조하면, 복수의 제2 트랜치(T2')는 제2 층간 절연막(38) 내에서 식각되어 형성되고, 이는 제1 층간 절연막(28) 상에 위치한다. 제2 트랜치(T2')는, 제1 도전성 라인 세그먼트(24')의 상면의 적어도 일부를 노출시킨다. 제2 트랜치(T2')는 도 11B의 제1 트랜치(T1')로부터 오프셋된 것일 수 있다. 따라서, 복수의 제2 트랜치(T2')는, 제1 트랜치(T1')의 일부를 식각할 때 사용한 것과 다른 레티클 또는 마스크를 이용하여 식각할 수 있다. 다른 실시예에서는, 동일한 레티클 또는 마스크를 측방으로 오프셋하여 사용할 수 있다.
이어서, 도 11E를 참조하면, 복수의 제1 트랜치(T1')의 하면 및 측벽에는 제2 배리어층(36)이 라이닝된다.
이어서, 도 11F를 참조하면, 복수의 제2 도전성 라인 세그먼트(34')는, 제2 트랜치(T2')의 측벽과 하면에 라이닝된 제2 배리어층(36) 상에 형성된다. 또한, 도 7의 구조를 형성하기 위해 추가적인 공정이 수행될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 시스템의 블록도이다.
도 12를 참조하면, 시스템(1100)은, 컨트롤러(1110), 입출력 장치(1120), 메모리 장치(1130), 인터페이스(1140), 그리고 버스(1150)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 메모리 장치(1130), 및 인터페이스(1140)는 상호 간에 버스(1150)를 통해서 통신할 수 있다. 버스(1150)는 시스템 구성요소 사이를 이동하는 데이터의 경로와 일치할 수 있다.
컨트롤러(1110)는 마이크로 프로세서, 디지털 신호 프로세서, 마이크로컨트롤러(1110), 또는 유사한 장치를 포함하며, 이는 운영 프로그램을 제어할 수 있다. 입출력 장치(1120)는 키패드, 키보드 또는 디스플레이를 포함할 수 있다. 메모리 장치(1130)는 컨트롤러(1110)를 동작시키기 위한 코드 또는 데이터뿐만 아니라, 컨트롤러(1110)에 의해 수행되는 데이터를 저장할 수 있다. 메모리 장치(1130) 또는 도 12의 다른 다른 블록은, 앞에서 설명한 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함할 수 있다.
시스템(1100)은 정보를 전송할 수 있는 제품, 예를 들어, PDA (personal digital assistant), 포터블 컴퓨터, 웹 타블렛, 휴대폰, 무선폰, 디지털 뮤직 플레이어 또는 메모리 카드에 적용될 수 있다. 도 12의 시스템(1100)은 다른 다양한 제품에 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 시스템을 포함하는 휴대폰을 나타내는 사시도이다.
도 13을 참조하면, 도 13의 휴대폰(1200)은 도 12의 시스템(1100)을 포함할 수 있다. 또한, 도 12의 시스템(1100)은 휴대용 노트북, MP3 프렐이어, 네비게이션 시스템, SSD(solid state disk), 자동차 또는 가전제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20: 듀얼-다마신 상호 접속 구조
22: 도전성 비아 24: 제1 도전성 라인
26: 제1 배리어층 30: 싱글-다마신 라인 구조
34: 제2 도전성 라인 36: 제2 배리어층

Claims (21)

  1. 기판;
    상기 기판 상에 위치하는 듀얼-다마신 상호 접속 구조(dual-damascene interconnect structure); 및
    상기 듀얼-다마신 상호 접속 구조 상에 직접적으로 위치하는 싱글-다마신 라인 구조(single-damascene line structure)를 포함하되,
    상기 듀얼-다마신 상호 접속 구조는, 도전성 비아(conductive via), 및 상기 도전성 비아 상에 직접적으로 배치되고 상기 기판에 대향되는 제1 도전성 라인(conductive line)을 포함하고,
    상기 싱글-다마신 라인 구조는, 상기 제1 도전성 라인 상에 배치되고 상기 도전성 비아에 대향되는 제2 도전성 라인을 포함하고,
    상기 제1 및 제2 도전성 라인은, 전자 이동 효과(electromigration effect)에 의해 영향을 받지 않을 만큼 짧게 형성되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 듀얼-다마신 상호 접속 구조는, 상기 도전성 비아의 하면 및 측벽과, 상기 도전성 비아 외측에 위치하는 상기 제1 도전성 라인의 하면 및 측벽 상에 형성되는 제1 배리어층(barrier layer)을 더 포함하고,
    상기 싱글-다마신 라인 구조는, 상기 제1 도전성 라인의 상면 및 상기 제2 도전성 라인의 하면 사이와, 상기 제2 도전성 라인의 측벽 상에 형성되는 제2 배리어층을 더 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 배리어층은 상기 도전성 비아 및 상기 제1 도전성 라인 사이에는 형성되지 않는 반도체 장치.
  4. 제 1항에 있어서,
    상기 듀얼-다마신 상호 접속 구조는, 상기 기판 상에 위치하는 제1 층간 절연막(intermetal dielectric layer)을 더 포함하되,
    상기 제1 도전성 라인과 상기 도전성 비아는, 상기 제1 층간 절연막 내에 형성되고,
    상기 싱글-다마신 라인 구조는, 상기 제1 층간 절연막 상에 배치되고 상기 기판과 대향되는 제2 층간 절연막과, 상기 제1 및 제2 층간 절연막 사이에 위치하는 캡핑막(capping layer)을 더 포함하되,
    상기 제2 도전성 라인은, 상기 제2 층간 절연막 내에 형성되는 반도체 장치.
  5. 제 2항에 있어서,
    상기 듀얼-다마신 상호 접속 구조는, 기판 상에 위치하는 제1 층간 절연막을 더 포함하되,
    상기 제1 도전성 라인, 상기 도전성 비아, 및 상기 제1 배리어층은 상기 제1 층간 절연막 내에 형성되고,
    상기 싱글-다마신 라인 구조는, 상기 제1 층간 절연막 상에 배치되고 상기 기판과 대향되는 제2 층간 절연막과, 상기 제1 및 제2 층간 절연막 사이에 위치하는 캡핑막을 더 포함하되,
    상기 제2 도전성 라인은, 상기 제2 층간 절연막 내에 형성되고,
    상기 캡핑막은, 상기 제1 도전성 라인의 상면 및 상기 제2 도전성 라인의 하면 사이에 형성되고, 상기 제1 및 제2 도전성 라인과 전기적으로 연결되는 상기 제2 배리어층의 일부와 동일 평면 상에 위치하는 반도체 장치.
  6. 제 1항에 있어서,
    제1 도전성 라인의 상면은, 상기 제2 도전성 라인의 하면과 일치(congruent)하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 도전성 라인은, 적어도 하나의 제1 간격(gap)을 갖는 복수의 제1 도전성 라인 세그먼트들을 포함하고,
    상기 제2 도전성 라인은, 적어도 하나의 제2 간격(gap)을 갖는 복수의 제2 도전성 라인 세그먼트들을 포함하고,
    상기 적어도 하나의 제1 간격은, 상기 적어도 하나의 제2 간격으로부터 측방으로 오프셋(offset)된 것에 해당하는 반도체 장치.
  8. 제 7항에 있어서,
    적어도 하나의 상기 제1 도전성 라인 세그먼트들은, 적어도 하나의 상기 제2 도전성 라인 세그먼트들로부터 측방으로 오프셋되어, 상기 제2 도전성 라인 세그먼트들과 접촉하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 듀얼-다마신 상호 접속 구조는, 상기 도전성 비아의 하면 및 측벽과, 상기 도전성 비아 외측에 위치하는 상기 제1 도전성 라인 세그먼트의 하면 및 측벽 상에 형성되는 제1 배리어층을 더 포함하고,
    상기 싱글-다마신 라인 구조는, 상기 제1 도전성 라인 세그먼트의 상면 및 상기 제2 도전성 라인 세그먼트의 하면 사이와, 상기 제2 도전성 라인 세그먼트의 측벽 상에 형성되는 제2 배리어층을 더 포함하는 반도체 장치.
  10. 삭제
  11. 제 1항에 있어서,
    상기 싱글-다마신 라인 구조는, 제1 싱글-다마신 라인 구조이고,
    상기 반도체 장치는, 상기 제1 싱글-다마신 라인 구조 상에 직접적으로 배치되고 상기 듀얼-다마신 상호 접속 구조에 대향되는 제2 싱글-다마신 라인 구조를 더 포함하고,
    상기 제2 싱글-다마신 라인 구조는, 상기 제2 도전성 라인 상에서 상기 제1 도전성 라인에 대향되는 제3 도전성 라인을 포함하는 반도체 장치.
  12. 기판;
    적어도 하나의 제1 간격을 갖는 복수의 제1 도전성 라인 세그먼트를 포함하고, 상기 기판 상에 위치하는 제1 도전성 라인; 및
    적어도 하나의 제2 간격을 갖는 복수의 제2 도전성 라인 세그먼트를 포함하고, 상기 제1 도전성 라인 상에 배치되고 상기 기판에 대향되는 제2 도전성 라인을 포함하되,
    상기 적어도 하나의 제1 간격은, 상기 적어도 하나의 제2 간격으로부터 측방으로 오프셋(offset)된 것에 해당하고,
    각각의 상기 제1 및 제2 도전성 라인 세그먼트들은 전자 이동 효과들에 의해 영향을 받지 않을 만큼 짧게 형성되는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제1 및 제2 도전성 라인은, 다마신 도전성 라인(damascene conductive lines)들인 반도체 장치.
  14. 삭제
  15. 제 12항에 있어서,
    상기 제1 도전성 라인은, 상기 제1 도전성 라인 세그먼트들의 하면 및 측벽 상에 형성되는 제1 배리어층을 포함하고,
    상기 제2 도전성 라인은, 상기 제2 도전성 라인 세그먼트들의 하면 및 측벽 상에 형성되는 제2 배리어층을 포함하는 반도체 장치.
  16. 제 12항에 있어서,
    상기 기판 상에 위치하는 제1 층간 절연막과, 상기 제1 층간 절연막 상에 배치되고 상기 기판과 대향되는 제2 층간 절연막과, 상기 제1 및 제2 층간 절연막들 사이에 위치하는 캡핑막을 더 포함하되,
    상기 제1 도전성 라인 세그먼트들은, 상기 제1 층간 절연막 내에 형성되고,
    상기 제2 도전성 라인 세그먼트들은, 상기 제2 층간 절연막 내에 형성되는 반도체 장치.
  17. 제 15항에 있어서,
    상기 기판 상에 위치하는 제1 층간 절연막과, 상기 제1 층간 절연막 상에 배치되고 상기 기판과 대향되는 제2 층간 절연막과, 상기 제1 및 제2 층간 절연막 사이에 위치하는 캡핑막을 더 포함하되,
    상기 제1 도전성 라인 세그먼트들은, 상기 제1 층간 절연막 내에 형성되고,
    상기 제2 도전성 라인 세그먼트들은, 상기 제2 층간 절연막 내에 형성되고,
    상기 캡핑막은, 상기 제2 도전성 라인 세그먼트들의 하면들에 형성되고, 상기 제1 및 제2 도전성 라인들과 전기적으로 연결되는 상기 제2 배리어층과 동일 평면 상에 위치하는 반도체 장치.
  18. 다마신 구조(damascene structure); 및
    상기 다마신 구조 상에 직접적으로 배치되는 싱글-다마신 라인 구조를 포함하되,
    상기 다마신 구조와 상기 싱글-다마신 라인 구조는, 각각 복수의 라인 세그먼트들을 포함하고,
    상기 다마신 구조에 포함된 각각의 상기 라인 세그먼트들과, 상기 싱글-다마신 라인 구조에 포함된 각각의 상기 라인 세그먼트들은 전자 이동 효과들에 의해 영향을 받지 않을 만큼 짧게 형성되는 반도체 장치.
  19. 삭제
  20. 삭제
  21. 제 18항에 있어서,
    상기 다마신 구조는 듀얼-다마신 상호 접속 구조 또는 상기 싱글-다마신 라인 구조를 포함하는 반도체 장치.
KR1020150094191A 2015-03-11 2015-07-01 스택된 다마신 구조를 포함하는 반도체 장치 및 이의 제조 방법 KR102412190B1 (ko)

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