JP3418615B2 - 半導体素子およびその製造方法 - Google Patents

半導体素子およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、第１の配線とこの
第１の配線上に位置する第２の配線とを接続した多層配
線構造の半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】図１４は従来の半導体素子の構造図であ
り、多層配線構造の断面図である。図１４において、６
１は下層配線、６２は層間絶縁膜、６３はスルーホー
ル、６４は上層配線、２ｒはスルーホール６３の直径
（半径はｒ）、ｄは下層配線６１と上層配線６４の間隔
（＝スルーホール６３の高さ）である。図１４の従来の
半導体素子は、下層配線６１と、層間絶縁膜６２を介し
て下層配線６１上に位置する上層配線６４とが、ともに
スルーホール６２に埋め込まれたメタルに接触して、下
層配線６１と上層配線６４の接続がなされている。
【０００３】図１４の従来の多層配線構造の製造方法に
ついて以下に説明する。まず、全面にメタル層を堆積さ
せ、このメタル層をホトリソ・エッチングによりパター
ニングし、下層配線６１を形成する。次に、全面にシリ
ケートグラスなどの層間絶縁膜６２を堆積させ、ＣＭＰ
（Chemical Mechanical Polishing）法により層間絶縁
膜６２表面を平坦にする。次に、層間絶縁膜６２の下層
配線６２と上層配線６４とを接続する部分に、ホトリソ
・エッチングにより下層配線６２を露出させるスルーホ
ール６３を形成し、このスルーホール６３にメタルを埋
め込む。次に、メタル層を全面に堆積させ、このメタル
層をホトリソ・エッチングによりパターニングし、上層
配線６４を形成する。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の半導体素子では、素子の微細化に伴い、スルーホール
径２ｒが小さくなり、スルーホールのアスペクト比（ｄ
／πｒ２）が大きくなると、ホトリソグラフィーにおい
て径の小さなスルーホールのレジストパターンを安定し
て形成することが困難になると同時に、そのあとのエッ
チングにおいて径が小さく一定の深さのスルーホールを
安定して形成することが困難になるので、多層配線の接
続構造を安定して形成することが困難になり、上記接続
構造の信頼性が低下する。そして、このように多層配線
の接続構造の安定した形成が困難なことが、素子の微細
化を推進する上での障害になっている。
【０００５】上記従来の半導体素子において、接続構造
を安定して形成できるスルーホール寸法の限界は、例え
ば、スルーホール径２ｒ＝０．２［μｍ］、スルーホー
ル深さｄ＝０．５［μｍ］である。なお、スルーホール
径２ｒが小さくなるのに伴い、配線間隔（＝スルーホー
ル深さ）ｄを小さくすることは、配線間容量の増大を招
くために望ましくない。
【０００６】本発明は、このような従来の課題を解決す
るためになされたものであり、素子の微細化を推進する
ことができる多層配線の接続構造を備えた半導体素子お
よびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の半導体素子は、第１の方向に延びて配置さ
れる第１の配線と、第１の方向と交差する第２の方向に
延びて第１の配線の上方に配置される第２の配線とを接
続した多層配線構造の半導体素子において、第１の配線
に沿って第１の配線上に部分的に形成された長方体形状
の第１の導体部と、第２の配線に沿って第２の配線下に
部分的に形成された長方体形状の第２の導体部とを備
え、第１の導体部の上面を構成する第１の方向に延びる
長辺は、第２の配線の第１の方向の幅よりも長く、 第２
の導体部の下面を構成する第２の方向に延びる長辺は、
第１の配線の第２の方向の幅よりも長く、上記導体部が
互いに接触して第１の配線と第２の配線の接続がなされ
ていることを特徴とする。
【０００８】
【０００９】
【００１０】また、本発明の他の半導体素子は、第１の
面上に設けられ、それぞれが第１の方向に延びてかつ前
記第１の方向と交差する第２の方向に互いに離間して配
置される複数の第１の配線と、前記第１の面の上方に位
置する第２の面上に設けられ、それぞれが第２の方向に
延びてかつ前記第１の方向に互いに離間して配置される
複数の第２の配線とのうち、１つの前記第１の配線と１
つの前記第２の配線とが電気的に接続される半導体素子
において、前記１つの第１の配線上に形成された長方体
形状の第１の導体部と、 前記１つの第２の配線下に形成
された長方体形状の第２の導体部と を備え、 前記第１の
導体部の上面を構成する前記第１の方向に延びる長辺
は、前記第２の配線の前記第１の方向の幅よりも長く、
かつ前記１つの第２の配線に隣接する２つの前記第２の
配線間の前記第１の方向の距離よりも短く、 前記第２の
導体部の下面を構成する前記第２の方向に延びる長辺
は、前記第１の配線の前記第２の方向の幅よりも長く、
かつ前記１つの第１の配線に隣接する２つの前記第１の
配線間の前記第２の方向の距離よりも短く、前記第１の
導体部と前記第２の導体部とが互いに接することで、前
記１つの第１の配線と前記１つの第２の配線とが電気的
に接続されることを特徴とする。
【００１１】
【発明の実施の形態】第１の実施の形態 図１ないし図４は本発明の第１の実施の形態の半導体素
子の構造図であり、図１ないし図４において、（ａ）は
平面図、（ｂ）は（ａ）においてのｘ−ｘ’間の断面
図、（ｃ）は（ａ）においてのｙ−ｙ’間の断面図であ
り、１は下層配線、２は第１の導体部である第１の矩形
状メタル、３は層間絶縁膜、４は第２の導体部である第
２の矩形状メタル、５は上層配線、Ｌ１は第１の矩形状
メタル２の長さ（図２および図３を除く）、Ｗ１は第１
の矩形状メタル２の幅、Ｈ１は第１の矩形状メタル２の
高さ、Ｌ２は第２の矩形状メタル４の長さ（図２を除
く）、Ｗ２は第２の矩形状メタル４の幅、Ｈ２は第２の
矩形状メタル４の高さ、ＬＷは下層配線１および上層配
線５の幅、ｄは下層配線１と上層配線５の間隔である。
図１はともにまっすぐに延びた下層配線１と上層配線５
とがほぼ直角に交差しており、両配線の途中の上記交差
部において両配線の接続がなされた多層配線の接続構造
であり、図２ないし図４は下層配線１の途中のほぼ直角
に曲がった角部上に上層配線５の端部が位置しており、
上記角部またはその近傍と上記端部またはその近傍にお
いて両配線の接続がなされた多層配線の接続構造であ
る。
【００１２】第１の実施の形態の半導体素子において、
第１の矩形状メタル２は、下層配線１に沿って下層配線
１上に部分的に形成されている。また、第２の矩形状メ
タル４は、上層配線５に沿って上層配線５下に部分的に
形成されている。第１の矩形状メタル２は、下層配線１
に接触して、あるいは下層配線１に一体に形成されてお
り、第２の矩形状メタル４は、上層配線５に接触して、
あるいは上層配線５に一体に形成されている。そして、
第１の矩形状メタル２と第２の矩形状メタル４とが接触
して、下層配線１と上層配線５との接続がなされてい
る。
【００１３】この第１の実施の形態の半導体素子では、
第１の矩形状メタル２の高さＨ１と第２の矩形状メタル
４の高さＨ２の和は、下層配線１と上層配線５の間隔ｄ
に等しく、ｄ＝Ｈ１＋Ｈ２である。従って、ｄ＞Ｈ１，
ｄ＞Ｈ２である。また、第１の矩形状メタル２の幅Ｗ１
および第２の矩形状メタル４の幅Ｗ２は、配線の幅ＬＷ
と同じであり、Ｗ１＝Ｗ２＝ＬＷである。また、第１の
矩形状メタル４の長さＬ１および第２の矩形状メタル４
の長さＬ２は、下層配線１および上層配線５の幅よりも
大きな値に設定され、Ｌ１＞Ｗ１＝ＬＷ，Ｌ２＞Ｗ２＝
ＬＷである。
【００１４】第１の実施の形態の半導体素子において、
多層配線の設計基準（パターンルール）に準じ、例え
ば、配線の幅ＬＷが０．２［μｍ］、上下配線の間隔ｄ
が０．５［μｍ］のとき、第１の矩形状メタル２の高さ
Ｈ１、幅Ｗ１、長さＬ１、および第２の矩形状メタル４
の高さＨ２、幅Ｗ２、長さＬ２は、例えば、Ｈ１＝Ｈ２
＝０．２５［μｍ］、Ｗ１＝Ｗ２＝０．２［μｍ］、Ｌ
１＝Ｌ２＝０．４［μｍ］である。ただし、長さＬ１，
Ｌ２については、Ｌ１≧ＬＷ、Ｌ２≧ＬＷなる範囲で自
由に設定可能である。これに対し、図１４の従来の半導
体素子において、上記と同じ設計基準に準じるとき、ス
ルーホール径２ｒは、配線の幅と同じ０．２［μｍ］で
あり、スルーホール６３の深さは、上下配線の間隔ｄと
同じ０．５［μｍ］である。
【００１５】このように第１の実施の形態の半導体素子
では、同じ設計基準において、矩形状メタル２，４の高
さＨ１，Ｈ２は、従来のスルーホールの深さよりも低く
なり、矩形状メタル２，４の幅Ｗ１，Ｗ２は、従来のス
ルーホール径２ｒと同じであり、矩形状メタル２，４の
長さＬ１，Ｌ２は、従来のスルーホール径２ｒよりも長
くなる。なお、図２および図３のほぼ直角に曲がった第
１の矩形状メタル２の長さ、ならびに図２の第２の矩形
状メタル４の長さも、従来のスルーホール径２ｒよりも
長くなる。また、矩形状メタル２，４のパターン面積
（Ｗ１×Ｌ１，Ｗ２×Ｌ２）は、従来のスルーホールの
パターン面積（πｒ２）よりも大きくなり、矩形状メタ
ル２，４のアスペクト比（Ｈ１／（Ｗ１×Ｌ１），Ｈ２
／（Ｗ２×Ｌ２））は、従来のスルーホールのアスペク
ト比（ｄ／πｒ２）よりも小さくなる。また、第１の矩
形状メタル２と第２の矩形状メタル４の接触面積（Ｗ１
×Ｗ２＝ＬＷ２）は、従来のスルーホールの上層配線お
よび下層配線との接触面積（πｒ２）よりも大きくな
る。
【００１６】矩形状メタル２，４のパターン面積を従来
よりも大きくでき、アスペクト比を従来よりも小さくで
きることにより、矩形状ホール（メタルを埋め込んで矩
形状メタル２，４を形成するためのホール）を従来のス
ルーホールよりも安定して形成することができ、あるい
はメタル層のホトリソ・エッチングにより矩形状メタル
２，４を従来のスルーホールよりも安定して形成するこ
とができるので、多層配線の接続部を従来よりも安定し
て形成することができ、接続部の信頼性を高めることが
できる。
【００１７】また、矩形状メタル２，４の長さＬ１，Ｌ
２を従来のスルーホール径２ｒよりも大きくできること
により、第２の矩形状メタル４またはその矩形状ホール
を形成するためのホトリソグラフィーにおいての第１の
矩形状メタル２に対する合わせ余裕を、従来のスルーホ
ールを形成するためのホトリソグラフィーにおいての下
層配線に対する合わせ余裕、および従来の上層配線を形
成するためのホトリソグラフィーにおいてのスルーホー
ルに対する合わせ余裕よりも大きくすることができるの
で、多層配線の接続部を従来よりも安定して形成するこ
とができ、接続部の信頼性を高めることができる。
【００１８】また、第１の矩形状メタル２と第２の矩形
状メタル４の接触面積を従来よりも大きくできることに
より、接触面において電流を分散することができ、接触
面の電流密度を従来よりも低くすることができるので、
接続部の信頼性を高めることができる。
【００１９】なお、図２の接続構造については、第２の
矩形状メタル４がｘ’およびｙの向きにずれたときの合
わせ余裕は大きくなるが、第２の矩形状メタル４がｘお
よびｙ’の向きにずれたときの合わせ余裕は大きくなら
ない。このため、図３のように、上層配線５の端部およ
び第２の矩形状メタル４をｙの向きに延ばし、ｙの向き
にずれたときの合わせ余裕を大きくするとともに、第１
の矩形状メタル２と第２の矩形状メタル４の接触面積を
さらに大きくする構造や、図４のように、上層配線５の
端部および第２の矩形状メタル４を、ｙの向きに延ばす
とともにｘ’の向きにずらし、ｘおよびｙ’の向きにず
れたときの合わせ余裕を大きくする構造が考えられる。
【００２０】この第１の実施の形態の半導体素子によれ
ば、下層配線１に沿ってその上に接触形成または一体形
成した第１の矩形状メタル２と、上層配線５に沿ってそ
の下に接触形成または一体形成した第２の矩形状メタル
４とを、互いに接触させて第１の矩形状メタル２と第２
の矩形状メタル４を接続することにより、同じ設計基準
において接続部を従来よりも安定して形成することがで
き（微細な設計基準においても接続部を安定して形成す
ることができ）、接続部の信頼性を高めることができる
ので、素子の微細化を推進することができる。
【００２１】第１の矩形状メタル２の長さＬ１および第
２の矩形状メタル４の長さＬ２は、上下配線間の容量、
リソグラフィーの必要な合わせ余裕、多層配線の設計基
準などを考慮して最適なものに自由に設定することがで
きる。
【００２２】矩形状メタル２，４の長さＬ１，Ｌ２は、
原則的には複数の下層配線１および複数の上層配線５が
レイアウトされる場合においても上下配線のピッチ寸法
およびレイアウトに関わらず自由に設定することが可能
であるが、ある上下配線の接続部の周辺に、この接続部
の上下配線との接続を必要としない他の上下配線の接続
部がレイアウトされている特別な場合においては、上記
他の上下配線に接続しないための制限の許容範囲内にお
いて設定される。
【００２３】また、矩形状メタル２，４の長さＬ１，Ｌ
２を長くするほどホトリソグラフィーの合わせ余裕は増
大するが、複数の下層配線１および複数の上層配線５が
レイアウトされる場合には、矩形状メタル２，４の長さ
Ｌ１，Ｌ２を長くするほど、その矩形状メタル２，４
と、接続を必要としない他の上下配線との距離が短くな
るので、その矩形状メタル２，４の配線と上記他の上下
配線との配線間容量が増大する。このため、合わせ余裕
の増加とそれに伴う上下配線間の容量の増加とを比較検
討して、矩形状メタル２，４の長さＬ１，Ｌ２を最適な
値に設定することが必要である。
【００２４】図５は矩形状メタルの長さを説明する図で
ある。図５において、１Ａ，１Ｂは互いに隣接する下層
配線、５Ａ，５Ｂは互いに隣接する上層配線、２Ａ，２
Ｂはそれぞれ下層配線１Ａ，１Ｂに形成された第１の矩
形状メタル、４Ａ，４Ｂはそれぞれ上層配線５Ａ，５Ｂ
に形成された第２の矩形状メタル、Ｌ２ａ，Ｌ２ｂ，Ｌ
２ｃは第１の矩形状メタル２Ａの長さ、Ｌ１ａ，Ｌ１
ｂ，Ｌ１ｃは第２の矩形状メタル４Ｂの長さ、ＬＷは下
層配線１Ａ，１Ｂおよび上層配線５Ａ，５Ｂの幅、Ｐは
下層配線１Ａ，１Ｂおよび上層配線５Ａ，５Ｂ間の距
離、すなわちピッチ寸法である。上下配線の幅ＬＷは
０．２［μｍ］、上下配線のピッチ寸法Ｐは０．４［μ
ｍ］とする。また、矩形状メタル２Ａ，４Ｂの長さＬ２
ａ，Ｌ１ａは０．５Ｐ（＝ＬＷ）＜Ｌ２ａ＜１．５Ｐ，
０．５Ｐ（＝ＬＷ）＜Ｌ１ａ＜１．５Ｐの範囲、矩形状
メタル２Ａ，４Ｂの長さＬ２ｂ，Ｌ１ｂは１．５Ｐ＜Ｌ
２ｂ，１．５Ｐ＜Ｌ１ｂの範囲、矩形状メタル２Ａ，４
Ｂの長さＬ２ｃ，Ｌ１ｃは１．５Ｐ＜Ｌ２ｃ＜２．５
Ｐ，１．５Ｐ＜Ｌ１ｃ＜２．５Ｐの範囲で設定される。
下層配線１Ａと上層配線５Ａとが、それらの交差部にお
いて、第１の矩形状メタル２Ａと第２の矩形状メタル４
Ａの接触によって接続されており、下層配線１Ｂと上層
配線５Ｂとが、それらの交差部において、第１の矩形状
メタル２Ｂと第２の矩形状メタル４Ｂの接触によって接
続されている。
【００２５】図５において、第１の矩形状メタル２Ａの
長さを上層配線５Ｂ下に達する上記の長さＬ２ｂとし、
第２の矩形状メタル４Ｂの長さを下層配線１Ａ上に達す
る上記の長さＬ１ｂとすると、下層配線１Ａと上層配線
５Ｂの交差部において第１の矩形状メタル２Ａと第２の
矩形状メタル４Ｂが接触してしまうので、第１の矩形状
メタル２Ａの長さは、上層配線５Ｂ下に達しない上記の
長さＬ２ａに設定され、第２の矩形状メタル４Ｂの長さ
は、下層配線１Ａ上に達しない上記の長さＬ１ａに設定
される。長さＬ２ａ，Ｌ１ａは、例えばＬ２ａ＝Ｌ１ａ
＝０．４［μｍ］（＝Ｐ）に設定される。ただし、第１
の矩形状メタル２Ａの長さまたは第２の矩形状メタル４
Ｂの長さのいずれかを、上記の長さＬ２ｂまたはＬ１ｂ
に設定することは可能である。第２の矩形状メタル４Ａ
と第１の矩形状メタル２Ｂについても同様である。
【００２６】この図５のように、ある上下配線の接続部
の周辺に、接続を必要としない他の上下配線の接続部が
レイアウトされている特別な場合においては、それぞれ
の矩形状メタルの長さが、接続を必要としない上下配線
に達する長さ（上記の長さＬ２ｂ，Ｌ１ｂ）であると、
上記ある上下配線の矩形状メタルと上記他の上下配線の
矩形状メタルの接触を生じるので、いずれかの矩形状メ
タルの長さが、接続を必要としない上下配線に達しない
長さ（上記の長さＬ２ａ，Ｌ１ａ）に制限される。
【００２７】図５において、例えば、下層配線１Ｂと上
配線５Ｂが接続されず、第１の矩形状メタル２Ｂおよび
第２の矩形状メタル４Ｂが形成されていなければ、第１
の矩形状メタル２Ａの長さおよび第２の矩形状メタル４
Ａの長さは、上記の制限を受けず、上下配線のピッチ寸
法Ｐおよびレイアウトに関わらず上記の長さＬ２ａ，Ｌ
１ａおよびＬ２ｂ，Ｌ１ｂのいずれにも設定可能であ
る。
【００２８】また、図５において、矩形状メタル２Ａ，
２Ｂ，４Ａ，４Ｂが長くなるほど、ホトリソグラフィー
の合わせ余裕は増大するが、第１の矩形状メタル２Ａと
上層配線５Ｂの距離、第１の矩形状メタル２Ｂと上層配
線５Ａの距離、第２の矩形状メタル４Ａと下層配線１Ｂ
の距離、および第２の矩形状メタル４Ｂと下層配線１Ａ
の距離が短くなるので、下層配線１Ａと上層配線５Ｂの
配線間容量および下層配線１Ｂと上層配線５Ａの配線間
容量も増大する。このため、矩形状メタル２Ａ，２Ｂ，
４Ａ，４Ｂの長さを上記のＬ２ａ，Ｌ１ａの範囲内で設
定する場合においても、合わせ余裕を大きくとる必要が
さほどなく、かつ配線間容量を抑えたいときには、矩形
状メタル２Ａ，２Ｂ，４Ａ，４Ｂの長さは比較的短い値
に設定され、逆に配線間容量を抑える必要がさほどな
く、かつ合わせ余裕を大きくしたいときには、矩形状メ
タルの長さを比較的長い値に設定される。
【００２９】なお、図５において、さらに下層配線１Ａ
と上層配線５Ｂとが接続されるのであれば、例えば、第
１の矩形メタル２Ａの長さおよび第２の矩形メタル４Ｂ
の長さをそれぞれ図５の長さＬ２ｃ，Ｌ１ｃに設定し、
第１の矩形メタル２Ａと第２の矩形メタル４Ｂとを接触
させる。長さＬ２ｃは、長さＬ２ａの上層配線５Ｂ側を
延ばし、第１の矩形メタル２Ａが上層配線５Ｂに完全に
オーバーラップするようにした長さであり、長さＬ１ｃ
は、長さＬ１ａの下層配線１Ａ側を延ばし、第２の矩形
メタル４Ｂが下層配線１Ａに完全にオーバーラップする
ようにした長さである。これらの長さＬ２ｃ，Ｌ１ｃ
は、例えばＬ２ｃ＝Ｌ１ｃ＝０．８［μｍ］である。
【００３０】図６は本発明の第１の実施の形態の半導体
素子の第１の製造方法を説明する図であり、図２（ｃ）
の配線構造についての図である。図６において、図２と
同じものには同じ符号を付してある。
【００３１】まず、図６（ａ）において、配線層の下地
となる絶縁膜上全面にＴｉ（チタン）などのバリアメタ
ルを介してＡｌ（アルミ）を堆積させ、このメタル層を
ホトリソ・エッチングによりパターニングし、下層配線
１を形成する。
【００３２】次に、全面にシリケートグラスなどの第１
の層間絶縁膜３ａを堆積させ、ＣＭＰ法により表面を平
坦にする。次に、ホトリソ・エッチングにより第１の層
間絶縁膜３ａに第１の矩形状ホール６を形成する。ここ
で、第１の矩形状ホール６を形成する際に用いられるレ
ジストの膜厚は、約８０００〜９０００［Å］である。
この第１の矩形状ホール６は、下層配線１に沿って下層
配線１上に部分的に形成され、下層配線１の表面を部分
的に露出させる。
【００３３】次に、Ｔｉなどのバリアメタルを介して全
面にＷ（タングステン）を堆積させ、このメタル層で第
１の矩形状ホール６を埋め込み、ＣＭＰ法により表面を
平坦にするとともに、第１の矩形状ホール６以外の領域
に堆積したメタル層を除去し、第１の矩形状メタル２を
形成する。
【００３４】次に、図６（ｂ）において、全面にシリケ
ートグラスなどの第２の層間絶縁膜３ｂを堆積させ、ホ
トリソ・エッチングにより第２の層間絶縁膜３ｂに第２
の矩形状ホール７を形成する。この第２の矩形状ホール
７は、上層配線５の形成領域に沿ってその形成領域に部
分的に形成され、第１の矩形状メタル２の表面を部分的
に露出させる。なお、第１の層間絶縁膜３ａおよび第２
の層間絶縁膜３ｂは層間絶縁膜３を構成する。
【００３５】次に、Ｔｉなどのバリアメタルを介して全
面にＷを堆積させ、このメタル層で第２の矩形状ホール
７を埋め込み、ＣＭＰ法により表面を平坦にするととも
に、第２の矩形状ホール７以外の領域に堆積したメタル
層を除去し、第２の矩形状メタル４を形成する。
【００３６】次に、図６（ｃ）において、全面にＴｉな
どのバリアメタルを介してＡｌを堆積させ、このメタル
層をホトリソ・エッチングによりパターニングし、上層
配線５を形成する。以上により、第１の実施の形態の配
線構造が形成される。
【００３７】この第１の製造方法では、第１の矩形状ホ
ール６および第２の矩形状ホール７の表面積は従来のス
ルーホールよりも大きく、矩形状ホール６，７の深さは
従来のスルーホールよりも浅く、矩形状ホール６，７の
アスペクト比は従来のスルーホールよりも小さいので、
同じ設計基準において、ホトリソ・エッチングにより矩
形状ホール６，７を従来のスルーホールよりも安定して
形成することができる。また、矩形状ホール６，７の長
さは従来のスルーホール径よりも長いので、ホトリソグ
ラフィーの合わせ余裕を従来よりも大きくすることがで
きる。また、第１の矩形状メタル２および第２の矩形状
メタル４の表面積は従来のスルーホールよりも大きいの
で、接触面の電流密度を従来よりも低くすることができ
る。これにより、多層配線の接続部を従来よりも安定し
て形成することができ、接続部の信頼性を高めることが
できるので、素子の微細化を推進することができる。
【００３８】図７は本発明の第１の実施の形態の半導体
素子の第２の製造方法を説明する図であり、図２（ｃ）
の配線構造についての図である。図７において、図２と
同じものには同じ符号を付してある。
【００３９】まず、図７（ａ）において、配線層の下地
となる絶縁膜上全面にＴｉなどのバリアメタルを介し
て、一部が第１の配線層、つまり下層配線１となる導電
膜のＡｌを堆積する。その導電膜をパターニングして互
いに第１の方向に離間する複数の下層配線１を形成す
る。その後、複数の下層配線１上にレジストを塗布し
て、ホトリソを行う。これにより、１つの下層配線１上
にレジストマスクを形成する。次に、そのレジストマス
クをマスクとして下層配線１のエッチングを行い、下層
配線１上に第１の導体部である第１の矩形状メタル２を
形成する。このように、第２の製造方法では、下地上に
形成された導電膜を２回のホトリソ・エッチングにより
パターニングし、下層配線１および第１の矩形状メタル
２を形成する。第１の矩形状メタル２は、下層配線１に
沿って下層配線１上に部分的に形成される。なお、下層
配線１と第２の矩形状メタル２は、どちらを先に形成し
ても良い。つまり、１回目のホトリソ・エッチングで下
層配線１を形成し、２回目のホトリソ・エッチングで第
１の矩形状メタル２を形成しても良いし、その逆でも良
い。
【００４０】次に、図７（ｂ）において、全面に層間絶
縁膜３を堆積させ、ＣＭＰ法により表面を平坦にする。
次に、ホトリソ・エッチングにより層間絶縁膜３に第２
の矩形状ホール７を形成する。この第２の矩形状ホール
７は、上層配線５の形成領域に沿ってその形成領域に部
分的に形成され、第１の矩形状メタル２の表面を部分的
に露出させる。
【００４１】次に、図７（ｃ）において、Ｔｉなどのバ
リアメタルを介して全面にＡｌを堆積させ、このメタル
層で第２の矩形状ホール７を埋め込み、このメタル層を
ホトリソ・エッチングによりパターニングし、第２の矩
形状メタル４および上層配線５を同時に形成する。以上
により、第１の実施の形態の配線構造が形成される。
【００４２】この第２の製造方法によれば、上記第１の
製造方法と同様に素子の微細化を推進することができ
る。なお、この第２の製造方法では、第１の矩形状メタ
ル２はメタル層のホトリソ・エッチングにより形成され
るが、この第１の矩形状メタル２は、同じ設計基準にお
いて、従来のスルーホールよりも安定して形成される。
【００４３】さらに、第２の製造方法では、下層配線１
と第１の矩形状メタル２、上層配線５と第２の矩形状メ
タル４がそれぞれ同じメタル層により一体形成されるの
で、矩形状メタルと配線間においての抵抗上昇やオープ
ン不良を上記第１の製造方法よりも生じにくい構造にな
っている。
【００４４】さらにまた、第２の製造方法では、下層配
線１および第１の矩形状メタル２を同じメタル層につい
ての２回のホトリソ・エッチングにより形成し、第２の
矩形状メタル４および上層配線５を同じメタル層につい
ての１回のホトリソ・エッチングにより同時に形成する
ので、上記第１の製造方法よりも製造工程を簡略化する
ことができる。
【００４５】なお、下層配線１および第１の矩形状メタ
ル２を上記第１の製造方法により形成し、第２の矩形状
メタル４および上層配線５を上記第２の製造方法により
形成すること、あるいは逆に、下層配線１および第１の
矩形状メタル２を上記第２の製造方法により形成し、第
２の矩形状メタル４および上層配線５を上記第１の製造
方法により形成することも可能である。
【００４６】図８は本発明の第１の実施の形態の半導体
素子の第３の製造方法を説明する図であり、図２（ｃ）
の配線構造についての図である。図８において、図２と
同じものには同じ符号を付してある。
【００４７】この第３の製造方法は、配線の形成に際
し、絶縁膜に配線を形成するための溝、つまり溝状ホー
ルを形成し、この溝状ホールにＣｕ（銅）などのメタル
を埋め込んで配線を形成するシングルダマシン法を適用
したものである。ダマシン法は、Ｃｕなどのより低抵抗
な材料を用いて配線を形成するための方法である。
【００４８】まず、図８（ａ）において、配線層の下地
となる絶縁膜上全面にシリケートグラスなどの第１の層
間絶縁膜３ａを堆積させ、ホトリソ・エッチングにより
第１の層間絶縁膜３ａの下層配線形成領域に第１の溝状
ホール８を形成する。
【００４９】次に、全面にＴｉなどのバリアメタルを介
してＣｕを堆積させ、このメタル層で第１の溝状ホール
８を埋め込み、ＣＭＰ法により表面を平坦にするととも
に、第１の溝状ホール８以外の領域に堆積したメタル層
を除去し、第１の溝状ホール８に下層配線１を形成す
る。
【００５０】次に、図８（ｂ）において、全面にシリケ
ートグラスなどの第２の層間絶縁膜３ｂを堆積させ、ホ
トリソ・エッチングにより第２の層間絶縁膜３ｂに第１
の矩形状ホール６を形成する。この第１の矩形状ホール
６は、下層配線１に沿って下層配線１上に部分的に形成
され、下層配線１の表面を部分的に露出させる。
【００５１】次に、全面にＴｉなどのバリアメタルを介
してＷを堆積させ、このメタル層で第１の矩形状ホール
６を埋め込み、ＣＭＰ法により表面を平坦にするととも
に、第１の矩形状ホール６以外の領域に堆積したメタル
層を除去し、第１の矩形状メタル２を形成する。
【００５２】次に、図８（ｃ）において、全面にシリケ
ートグラスなどの第３の層間絶縁膜３ｃを堆積させ、ホ
トリソ・エッチングにより第３の層間絶縁膜３ｃに第２
の矩形状ホール７を形成する。この第２の矩形状ホール
７は、あとから形成される上層配線５の形成領域に沿っ
てその形成領域に部分的に形成され、第１の矩形状メタ
ル２の表面を部分的に露出させる。
【００５３】次に、全面にＴｉなどのバリアメタルを介
してＷを堆積させ、このメタル層で第２の矩形状ホール
７を埋め込み、ＣＭＰ法により表面を平坦にするととも
に第２の矩形状ホール７以外の領域に堆積したメタル層
を除去し、第２の矩形状メタル４を形成する。
【００５４】次に、図８（ｄ）において、全面にシリケ
ートグラスなどの第４の層間絶縁膜３ｄを堆積させ、ホ
トリソ・エッチングにより第４の層間絶縁膜３ｄの上層
配線形成領域に第２の溝状ホール９を形成する。この第
２の溝状ホール９は、第２の矩形状メタル４の表面を露
出させる。
【００５５】次に、図８（ｅ）において、全面にＴｉな
どのバリアメタルを介してＣｕを堆積させ、このメタル
層で第２の溝状ホール９を埋め込み、ＣＭＰ法により表
面を平坦にするとともに第２の溝状ホール９以外の領域
に堆積したメタル層を除去し、第２の溝状ホール９に上
層配線５を形成する。以上により、第１の実施の形態の
配線構造が形成される。
【００５６】この第３の製造方法によれば、上記第１の
製造方法と同様に素子の微細化を推進することができ
る。さらに、シングルダマシン法を用いて上層配線１お
よび下層配線５を形成することにより、より低抵抗で高
密度な配線を形成することができる。
【００５７】図９は本発明の第１の実施の形態の半導体
素子の第４の製造方法を説明する図であり、図２（ｃ）
の構造についての図である。図９において、図２と同じ
ものには同じ符号を付してある。
【００５８】この第４の製造方法は、配線および矩形状
メタルの形成に際し、絶縁膜に配線形成のための溝状ホ
ールおよび矩形状メタル形成のための矩形状ホールを形
成し、そこにＣｕなどのメタルを埋め込んで配線および
矩形状メタルを同時に形成するデュアルダマシン法を適
用したものである。
【００５９】まず、図９（ａ）において、配線層の下地
となる絶縁膜上全面にシリケートグラスなどの第１の層
間絶縁膜３ａを堆積させ、ホトリソ・エッチングにより
第１の層間絶縁膜３ａの下層配線形成領域に第１の溝状
ホール８を形成する。
【００６０】次に、全面にＴｉなどのバリアメタルを介
してＣｕを堆積させ、このメタル層で第１の溝状ホール
８を埋め込み、ＣＭＰ法により表面を平坦にするととも
に、第１の溝状ホール８以外の領域に堆積したメタル層
を除去し、第１の溝状ホール８に下層配線１を形成す
る。
【００６１】次に、全面にシリケートグラスなどの第２
の層間絶縁膜３ｂを堆積させ、ホトリソ・エッチングに
より第２の層間絶縁膜３ｂに第１の矩形状ホール６を形
成する。この第１の矩形状ホール６は、下層配線１に沿
って下層配線１上に部分的に形成され、下層配線１の表
面を部分的に露出させる。
【００６２】次に、全面にＴｉなどのバリアメタルを介
してＣｕを堆積させ、このメタル層で第１の矩形状ホー
ル６を埋め込み、ＣＭＰ法により表面を平坦にするとと
もに、第１の矩形状ホール６以外の領域に堆積したメタ
ル層を除去し、第１の矩形状メタル２を形成する。
【００６３】次に、図９（ｂ）において、全面にシリケ
ートグラスなどの第３の層関絶縁膜３ｃを堆積させ、２
回のホトリソ・エッテングにより第３の層間絶縁膜３ｃ
に第２の溝状ホール９および第２の矩形状ホール７を形
成する。第２の溝状ホール９は、上層配線形成領域に形
成される。また、第２の矩形状ホール７は、第２の溝状
ホール９に沿って第２の溝状ホール９下に部分的に形成
され、第１の矩形状メタル２の表面を部分的に露出させ
る。なお、第２の溝状ホール９と第２の矩形状ホール７
は、どちらを先に形成しても良い。つまり、１回目のホ
トリソ・エッチングで第２の溝状ホール９を形成し、２
回目のホトリソ・エッチングで第２の矩形状ホール７を
形成しても良いし、その逆でも良い。
【００６４】次に、図９（ｃ）において、全面にＴｉな
どのバリアメタルを介してＣｕを堆積させ、このメタル
層で第２の矩形状ホール７および第２の溝状ホール９を
埋め込み、ＣＭＰ法により表面を平坦にするとともに第
２の矩形状ホール７以外の領域に堆積したメタル層を除
去し、第２の矩形状メタル４および上層配線５を同時に
形成する。以上により、第１の実施の形態の配線構造が
形成される。
【００６５】この第４の製造方法によれば、上記第１の
製造方法と同様に素子の微細化を推進することができ
る。また、ダマシン法を用いて上層配線１および下層配
線５を形成することにより、上記第３の製造方法と同様
により低抵抗で高密度な配線を形成することができる。
さらに、デュアルダマシン法を用いて、第２の矩形状メ
タル４および上層配線５を、１回のメタル層の堆積によ
り同時に一体形成することにより、第２の矩形状メタル
４と上層配線５間においての抵抗上昇やオープン不良が
上記第３の製造方法よりも生じにくく、上記第３の製造
方法よりも製造工程を簡略化することができる。
【００６６】上記第１ないし第４の製造方法での層間絶
縁膜のエッチング手順は、例えば以下の（１）〜（４）
のいずれかによる。 （１）膜厚およびエッチングレートをもとに設定した固
定のエッチング時間でエッチングする。 （２）エッチングする層間絶縁膜を、上層のエッチング
される膜（例えばシリコン酸化膜やシリケートグラス）
と、下層の薄いエッチングされない膜（例えばシリコン
室化膜）の２層構造にした上で、下層膜上でエッチング
をストップさせ、そのあとエッチングガスを変えて下層
膜をエッチングする。 （３）エッチングする層間絶縁膜（例えばシリコン酸化
膜やシリケートグラス）の下に、エッチングされない絶
縁膜（例えばシリコン窒化膜）を堆積させておき、そこ
でエッチ冫グをストップさせる。 （４）エッチングすることにより露出するメタルを検知
し、その検知をもとにエッチングごとに個別にエンドポ
イントを設定する。
【００６７】また、上記第１または第２の製造方法での
メタルのエッチング手順は、例えば以下の（ａ）〜
（ｃ）のいずれかによる。 （ａ）メタル層の厚さおよびエッチングレートをもとに
設定した固定のエッチング時間でエッチングする。 （ｂ）バリアメタルをエッチングしないエッチングガス
でバリアメタルが露出するまでメタルをエッチングし、
そのあとエッチングガスを変えてバリアメタルをエッチ
ングする。 （ｃ）エッチングすることにより露出する層間絶縁膜を
検知し、その検知をもとにエッチングごとに個別にエン
ドポイントを設定する。
【００６８】以上のように第１の実施の形態によれば、
下層配線１に沿ってその上に接触形成または一体形成し
た第１の矩形状メタル２と、上層配線５に沿ってその下
に接触形成または一体形成した第２の矩形状メタル４と
を、互いに接触させて下層配線１と上層配線５を接続す
ることにより、微細な設計基準においても信頼性の高い
接続部を安定して形成することができるので、素子の微
細化を推進することができる。
【００６９】第２の実施の形態 図１０および図１１は本発明の第２の実施の形態の半導
体素子の構造図であり、図１０および図１１において、
（ａ）は平面図、（ｂ）は（ａ）においてのｘ−ｘ’間
の断面図、（ｃ）は（ａ）においてのｙ−ｙ’間の断面
図であり、３１は下層配線、３２は第１の導体部である
第１の矩形状メタル、３３は層間絶縁膜、３４は第２の
導体部である第２の矩形状メタル、３５は上層配線、ｈ
１は第１の矩形状メタル３２の高さ、ｈ２は第２の矩形
状メタル３４の高さ、ｄは下層配線１と上層配線５の間
隔である。図１０はともにまっすぐに延びた下層配線３
１と上層配線３５とがほぼ直角に交差しており、両配線
の途中の上記交差部において両配線の接続がなされた多
層配線の接続構造であり、図１１は下層配線３１の途中
のほぼ直角に曲がった角部上に上層配線３５の端部が位
置しており、上記角部と上記端部において両配線の接続
がなされた多層配線の接続構造である。なお、図１１の
接続構造についても、上記第１の実施の形態の図３また
は図４の接続構造を適用することが可能である。
【００７０】第２の実施の形態の半導体素子において、
第１の矩形状メタル３２は、下層配線３１に沿って下層
配線３１上に部分的に形成されている。また、第２の矩
形状メタル３４は、上層配線３５に沿って上層配線３５
下に部分的に形成されている。第１の矩形状メタル３２
は、下層配線３１に接触して、あるいは下層配線３１に
一体に形成されており、第２の矩形状メタル３４は、上
層配線３５に接触して、あるいは上層配線３５に一体に
形成されている。そして、第１の矩形状メタル３２と第
２の矩形状メタル３４とが接触して、下層配線３１と上
層配線３５との接続がなされている。さらに、第１の矩
形状メタル３２の表面には、凹部が形成されており、こ
の凹部に第２の矩形状メタル３４が嵌合して、第１の矩
形状メタル３２と第２の矩形状メタル３４の接触がなさ
れている。
【００７１】この第２の実施の形態の半導体素子では、
第１の矩形状メタル３２と第２の矩形状メタル３４の上
記嵌合構造により、第１の矩形状メタル３２の高さｈ１
と第２の矩形状メタル３４の高さｈ２の和は、下層配線
３１と上層配線３５の間隔ｄよりも長く、ｄ＜ｈ１＋ｈ
２である。また、ｄ＞ｈ１，ｄ＞ｈ２である。なお、第
１の矩形状メタル３２および第２の矩形状メタル３４の
幅および長さについては、上記第１の実施の形態の第１
の矩形状メタル２および第２の矩形状メタル４と同様で
ある。
【００７２】この第２の実施の形態の半導体素子では、
上記第１の実施の形態の半導体素子と同様に、従来の半
導体素子と同じ設計基準において、矩形状メタル２，４
の高さｈ１，ｈ２は、従来のスルーホールの深さよりも
低くなる。また、矩形状メタル３２，３４のアスペクト
比（ｈ１／表面積，ｈ２／表面積）は、従来のスルーホ
ール（図１４参照）のアスペクト比（ｄ／πｒ２）より
も小さくなる。このため、上記第１の実施の形態の半導
体素子と同様に、矩形状ホール（メタルを埋め込んで矩
形状メタル３２，３４を形成するためのホール）を従来
よりも安定して形成することができるとともに、メタル
層のホトリソ・エッチングにより矩形状メタル３２，３
４を形成することもでき、かつホトリソグラフィーにお
いての合わせ余裕を従来よりも大きくすることができ、
かつ接触面の電流密度を従来よりも低くすることができ
るので、多層配線の接続部を従来よりも安定して形成す
ることができ、接続部の信頼性を高めることができる。
【００７３】さらに、この第２の実施の形態の半導体素
子では、第１の矩形状メタル３２の表面に凹部を形成
し、この凹部に第２の矩形状メタル３４を嵌合させ、第
１の矩形状メタル３２の高さｈ１と第２の矩形状メタル
３４の高さｈ２の和を下層配線３１と上層配線３５の間
隔ｄよりも長くして、第１の矩形状メタル３２と第２の
矩形状メタル３４を接触させているので、第１の矩形状
メタル３２と第２の矩形状メタル３４の接触面積は、上
記第１の実施の形態よりもさらに大きくなる。このた
め、接触面の電流密度を上記第１の実施の形態よりもさ
ら低くすることができるので、接続部の信頼性をさらに
高めることができる。
【００７４】この第２の実施の形態の半導体素子の製造
にあたっては、上記第１の実施の形態で説明した第１〜
第４の製造方法を適用することができる。ただし、第２
の矩形状ホールをエッチングにより形成するときに、第
１の矩形メタル３２の表面が露出してもエッチングをや
めず、第１の矩形メタル３２の表面をさらにエッチング
して、第１の矩形メタル３２の表面に、第２の矩形状メ
タル３４を嵌合させるための凹部を形成する。具体的に
は、まず、第１の矩形メタル３２を形成し、第１の矩形
メタル３２を含む下層配線３１上に層間絶縁膜３３を形
成した後、第１の矩形メタル３２上の層間絶縁膜３３に
第１の矩形メタル３２に至るホールを形成する。このホ
ールによって、第１の矩形メタル３２の表面は層間絶縁
膜３３より露出される。ここで、ホール形成時に用いら
れるエッチングガスとしては、フロロカーボン系のガス
等が用いられる。次に、エッチングガスを塩素系または
フッ素系のガスに切り替えて、ホールより露出した第１
の矩形メタル３２の一部の除去を行い、凹部を形成す
る。このとき、第１の矩形メタル３２がＡｌで形成され
ている場合は塩素系のガスを用い、Ｗで形成されている
場合はフッ素系のガスを用いることが望ましい。また、
このような第１の矩形メタル３２の除去を行う場合、マ
スクとして用いられるレジストも同時に除去されてしま
う恐れがある。そのため、本実施の形態では、第１の矩
形メタル３２を露出させるホールを形成する際に用いら
れるレジストマスクの膜厚が第１の実施の形態よりも厚
く形成されることが望ましい。本第２の実施の形態によ
れば、新たなホトリソ工程を要することなく、同一チャ
ンバー内で所望の半導体素子を製造することが可能とな
る。なお、上記第３または第４の製造方法の適用につい
ては、ダマシン法により形成される配線材料のエッチン
グが将来的に可能になることを前提にしている。
【００７５】以上のように第２の実施の形態によれば、
下層配線３１に沿ってその上に接触形成または一体形成
した第１の矩形状メタル３２と、上層配線３５に沿って
その下に接触形成または一体形成した第２の矩形状メタ
ル３４とを、互いに接触させて下層配線３１と上層配線
３５を接続することにより、微細な設計基準においても
信頼性の高い接続部を安定して形成することができるの
で、上記第１の実施の形態と同様に素子の微細化を推進
することができる。さらに、第１の矩形状メタル３２の
高さｈ１と第２の矩形状メタル３４の高さｈ２の和を下
層配線３１と上層配線３５の間隔ｄよりも長くしたこと
により、接触面の電流密度を上記第１の実施の形態より
もさら低くすることができるので、接続部の信頼性をさ
らに高めることができる。
【００７６】第３の実施の形態 図１２は本発明の第３の実施の形態の半導体素子の構造
図である。図１２において、（ａ）は平面図、（ｂ）は
（ａ）においてのｘ−ｘ’間の断面図、（ｃ）は（ａ）
においてのｙ−ｙ’間の断面図であり、４１は下層配
線、４２は第１の矩形状メタル、４３は層間絶縁膜、４
４はスルーホール、４５は上層配線、Ｈ１は第１の矩形
状メタル３２の高さ、Ｄ２はスルーホール４４の深さ、
２ｒはスルーホール４４の直径、ｄは下層配線４１と上
層配線４５の間隔である。図１２は下層配線４１の途中
のほぼ直角に曲がった角部上に上層配線４５の端部が位
置しており、上記角部と上記端部において両配線の接続
がなされた多層配線の接続構造である。なお、この第３
の実施の形態に、上記第１の実施の形態の図１ないし図
３の接続構造を適用することも可能である。
【００７７】第３の実施の形態の半導体素子において、
第１の導体部である第１の矩形状メタル４２は、下層配
線４１に沿って下層配線４１上に部分的に形成されてい
る。また、スルーホール４４は、上層配線４５下に部分
的に形成されている。第１の矩形状メタル４２は、下層
配線４１に接触して、あるいは下層配線４１に一体に形
成されており、第２の導体部である、スルーホール４４
に埋め込まれたメタルは、上層配線４５に接触して、あ
るいは上層配線４５に一体に形成されている。そして、
第１の矩形状メタル４２とスルーホール４４に埋め込ま
れたメタルとが接触して、下層配線４１と上層配線４５
との接続がなされている。
【００７８】この第３の実施の形態の半導体素子は、上
記第１の実施の形態の半導体素子において、第２の矩形
状メタル４を、第１の矩形メタル２よりも小さいスルー
ホール４４に埋め込まれたメタルとしたものである。こ
の第３の実施の形態の半導体素子では、第１の矩形状メ
タル４２の高さＨ１とスルーホール４４の深さＤ２の和
は、下層配線４１と上層配線４５の間隔ｄに等しく、ｄ
＝Ｈ１＋Ｄ２である。従って、ｄ＞Ｈ１，ｄ＞Ｄ２であ
る。なお、第１の矩形状メタル４２の幅および長さにつ
いては、上記第１の実施の形態の第１の矩形状メタル２
と同様であり、スルーホール４４の直径２ｒについて
は、図１４の従来のスルーホール６３と同じである。
【００７９】この第３の実施の形態の半導体素子では、
同じ設計基準において、スルーホール４４のアスペクト
比（Ｄ２／πｒ２）は、従来のスルーホール６３のアス
ペクト比（ｄ／πｒ２）よりも小さくなる。このため、
スルーホール４４を従来のスルーホール６３よりも安定
して形成することができるので、スルーホール４４およ
び第１の矩形状メタル４２による多層配線の接続部を従
来よりも安定して形成することができ、接続部の信頼性
を高めることができる。
【００８０】さらに、この第３の実施の形態の半導体素
子では、第２の矩形状メタルを形成しないので、互いに
接続を必要としない２つの接続部が近接してレイアウト
されていても、第１の矩形状メタル４２の長さが制限を
受けることはない。このため、第１の矩形状メタル４２
の長さを、上下配線のピッチ寸法およびレイアウトに関
わらず自由に設定することができる。この第１の矩形状
メタル４２の長さは、上下配線間の容量、リソグラフィ
ーの必要な合わせ余裕、多層配線の設計基準などを考慮
して最適なものに設定される。
【００８１】この第３の実施の形態の半導体素子の製造
にあたっては、上記第１の実施の形態で説明した第１〜
第４の製造方法を適用することができる。ただし、第２
の矩形状ホールをエッチングにより形成するときに、ス
ルーホール４４を形成し、第２の矩形状ホールにメタル
を埋め込むときに、スルーホール４４にメタルを埋め込
む。
【００８２】以上のように第３の実施の形態によれば、
下層配線４１に沿ってその上に接触形成または一体形成
した第１の矩形状メタル４２と、上層配線４５下に接触
形成または一体形成したスルーホール４４のメタルと
を、互いに接触させて下層配線４１と上層配線４５を接
続することにより、微細な設計基準においても信頼性の
高い接続部を安定して形成することができるので、上記
第１の実施の形態と同様に素子の微細化を推進すること
ができる。さらに、第２の矩形状メタルを形成しないこ
とにより、第１の矩形状メタル４２の長さを、上下配線
のピッチ寸法およびレイアウトに関わらず自由に設定す
ることができる。
【００８３】第４の実施の形態 図１３は本発明の第４の実施の形態の半導体素子の構造
図である。図１３において、（ａ）は平面図、（ｂ）は
（ａ）においてのｘ−ｘ’間の断面図、（ｃ）は（ａ）
においてのｙ−ｙ’間の断面図であり、５１は下層配
線、５２はスルーホール、５３は層間絶縁膜、５４は第
２の矩形状メタル、５５は上層配線、Ｄ１はスルーホー
ル５２の深さ、Ｈ２は第２の矩形状メタル３２の高さ、
２ｒはスルーホール５２の直径、ｄは下層配線５１と上
層配線５５の間隔である。図１３は下層配線５１の途中
のほぼ直角に曲がった角部上に上層配線５５の端部が位
置しており、上記角部と上記端部において両配線の接続
がなされた多層配線の接続構造である。なお、この第４
の実施の形態に、上記第１の実施の形態の図１ないし図
３の接続構造を適用することも可能である。
【００８４】第４の実施の形態の半導体素子において、
スルーホール５２は、下層配線５２上に部分的に形成さ
れている。また、第２の導体部である第２の矩形状メタ
ル５４は、上層配線５５に沿って上層配線５５下に部分
的に形成されている。第１の導体部である、スルーホー
ル５２に埋め込まれたメタルは、下層配線５１に接触し
て、あるいは下層配線５１に一体に形成されており、第
２の矩形状メタル５４は、上層配線５５に接触して、あ
るいは上層配線５５に一体に形成されている。そして、
スルーホール５２に埋め込まれたメタルと第２の矩形状
メタル５４とが接触して、下層配線５１と上層配線５５
との接続がなされている。
【００８５】この第４の実施の形態の半導体素子は、上
記第１の実施の形態の半導体素子において、第１の矩形
状メタル２を、第２の矩形メタル４よりも小さいスルー
ホール４４に埋め込まれたメタルとしたものである。こ
の第４の実施の形態の半導体素子では、スルーホール４
４の深さＤ１と第２の矩形状メタル５４の高さＨ２との
和は、下層配線５１と上層配線５５の間隔ｄに等しく、
ｄ＝Ｄ１＋Ｈ２である。従って、ｄ＞Ｄ１，ｄ＞Ｈ２で
ある。なお、第２の矩形状メタル５４の幅および長さに
ついては、上記第１の実施の形態の第２の矩形状メタル
４と同様であり、スルーホール５２の直径２ｒについて
は、図１４の従来のスルーホール６３と同じである。
【００８６】この第４の実施の形態の半導体素子では、
同じ設計基準において、スルーホール５２のアスペクト
比（Ｄ１／πｒ２）は、従来のスルーホール６３のアス
ペクト比（ｄ／πｒ２）よりも小さくなる。このため、
スルーホール５２を従来のスルーホール６３よりも安定
して形成することができるので、スルーホール５４およ
び第２の矩形状メタル５４による多層配線の接続部を従
来よりも安定して形成することができ、接続部の信頼性
を高めることができる。
【００８７】また、この第４の実施の形態の半導体素子
では、第２の矩形状メタル５４の長さをスルーホール径
２ｒよりも大きくすることができる。このため、第２の
矩形状メタル５４を形成するためのホトリソグラフィー
においてのスルーホール５２に対する合わせ余裕を、第
２の矩形状メタル５４の長さ方向について従来よりも大
きくすることができるので、多層配線の接続部を従来よ
りも安定して形成することができ、接続部の信頼性を高
めることができる。
【００８８】さらに、この第４の実施の形態の半導体素
子では、第１の矩形状メタルを形成しないので、互いに
接続を必要としない２つの接続部が近接してレイアウト
されていても、第２の矩形状メタル５４の長さが制限を
受けることはない。このため、第２の矩形状メタル５４
の長さを、上下配線のピッチ寸法およびレイアウトに関
わらず自由に設定することができる。この第２の矩形状
メタル５４の長さは、上下配線間の容量、リソグラフィ
ーの必要な合わせ余裕、多層配線の設計基準などを考慮
して最適なものに設定される。
【００８９】この第４の実施の形態の半導体素子の製造
にあたっては、上記第１の実施の形態で説明した第１〜
第４の製造方法を適用することができる。ただし、第
１、第３、第４の製造方法においては、第１の矩形状ホ
ールをエッチングにより形成するときに、スルーホール
５２を形成し、第１の矩形状ホールにメタルを埋め込む
ときに、スルーホール５２にメタルを埋め込む。また、
第２の製造方法においては、ホトリソ・エッチングによ
り第１の矩形状メタルをパターニングするときに、スル
ーホール５２のメタルをパターニングする。
【００９０】以上のように第４の実施の形態によれば、
下層配線５１上に接触形成または一体形成したスルーホ
ール５２のメタルと、上層配線５５に沿ってその下に接
触形成または一体形成した第２の矩形状メタル５４と
を、互いに接触させて下層配線５１と上層配線５５を接
続することにより、微細な設計基準においても信頼性の
高い接続部を安定して形成することができるので、上記
第１の実施の形態と同様に素子の微細化を推進すること
ができる。さらに、第１の矩形状メタルを形成しないこ
とにより、第２の矩形状メタル５４の長さを、上下配線
のピッチ寸法およびレイアウトに関わらず自由に設定す
ることができる。
【００９１】第１ないし第４の実施の形態では、下層配
線上および上層配線下に設けられる導体部の形状とし
て、矩形を例に挙げて説明を行った。しかし、導体部の
形状は矩形に限られるものではなく、例えば、楕円形や
菱形などであってもよい。本発明の導体部の形状として
は、導体部に接続された下層配線または上層配線に隣接
する他の配線によって規定された層間絶縁膜に形成され
るとともに、他の配線と接続しないような形状のもので
あればよく、導電層の幅についても、隣接する他の配線
に接続しない程度の幅であれば、導電層に接続される下
層配線または上層配線の幅と略同一の幅でなくてもよ
い。すなわち、下層配線上に設けられる導体部の幅は、
その導体部が接続される下層配線に隣接する他の下層配
線との間の距離よりも短く、導体部の長さについては、
その導体部が接続された下層配線に接続される上層配線
に隣接する他の上層配線との距離よりも短く規定されて
いればよい。
【００９２】
【発明の効果】以上説明したように本発明によれば、従
来よりも微細な設計基準において、多層配線の接続部を
安定して形成でき、接続部の信頼性を高めることができ
るので、素子の微細化を推進することができるという効
果がある。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体素子の構
造図である。
【図２】 本発明の第１の実施の形態の半導体素子の構
造図である。
【図３】 本発明の第１の実施の形態の半導体素子の構
造図である。
【図４】 本発明の第１の実施の形態の半導体素子の構
造図である。
【図５】 本発明の第１の実施の形態の半導体素子にお
いての矩形状メタルの長さを説明する図である。
【図６】 本発明の第１の実施の形態の半導体素子の第
１の製造方法を説明する図である。
【図７】 本発明の第１の実施の形態の半導体素子の第
２の製造方法を説明する図である。
【図８】 本発明の第１の実施の形態の半導体素子の第
３の製造方法を説明する図である。
【図９】 本発明の第１の実施の形態の半導体素子の第
４の製造方法を説明する図である。
【図１０】 本発明の第２の実施の形態の半導体素子の
構造図である。
【図１１】 本発明の第２の実施の形態の半導体素子の
構造図である。
【図１２】 本発明の第３の実施の形態の半導体素子の
構造図である。
【図１３】 本発明の第４の実施の形態の半導体素子の
構造図である。
【図１４】 従来の半導体素子の構造図である。
【符号の説明】
１，３１，４１，５１ 下層配線、 ２，３２，４２
第１の矩形状メタル、３，３３，４３，５３ 層間絶縁
膜、 ４，３４，５４ 第２の矩形状メタル、 ５，３
５，４５，５５ 上層配線、 ６ 第１の矩形状ホー
ル、 ７ 第２の矩形状ホール、 ８ 第１の溝状ホー
ル、 ９ 第２の溝状ホール、 ４４，５２ スルーホ
ール。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−17864（ＪＰ，Ａ) 特開 平４−29357（ＪＰ，Ａ) 特開 平４−152526（ＪＰ，Ａ) 特開 平11−74345（ＪＰ，Ａ) 特開 平４−348547（ＪＰ，Ａ) 特開 昭63−228736（ＪＰ，Ａ) 特開 昭61−140149（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768

Claims (21)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の方向に延びて配置される第１の配
    線と、第１の方向と交差する第２の方向に延びて第１の
    配線の上方に配置される第２の配線とを接続した多層配
    線構造の半導体素子において、 第１の配線に沿って第１の配線上に部分的に形成された
    長方体形状の第１の導体部と、 第２の配線に沿って第２の配線下に部分的に形成された
    長方体形状の第２の導体部と を備え、第１の導体部の上面を構成する第１の方向に延びる長辺
    は、第２の配線の第１の方向の幅よりも長く、 第２の導体部の下面を構成する第２の方向に延びる長辺
    は、第１の配線の第２の方向の幅よりも長く、 上記導体部が互いに接触して第１の配線と第２の配線の
    接続がなされていることを特徴とする半導体素子。
  2. 【請求項２】 請求項１に記載の半導体素子において、 第１の導体部と第２の導体部の高さの和が、第１の配線
    と第２の配線の間隔よりも長いことを特徴とする半導体
    素子。
  3. 【請求項３】 請求項１に記載の半導体素子において、 第１の導体部の上面を構成する第２の方向に延びる短辺
    は、第１の配線の第２の方向の幅と同じであり、 第２の導体部の下面を構成する第１の方向に延びる短辺
    は、第２の配線の第１の方向の幅と同じである ことを特
    徴とする半導体素子。
  4. 【請求項４】 請求項１に記載の半導体素子の製造方法
    であって、 第１の配線を形成したあとに全面に堆積させた絶縁膜
    に、長方体形状のホールを形成する工程と、上記 ホールにメタルを埋め込み、第１の導体部を形成す
    る工程とを含むことを特徴とする半導体素子の製造方
    法。
  5. 【請求項５】 請求項１に記載の半導体素子の製造方法
    であって、 第１の導体部を形成したあとに全面に堆積させた絶縁膜
    に、長方体形状のホールを形成する工程と、上記 ホールにメタルを埋め込み、第２の導体部を形成す
    る工程とを含むことを特徴とする半導体素子の製造方
    法。
  6. 【請求項６】 請求項１に記載の半導体素子の製造方法
    であって、 第１の導体部を形成したあとに全面に堆積させた絶縁膜
    に、長方体形状のホールを形成する工程と、上記 ホールを形成したあとに全面にメタル層を堆積さ
    せ、このメタル層をホトリソ・エッチングすることによ
    り第２の導体部および第２の配線を一体形成する工程と
    を含むことを特徴とする半導体素子の製造方法。
  7. 【請求項７】 請求項１に記載の半導体素子の製造方法
    であって、 全面に堆積させた絶縁膜に、ホトリソ・エッチングによ
    り溝を形成する工程と、上記溝 にメタルを埋め込み、第１の配線を形成する工程
    とを含むことを特徴とする半導体素子の製造方法。
  8. 【請求項８】 請求項１に記載の半導体素子の製造方法
    であって、 第２の導体部を形成したあとに全面に堆積させた絶縁膜
    に、ホトリソ・エッチングにより溝を形成する工程と、上記溝 にメタルを埋め込み、第２の配線を形成する工程
    とを含むことを特徴とする半導体素子の製造方法。
  9. 【請求項９】 第１の面上に設けられ、それぞれが第１
    の方向に延びてかつ前記第１の方向と交差する第２の方
    向に互いに離間して配置される複数の第１の配線と、前
    記第１の面の上方に位置する第２の面上に設けられ、そ
    れぞれが第２の方向に延びてかつ前記第１の方向に互い
    に離間して配置される複数の第２の配線とのうち、１つ
    の前記第１の配線と１つの前記第２の配線とが電気的に
    接続される半導体素子において、前記１つの第１の配線上に形成された長方体形状の第１
    の導体部と、 前記１つの第２の配線下に形成された長方体形状の第２
    の導体部と を備え、 前記第１の導体部の上面を構成する前記第１の方向に延
    びる長辺は、前記第２の配線の前記第１の方向の幅より
    も長く、かつ前記１つの第２の配線に隣接する２つの前
    記第２の配線間の前記第１の方向の距離よりも短く、 前記第２の導体部の下面を構成する前記第２の方向に延
    びる長辺は、前記第１の配線の前記第２の方向の幅より
    も長く、かつ前記１つの第１の配線に隣接する２つの前
    記第１の配線間の前記第２の方向の距離よりも短く、 前記第１の導体部と前記第２の導体部とが互いに接する
    ことで、前記１つの第１の配線と前記１つの第２の配線
    とが電気的に接続されることを特徴とする半導体素子。
  10. 【請求項１０】 請求項９に記載の半導体素子におい
    て、 前記第１の導体部または前記第２の導体部の一方には凹
    部が設けられ、前記凹部に前記第２の導体部または前記
    第１の導体部が嵌合することによって、前記１つの第１
    の配線は前記１つの第２の配線に電気的に接続されるこ
    とを特徴とする半導体素子。
  11. 【請求項１１】 請求項９に記載の半導体素子におい
    て、前記第１の導体部の上面を構成する前記第２の方向に延
    びる短辺は、前記第１の配線の前記第２の方向の幅と同
    じであり、 前記第２の導体部の下面を構成する前記第１の方向に延
    びる短辺は、前記第２の配線の前記第１の方向の幅と同
    じである ことを特徴とする半導体素子。
  12. 【請求項１２】 請求項９に記載の半導体素子の製造方
    法であって、 前記第１の面上に、互いに前記第２の方向に離間した前
    記複数の第１の配線を形成する工程と、 前記複数の第１の配線を含む前記第１の面上に第１の絶
    縁膜を形成する工程と、 前記１つの第１の配線上の前記第１の絶縁膜に、前記１
    つの第１の配線に至る長方体形状の第１のホールを形成
    する工程と、 前記第１のホール内に、前記１つの第１の配線と電気的
    に接続される第１の導体部を形成する工程と、 前記第１の導体部を含む前記第１の絶縁膜上に、第２の
    絶縁膜を形成する工程と、 前記第２の絶縁膜に、前記第１の導体部に至る長方体形
    状の第２のホールを形成する工程と、 前記第２のホール内に前記第１の導体部と電気的に接続
    される第２の導体部を形成し、前記第２の導体部上に前
    記第２の導体部と電気的に接続される前記１つの第２の
    配線を形成する工程とを含むことを特徴とする半導体素
    子の製造方法。
  13. 【請求項１３】 請求項１２に記載の半導体素子の製造
    方法において、 前記第１の配線を形成する工程は、 前記第１の面上に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜に互いに離間する複数の溝を形成する
    工程と、 前記複数の溝に導電材料を埋め込むことで前記複数の第
    １の配線を形成する工程とを含むことを特徴とする半導
    体素子の製造方法。
  14. 【請求項１４】 請求項１３に記載の半導体素子の製造
    方法において、 前記導電材料は、銅を含む導電膜により形成されている
    ことを特徴とする半導体素子の製造方法。
  15. 【請求項１５】 請求項１２に記載の半導体素子の製造
    方法において、 前記第２の導体部と、前記第２の導体部と電気的に接続
    される前記１つの第２の配線とは、一体形成されること
    を特徴とする半導体素子の製造方法。
  16. 【請求項１６】 請求項１５に記載の半導体素子の製造
    方法において、 前記第２のホールを形成する工程は、 前記第２の絶縁膜に前記第２のホールと前記第２のホー
    ルを含む溝を形成する工程と、 前記第２のホールおよび前記溝に導電材料を埋め込むこ
    とで、前記第２の導体部と、前記第２の導体部上に前記
    第２の導体部と電気的に接続される前記１つの第２の配
    線とを形成する工程とを含むことを特徴とする半導体素
    子の製造方法。
  17. 【請求項１７】 請求項１２に記載の半導体素子の製造
    方法において、 前記第２のホールを形成した後、前記第１の導体部の一
    部をエッチング除去する工程をさらに有することを特徴
    とする半導体素子の製造方法。
  18. 【請求項１８】 請求項９に記載の半導体素子の製造方
    法であって、 前記第１の面上に形成された導電膜をパタ−ニングし
    て、互いに前記第２の方向に離間した前記複数の第１の
    配線を形成する工程と、 前記複数の第１の配線上にレジストを塗布した後、ホト
    リソを行い、前記１つの第１の配線上にレジストマスク
    を形成する工程と、 前記レジストマスクをマスクとして前記１つの第１の配
    線のエッチングを行い、前記１つの第１の配線上に、前
    記第１の導体部を形成する工程と、 前記第１の導体部および前記第１の配線を含む前記第１
    の面上に絶縁膜を形成する工程と、前記絶縁膜 に、前記第１の導体部に至る長方体形状のホ
    ールを形成する工程と、 前記ホール内に前記第１の導体部と電気的に接続される
    第２の導体部を形成し、前記第２の導体部上に前記第２
    の導体部と電気的に接続される前記１つの第２の配線を
    形成する工程とを含むことを特徴とする半導体素子の製
    造方法。
  19. 【請求項１９】 請求項１８に記載の半導体素子の製造
    方法において、 前記第２の導体部と、前記第２の導体部と電気的に接続
    される前記１つの第２の配線とは、一体形成されること
    を特徴とする半導体素子の製造方法。
  20. 【請求項２０】 請求項１９に記載の半導体素子の製造
    方法において、 前記ホールを含む溝を形成する工程をさらに有し、 前記第２の導体部と前記１つの第２の配線を形成する工
    程は、前記ホールおよび前記溝に導電材料を埋め込むこ
    とで前記第２の導体部と、前記第２の導体部上に前記第
    ２の導体部と電気的に接続される前記１つの第２の配線
    とを形成することを特徴とする半導体素子の製造方法。
  21. 【請求項２１】 請求項１８に記載の半導体素子の製造
    方法において、 前記ホールを形成した後、前記第１の導体部の一部をエ
    ッチング除去する工程をさらに有することを特徴とする
    半導体素子の製造方法。
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