JPS63228736A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63228736A JPS63228736A JP6301087A JP6301087A JPS63228736A JP S63228736 A JPS63228736 A JP S63228736A JP 6301087 A JP6301087 A JP 6301087A JP 6301087 A JP6301087 A JP 6301087A JP S63228736 A JPS63228736 A JP S63228736A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概費〕
多層配線を有する半導体装置の製造方法の改良である。
多層配線を構成する上下層配線の接触面を曲面とし、投
影面ｊＡ（−Ｆ面積）を増加することなく、■−ド層配
線の接触面積を増加し、集積度を損なうことなく°１シ
気抵抗を低下するようにする半導体装１ごＬの製造方法
の改良である。
影面ｊＡ（−Ｆ面積）を増加することなく、■−ド層配
線の接触面積を増加し、集積度を損なうことなく°１シ
気抵抗を低下するようにする半導体装１ごＬの製造方法
の改良である。
本発明は、多層配線を有する半導体装置の製造方法の改
良に関する。特に、多層配線の抵抗を低ドする改良に関
する。
良に関する。特に、多層配線の抵抗を低ドする改良に関
する。
半導体の集積度を向上するため、半導体上に金属゛心棒
・配線を多層に形成する手法が知られている。
・配線を多層に形成する手法が知られている。
この多層配線の形成は、下層配線の上に層間絶縁膜を形
成し、この層間絶縁膜をエツチングしてスルーホールを
形成し、その後、−Ｌ層配線を形成し、スルーホールを
介して上下の配線を接続してなすが、従来技術に係る多
層配線の形成方法を図を参照して説明する。
成し、この層間絶縁膜をエツチングしてスルーホールを
形成し、その後、−Ｌ層配線を形成し、スルーホールを
介して上下の配線を接続してなすが、従来技術に係る多
層配線の形成方法を図を参照して説明する。
第４図参照
素子の形成されたシリコン基板ｌ上に形成されている二
酸化シリコン膜２にコンタクトホールを形成し、これを
介して素子と接触するように下層金属配線３を形成した
後１層間絶縁１１９４を形成し、その後１等方性エツチ
ング法または等方性エツチング法と異方性エツチング法
との組み合わせを使用して、居間絶縁膜４にスルーホー
ル５を形成する。
酸化シリコン膜２にコンタクトホールを形成し、これを
介して素子と接触するように下層金属配線３を形成した
後１層間絶縁１１９４を形成し、その後１等方性エツチ
ング法または等方性エツチング法と異方性エツチング法
との組み合わせを使用して、居間絶縁膜４にスルーホー
ル５を形成する。
第５図参照
次に、金属層を形成して、これをパターニングして上層
金属配線６を形成する。
金属配線６を形成する。
上記せる製造方法を使用して製造した多層配線の電気抵
抗は下層配線３と上層配線６との接触面積に依存する。
抗は下層配線３と上層配線６との接触面積に依存する。
この接触面積を大きくすれば抵抗を低下することはでき
るが、この接触面積を大きくすれば集積度を損なうので
、接触面積の増加には限度がある。そこで、集積度を損
なうことなく電気抵抗を低下しうる多層配線の形成方法
の開発が９まれていた。
るが、この接触面積を大きくすれば集積度を損なうので
、接触面積の増加には限度がある。そこで、集積度を損
なうことなく電気抵抗を低下しうる多層配線の形成方法
の開発が９まれていた。
Ｌ記の目的を達成するために本発明が採った手段は、等
方性エツチング法または等方性エツチング法と異方性エ
ツチング法との組み合わせを使用して、層間絶縁Ｆｌ
（４）にスルーホール（５）を形成し、前記スルーホー
ル（５）を介して等方性エツチング法を使用して下層金
属配線（３）に凹部（７）を形成し、前記スルーホール
（５）の内面が前記口ｉ （７）の縁に一致するまで前
記層間絶縁膜（４）をエツチングし、上層金属配線（６
）を形成して、多層配線を製造することにある。
方性エツチング法または等方性エツチング法と異方性エ
ツチング法との組み合わせを使用して、層間絶縁Ｆｌ
（４）にスルーホール（５）を形成し、前記スルーホー
ル（５）を介して等方性エツチング法を使用して下層金
属配線（３）に凹部（７）を形成し、前記スルーホール
（５）の内面が前記口ｉ （７）の縁に一致するまで前
記層間絶縁膜（４）をエツチングし、上層金属配線（６
）を形成して、多層配線を製造することにある。
本発明に係る半導体装置の製造方法を使−用して製造し
た多層配線を構成する上下層配線の接触面は第３図に示
すように、平面ではなく１曲面とされて″おり、投影面
積（平面積）を増加することなく、上下層配線の接触面
積を増加することができ、集積度を損なうことなく電気
抵抗を低下することができる。
た多層配線を構成する上下層配線の接触面は第３図に示
すように、平面ではなく１曲面とされて″おり、投影面
積（平面積）を増加することなく、上下層配線の接触面
積を増加することができ、集積度を損なうことなく電気
抵抗を低下することができる。
以下、図面を参照しつ一１本発明の一実施例に係る半導
体装置の製造方法についてさらに説明する。
体装置の製造方法についてさらに説明する。
第２図参照
素子の形成されたシリコン基板ｌ上に形成されている二
酸化シリコン膜２にコンタクトホールを形成し、これを
介して素子と接触するように下層の金属配線３を形成す
る。居間絶縁膜４を形成した後、四フッ化メタンと三フ
ッ化メタンとを使用する異方性エツチング法と四フッ化
メタンと酸素とを使用する等方性エツチング法との組み
合わせ、または、四フッ化メタンと三フッ化メタンとを
使用する異方性エツチング法を使用してスルーホール５
を形成する。
酸化シリコン膜２にコンタクトホールを形成し、これを
介して素子と接触するように下層の金属配線３を形成す
る。居間絶縁膜４を形成した後、四フッ化メタンと三フ
ッ化メタンとを使用する異方性エツチング法と四フッ化
メタンと酸素とを使用する等方性エツチング法との組み
合わせ、または、四フッ化メタンと三フッ化メタンとを
使用する異方性エツチング法を使用してスルーホール５
を形成する。
第１ａ図参照
スルーホール５を介して、四塩化シリコンとｔｈ ；ｗ
とを使用するプラズマエツチング法またはアルカリ水溶
液を使用する等方性エツチング法を使用して、下層配線
３の表面に凹部７を形成する。このとき、凹部７の表面
は平面でなく図示するように曲面になる。
とを使用するプラズマエツチング法またはアルカリ水溶
液を使用する等方性エツチング法を使用して、下層配線
３の表面に凹部７を形成する。このとき、凹部７の表面
は平面でなく図示するように曲面になる。
第ｔｂ図参照
四フッ化メタンと三フッ化メタンとを使用する異方性エ
ツチング法を使用して、再び層間絶縁膜４をエツチング
するが、このとき、スルーホール５の内面を凹部７の縁
に一致させるようにする。その結果、スルーホール５は
図示するように拡大されるが、下層配線３に形成された
凹部７の投影面積（平面図）は拡大しない。
ツチング法を使用して、再び層間絶縁膜４をエツチング
するが、このとき、スルーホール５の内面を凹部７の縁
に一致させるようにする。その結果、スルーホール５は
図示するように拡大されるが、下層配線３に形成された
凹部７の投影面積（平面図）は拡大しない。
第３図参照
次に、金属層を形成して、これをバターニングして上層
金属配線６を形成する。
金属配線６を形成する。
以」二の工程をもって製造された多層配線の接触面のモ
面積は従来技術と同程度で少しも拡大しないが、接触面
ばモ面でなく曲面であるから接触面積は増大しており、
電気抵抗は低下する。そのため、集積度を損なうことな
く゛電気抵抗を低下することができる。
面積は従来技術と同程度で少しも拡大しないが、接触面
ばモ面でなく曲面であるから接触面積は増大しており、
電気抵抗は低下する。そのため、集積度を損なうことな
く゛電気抵抗を低下することができる。
以に説明せるとおり、本発明に係る多層配線の製造方法
においては、等方性エツチング法または等方性エツチン
グ法と異方性エツチング法との組み合わせを使用して１
層間絶縁膜にスルーホールを形成した後、スルーホール
を介して等方性エツチングをなして下層の金属配線に曲
面の凹部を形成し、スルーホールの内面が凹部の縁に一
致するまで層間絶縁膜をエツチングし、その上に、−に
層の金属配線を形成しであるので、多層配線を構成する
Ｆ−ド層配線の接触面は曲１ｒ口とされており、投影ｕ
’＋ｉ積（（ｉ面積）を増加することなく、１゜ド層配
線の接触面積を増加することができ、集積度を損なうこ
となく電気抵抗を低下することができる。
においては、等方性エツチング法または等方性エツチン
グ法と異方性エツチング法との組み合わせを使用して１
層間絶縁膜にスルーホールを形成した後、スルーホール
を介して等方性エツチングをなして下層の金属配線に曲
面の凹部を形成し、スルーホールの内面が凹部の縁に一
致するまで層間絶縁膜をエツチングし、その上に、−に
層の金属配線を形成しであるので、多層配線を構成する
Ｆ−ド層配線の接触面は曲１ｒ口とされており、投影ｕ
’＋ｉ積（（ｉ面積）を増加することなく、１゜ド層配
線の接触面積を増加することができ、集積度を損なうこ
となく電気抵抗を低下することができる。
第１ａ図、第１ｂ図は５本発【！１に係る半導体装ａの
製造方法の要旨に係る工程を説明する図である。 第２図、第３図は、本発明の一実施例に係る半導体装置
の製造方法の工程図である。 第４１４、第５図は、従来技術に係る半導体装置の製造
方法の工程図である。 １−争・シリコンノ人板、 ２ｅ・・二酸化シリコン膜、 ３・１Ｆ層金属配線。 ４・参会層間絶縁膜、 ５・中・スルーホール ６・・・−上層金属配線、 ７・・拳凹部。 代理人 ブＦ Ｊ＋＋！七 井桁点ブ、 “第４図 第５図 第２図 第１ａ図 本発明 第１ｂ図 、７，６ 第３図
製造方法の要旨に係る工程を説明する図である。 第２図、第３図は、本発明の一実施例に係る半導体装置
の製造方法の工程図である。 第４１４、第５図は、従来技術に係る半導体装置の製造
方法の工程図である。 １−争・シリコンノ人板、 ２ｅ・・二酸化シリコン膜、 ３・１Ｆ層金属配線。 ４・参会層間絶縁膜、 ５・中・スルーホール ６・・・−上層金属配線、 ７・・拳凹部。 代理人 ブＦ Ｊ＋＋！七 井桁点ブ、 “第４図 第５図 第２図 第１ａ図 本発明 第１ｂ図 、７，６ 第３図
Claims (1)
- 【特許請求の範囲】 多層配線を有する半導体装置の製造方法において、 等方性エッチング法または等方性エッチング法と異方性
エッチング法との組み合わせを使用して、層間絶縁膜（
４）にスルーホール（５）を形成し、 前記スルーホール（５）を介して等方性エッチング法を
使用して下層金属配線（３）に凹部（７）を形成し、 前記スルーホール（５）の内面が前記凹部（７）の縁に
一致するまで前記層間絶縁膜（４）をエッチングし、 上層金属配線（６）を形成する ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6301087A JPS63228736A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6301087A JPS63228736A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228736A true JPS63228736A (ja) | 1988-09-22 |
Family
ID=13216919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6301087A Pending JPS63228736A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228736A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017273A (ja) * | 2001-07-05 | 2003-01-17 | Sony Corp | 表示装置および表示装置の製造方法 |
| US6600225B2 (en) | 2001-06-12 | 2003-07-29 | Oki Electric Industry Co, Ltd. | Semiconductor device with elongated interconnecting member and fabrication method thereof |
| US7208831B2 (en) * | 2000-06-19 | 2007-04-24 | Kabushiki Kaisha Toshiba | Semiconductor device having multilayer wiring structure and method, wherein connecting portion and wiring layer are formed of same layer |
| US7485587B1 (en) * | 1995-03-07 | 2009-02-03 | Micron Technology, Inc. | Method of making a semiconductor device having improved contacts |
| US8166633B2 (en) | 2007-05-11 | 2012-05-01 | Hitachi Global Storage Technologies Netherlands B.V. | Method for manufacturing an extraordinary magnetoresistive (EMR) device with novel lead structure |
-
1987
- 1987-03-18 JP JP6301087A patent/JPS63228736A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7485587B1 (en) * | 1995-03-07 | 2009-02-03 | Micron Technology, Inc. | Method of making a semiconductor device having improved contacts |
| US7678691B2 (en) | 1995-03-07 | 2010-03-16 | Micron Technology, Inc. | Method of making a semiconductor device having improved contacts |
| US7932174B2 (en) | 1995-03-07 | 2011-04-26 | Micron Technology, Inc. | Method of making a semiconductor device having improved contacts |
| US7208831B2 (en) * | 2000-06-19 | 2007-04-24 | Kabushiki Kaisha Toshiba | Semiconductor device having multilayer wiring structure and method, wherein connecting portion and wiring layer are formed of same layer |
| US6600225B2 (en) | 2001-06-12 | 2003-07-29 | Oki Electric Industry Co, Ltd. | Semiconductor device with elongated interconnecting member and fabrication method thereof |
| US6919265B2 (en) | 2001-06-12 | 2005-07-19 | Oki Electric Industry Co., Ltd. | Semiconductor device with elongated interconnecting member and fabrication method thereof |
| JP2003017273A (ja) * | 2001-07-05 | 2003-01-17 | Sony Corp | 表示装置および表示装置の製造方法 |
| US8166633B2 (en) | 2007-05-11 | 2012-05-01 | Hitachi Global Storage Technologies Netherlands B.V. | Method for manufacturing an extraordinary magnetoresistive (EMR) device with novel lead structure |
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