JP2003110108A - 半導体装置の製造方法及びその構造 - Google Patents

半導体装置の製造方法及びその構造

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Abstract

(57)【要約】 【課題】 微細化、高密度化された多層配線構造を有す
る半導体装置及びその製造方法を提供する。 【解決手段】 ＳＯＩトランジスタと多層配線とを有す
る半導体装置の製造方法において、表面と裏面とを備え
たシリコン基板を準備する工程と、シリコン基板の表面
上に層間絶縁層を形成する層間絶縁層形成工程と、層間
絶縁層中に、多層配線を形成する配線工程と、層間絶縁
層上に、基板を固定する基板固定工程と、シリコン基板
を裏面から薄膜化してＳＯＩ層とするＳＯＩ層形成工程
と、ＳＯＩ層に、チャネル層とその裏面側に接するゲー
ト電極を形成し、更に、チャネル層を挟んで対向するソ
ース及びドレインを形成してＳＯＩトランジスタとする
トランジスタ形成工程とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置の製造方法及びその構造に関し、特に、
ダマシンプロセスで多層配線を形成した半導体装置の製
造方法及びその構造に関する。
【０００２】
【従来の技術】図１２は、従来の多層配線構造を有す
る、全体が６００で表される半導体装置である。半導体
装置６００では、シリコン基板１０１の上に酸化シリコ
ンの絶縁層１０２が設けられている。絶縁層１０２の上
には、全体が１１０で表されるＳＯＩ（Silicon On Ins
ulator）トランジスタ（薄膜トランジスタ）が形成され
ている。ＳＯＩトランジスタ１１０は、ソース１１１、
ドレイン１１２に挟まれたチャネル層１１３と、チャネ
ル層１１３上に設けられたゲート電極１１５、サイドウ
ォール１１５を含む。ＳＯＩトランジスタ１１０上に
は、層間絶縁層１０３と多層配線１２０が設けられてい
る。多層配線１２０は、ＳＯＩトランジスタ１１０のソ
ース１１１又はドレイン１１２に接続されたコンタクト
プラグ１２１と、コンタクトプラグ１２１同士を接続す
る配線層１２２からなる。
【０００３】
【発明が解決しようとする課題】ＳＯＩトランジスタ１
１０の上に層間絶縁層１０３を堆積させた場合、図１３
に示すように、ゲート電極等の凹凸により層間絶縁層１
０３の表面に段差ができる。このため、層間絶縁層１０
３中にコンタクトプラグ１２１等を形成するリソグラフ
ィ工程におけるフォーカスマージンの確保が困難とな
り、特に、コンタクトプラグ１２１等が微細化された場
合に、これらの形成が困難であった。これに対して、Ｃ
ＭＰ法を用いて、層間絶縁層１０３の表面の平坦化が行
われるが、かかる平坦化にも限界があり、コンタクトプ
ラグ等の微細化に対応した十分な平坦性を得ることが困
難であった。また、図１２のような多層配線構造を用い
ても、配線の高密度化には限界があった。
【０００４】そこで、本発明は、微細化、高密度化され
た多層配線構造を有する半導体装置の製造方法及びその
構造を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、ＳＯＩトラン
ジスタと多層配線とを有する半導体装置の製造方法であ
って、表面と裏面とを備えたシリコン基板を準備する工
程と、該シリコン基板の表面上に層間絶縁層を形成する
層間絶縁層形成工程と、該層間絶縁層中に、多層配線を
形成する配線工程と、該層間絶縁層上に、基板を固定す
る基板固定工程と、該シリコン基板を裏面から薄膜化し
てＳＯＩ層とするＳＯＩ層形成工程と、該ＳＯＩ層に、
チャネル層とその裏面上のゲート電極を形成し、更に、
該チャネル層を挟んで対向するソース及びドレインを形
成してＳＯＩトランジスタとするトランジスタ形成工程
とを含むことを特徴とする半導体装置の製造方法であ
る。かかる半導体装置の製造方法では、表面段差のある
ＳＯＩトランジスタの下部に、ＳＯＩトランジスタの形
成に先だって多層配線を作製するため、層間絶縁層の上
面の平坦性が向上し、微細パターンのリソグラフィが可
能となる。このため、微細化された多層配線の作製が可
能となる。また、配線の自由度が増し、高集積化された
半導体装置の作製が可能となる。
【０００６】上記配線工程は、上記層間絶縁層にコンタ
クトホールと配線溝とを形成する工程と、該層間絶縁層
上に、該コンタクトホールと該配線溝とを埋める導電性
材料層を堆積させる工程と、該層間絶縁層の上面から該
導電性材料層を研磨し、該コンタクトホールと該配線溝
中に該導電性材料層を残して多層配線とする工程とを含
むものであっても良い。このように、デュアルダマシン
プロセスで多層配線を作製することにより、微細な多層
配線を容易に形成できる。
【０００７】上記配線工程は、ａ）上記層間絶縁層にコ
ンタクトホールを形成する工程と、該コンタクトホール
を埋める導電性材料層を堆積させる工程と、該層間絶縁
層の上面から該導電性材料層を研磨し、該コンタクトホ
ール中に該導電性材料層を残してコンタクトプラグとす
る工程とを含むコンタクトプラグ形成工程と、ｂ）該層
間絶縁層上に配線層を形成する工程と、該配線層上に、
第２層間絶縁層を堆積させる工程とを含む配線層形成工
程と、を含むものであっても良い。このように、配線層
は、パターニング等を用いた通常の配線層形成工程を用
いて形成しても良い。
【０００８】上記配線工程は、ａ）上記層間絶縁層にコ
ンタクトホールを形成する工程と、該コンタクトホール
を埋める導電性材料層を堆積させる工程と、該層間絶縁
層の上面から該導電性材料層を研磨し、該コンタクトホ
ール中に該導電性材料層を残してコンタクトプラグとす
る工程とを含むコンタクトプラグ形成工程と、ｂ）該層
間絶縁層上に、第２層間絶縁層を堆積させる工程と、該
第２層間絶縁層に配線溝を形成する工程と、該第２層間
絶縁層上に、該配線溝を埋める第２導電性材料層を堆積
させる工程と、該第２層間絶縁層の上面から該第２導電
性材料層を研磨し、該配線溝中に該第２導電性材料層を
残して配線層とする工程とを含む配線層形成工程と、を
含むことを特徴とする製造方法であっても良い。このよ
うに、シングルダマシンプロセスで多層配線を作製する
ことにより、微細な多層配線を容易に形成できるととも
に、製造工程の削減が可能となる。
【０００９】上記ＳＯＩ層形成工程は、該シリコン基板
を薄膜化した後に、該シリコン基板に分離溝を形成し、
電気的に分離された複数のＳＯＩ層を形成する工程を含
むものであっても良い。複数のトランジスタを有する半
導体装置を製造するためである。
【００１０】また、上記基板固定工程前に、上記層間絶
縁層形成工程と上記配線工程との組からなる工程を、複
数回行っても構わない。これにより、複数の配線層から
なる多層配線が形成でき、更に高集積化が可能となる。
【００１１】また、本発明は、上記トランジスタ形成工
程後に、上記ＳＯＩトランジスタの上記ゲート電極側
に、層間絶縁層を堆積させる工程と、該層間絶縁層中
に、該ＳＯＩトランジスタに接続された多層配線を形成
する工程とを含むことを特徴とする製造方法でもある。
かかる製造方法を用いることにより、ＳＯＩトランジス
タの上部、下部の双方に多層配線を形成することができ
る。これにより、配線の自由度が増すと共に、更に高集
積化された半導体装置を得ることができる。
【００１２】また、本発明は、ＳＯＩトランジスタと多
層配線とを有する半導体装置であって、基板と、該基板
上に設けられた層間絶縁層と、該層間絶縁層上に設けら
れ、該基板と反対側にゲート電極を有するＳＯＩトラン
ジスタとを含み、該層間絶縁層中に、該ＳＯＩトランジ
スタに接続された多層配線が設けられたことを特徴とす
る半導体装置でもある。かかる構造を用いることによ
り、半導体装置の集積化、小型化が可能となる。
【００１３】上記層間絶縁層中に設けられた多層配線
が、複数の層からなる配線層の間をコンタクトプラグで
接続した多層配線であっても良い。更に、配線の自由度
を増加させ、高集積化するためである。
【００１４】また、本発明は、上記ＳＯＩトランジスタ
の上記ゲート電極側に、更に、層間絶縁層と、該層間絶
縁層中に設けられ、該ＳＯＩトランジスタに接続された
多層配線とを含むことを特徴とする半導体装置でもあ
る。かかる半導体装置では、ＳＯＩトランジスタの上部
及び下部に多層配線が形成されているため、配線の自由
度が増すとともに、半導体装置の集積化、小型化が可能
となる。
【００１５】
【発明の実施の形態】実施の形態１．図１は、本実施の
形態１にかかる、全体が１００で表される多層配線構造
を有する半導体装置の断面図である。半導体装置１００
は、例えばシリコンからなる基板１を含む。基板１の上
には、例えば酸化シリコンからなる絶縁層２が設けられ
ている。絶縁層２の上には、層間絶縁層３が設けられ、
その中に配線層１１とコンタクトプラグ１２からなる多
層配線１０が形成されている。層間絶縁層３の上には、
ＳＯＩトランジスタ（薄膜トランジスタ）２０が形成さ
れている。ＳＯＩトランジスタ２０は、ソース２１、ド
レイン２２、及びこれらに挟まれたチャネル層２３と、
チャネル層２３上に形成された、ゲート電極２４とサイ
ドウォール２５を含む。ＳＯＩトランジスタ２０の上に
は、例えば酸化シリコンからなる保護膜４が形成されて
いる。
【００１６】次に、図２、３を用いて、本実施の形態に
かかる半導体装置１００の製造方法について説明する。
かかる製造方法は、以下の工程１〜１０を含む。かかる
製造方法では、シングルダマシンプロセスを用いて多層
配線を形成する（工程２〜５）。
【００１７】工程１：図２（ａ）に示すように、例えば
シリコンからなる基板２６を準備する。
【００１８】工程２：図２（ｂ）に示すように、基板２
６上に、例えば酸化シリコンからなる層間絶縁層３を、
約４００ｎｍ堆積させる。堆積工程には、例えばＣＶＤ
法を用いる。続いて、一般的なリソグラフィ技術、エッ
チング技術を用いて、コンタクトホール１３を形成す
る。かかる工程では、層間絶縁層３の下地が、平坦な基
板２６であるため、層間絶縁層３の表面も平坦になる。
【００１９】工程３：図２（ｃ）に示すように、例え
ば、１０ｎｍのＴｉＮ膜と１０ｎｍのＴｉ膜からなるバ
リアメタル膜と、例えば、３００ｎｍのＷ膜とを、コン
タクトホール１３を埋め込むように形成する。かかる工
程には、例えばＣＶＤ法を用いる。続いて、ＣＭＰ法を
用いて層間絶縁層３上のＷ膜とバリアメタル膜とを除去
し、開口部内に埋め込まれたコンタクトプラグ１２を形
成する。
【００２０】工程４：図２（ｄ）に示すように、更に、
層間絶縁層３を堆積させ、これをパターニングして配線
溝２８を形成する。
【００２１】工程５：図２（ｅ）に示すように、スパッ
タ法を用いてＴａ膜からなるバリアメタル膜を形成し、
更に、電解メッキ法を用いてＣｕ膜を形成する。続い
て、ＣＭＰ法を用いて、層間絶縁層３上のバリアメタル
膜とＣｕ膜を除去し、配線溝２８に埋め込まれた配線層
１１を形成する。これにより、コンタクトプラグ１２と
配線層１１からなる多層配線１０が形成される。
【００２２】工程６：図２（ｆ）に示すように、層間絶
縁層３上に、例えば、１μｍの酸化シリコンからなる絶
縁層２をＣＶＤ法で形成する。
【００２３】工程７：図３（ｇ）に示すように、別途準
備したシリコン等の基板１を、絶縁層２の上に貼り合わ
せる。貼り合わせは、絶縁層２上に基板１を載置し、加
圧しながら加熱して行う。
【００２４】工程８：図３（ｈ）に示すように、例え
ば、機械研磨法を用いて、基板２６を５００ｎｍ以下、
好ましくは１００ｎｍ程度に薄膜化する。この薄膜化さ
れた基板２６が、ＳＯＩトランジスタが形成されるＳＯ
Ｉ層となる。なお、図３（ｈ）以降の図は、図３（ｇ）
までの図と、上下方向が逆となっている。
【００２５】工程９：図３（ｉ）に示すように、基板
（ＳＯＩ層）２６をエッチングして、素子分離を行う
（メサ分離）。続いて、基板２６全体がチャネル層に必
要な濃度となるように、イオン注入を行う（チャネル注
入）。
【００２６】工程１０：図３（ｊ）に示すように、基板
２６上に、例えば、約３ｎｍの酸化シリコンからなるゲ
ート酸化膜を形成した後、全面に、例えば多結晶シリコ
ン膜を堆積させる。続いて、多結晶シリコン膜をパター
ニングすることにより、ゲート電極２４を形成する。続
いて、全面に、例えば、酸化シリコン膜をＣＶＤ法によ
り堆積させた後、エッチング法を用いてゲート電極２４
の側面にサイドウォール２５を形成する。次に、かかる
ゲート電極２４とサイドウォール２５とをマスクに用い
てイオン注入することにより、ゲート電極２４の両側
に、ソース２１、ドレイン２２を形成する。最後に、全
面に、例えば酸化シリコンからなる保護膜４をＣＶＤ法
により堆積させる。以上の工程で、図１に示す多層配線
構造を有する半導体装置１００が完成する。
【００２７】このように、本実施の形態にかかる半導体
装置１００の製造方法では、表面段差のあるＳＯＩトラ
ンジスタ２０の下部に、ＳＯＩトランジスタ２０の形成
に先だって多層配線１０を作製する。このため、層間絶
縁層３の上面の平坦性が向上し、コンタクトプラグ１２
等の微細パターンのリソグラフィが可能となり、微細化
された多層配線１０の作製が可能となる。また、配線の
自由度が増し、高集積化された半導体装置の作製が可能
となる。
【００２８】実施の形態２．図４は、本実施の形態２に
かかる、全体が２００で表される、多層配線構造を有す
る半導体装置である。図中、図１と同一符号は、同一又
は相当箇所を示す。かかる半導体装置２００では、多層
配線１０の配線層１１とコンタクトプラグ１２とが、デ
ュアルダマシンプロセスにより、同時に形成されてい
る。
【００２９】図５を用いて、半導体装置２０の製造方法
について、簡単に説明する。まず、図５（ａ）に示すよ
うに、例えばシリコンからなる基板２６を準備し、続い
て、図５（ｂ）に示すように、例えば酸化シリコンから
なる層間絶縁層３を堆積し、コンタクトホール１３を形
成する。
【００３０】次に、図５（ｃ）に示すように、エッチン
グにより配線溝２８を形成する。
【００３１】次に、図５（ｄ）に示すように、スパッタ
法を用いてＴａ膜からなるバリアメタル膜を形成し、更
に、スパッタ法と電解メッキ法を用いてＣｕ膜を形成す
る。続いて、ＣＭＰ法を用いて、層間絶縁層３上のバリ
アメタル膜とＣｕ膜を除去し、配線溝２８に埋め込まれ
た配線層１１と、コンタクトホール１３に埋め込まれた
コンタクトプラグ１２とを同時に形成する（デュアルダ
マシンプロセス）。これにより、コンタクトプラグ１２
と配線層１１からなる多層配線１０が形成される。
【００３２】次に、図５（ｅ）に示すように、例えば酸
化シリコンからなる絶縁層２を形成した後に、上記実施
の形態１の工程７〜工程１０（図３（ｇ）〜（ｊ））を
行うことにより、半導体装置２００は完成する。
【００３３】このように、本実施の形態にかかる半導体
装置２００の製造方法では、多層配線上１０にＳＯＩト
ランジスタ２０を形成することにより、微細化、集積化
された多層配線構造を容易に作製することができる。特
に、デュアルダマシンプロセスを適用することにより、
製造工程の簡略化が可能となる。
【００３４】実施の形態３．図６、本実施の形態３にか
かる、全体が３００で表される、多層配線構造を有する
半導体装置である。図中、図１と同一符号は、同一又は
相当箇所を示す。半導体装置３００では、上述の半導体
装置２０の下層部に、更に、多層配線３０、４０が設け
られている。
【００３５】図７、８を用いて、半導体装置３００の製
造方法について説明する。図７（ａ）〜（ｄ）に示す工
程は、上述の実施の形態２の、図５（ａ）〜（ｄ）の工
程と同様の工程である。
【００３６】かかる工程に続いて、図７（ｅ）に示すよ
うに、多層配線１０を形成した層間絶縁層３上に、例え
ば酸化シリコンからなる第２の層間絶縁層３３を堆積さ
せる。
【００３７】次に、図８（ｆ）に示すように、多層配線
１０の形成工程と同じデュアルダマシンプロセスを用い
て、第２の層間絶縁層３３中に多層配線３０を形成す
る。
【００３８】次に、第２の層間絶縁層３３の上に、例え
ば酸化シリコンからなる第３の層間絶縁層４３を堆積さ
せる。続いて、多層配線３０の形成工程と同じデュアル
ダマシンプロセスを用いて、第３の層間絶縁層４３中に
多層配線４０を形成する。更に、第３の層間絶縁層４３
の上に、例えば酸化シリコンからなる絶縁層２を堆積さ
せる。
【００３９】次に、上記実施の形態１の工程７〜工程１
０（図３（ｇ）〜（ｊ））を行うことにより、半導体装
置３００が完成する。
【００４０】本実施の形態にかかる半導体装置３００の
製造方法では、多層配線構造１０、３０、４０を形成し
た後にＳＯＩトランジスタ２０を形成するため、下地が
平坦な状態で、多層配線構造の作製ができる。このた
め、微細構造の多層配線も容易に形成できるようにな
る。特に、多層配線構造を、表面の平坦性の高いデュア
ルダマシンプロセスを用いて作製することにより、微細
な多層配線の積層化が可能となる。なお、本実施の形態
では、デュアルダマシンプロセスを用いた場合について
説明したが、実施の形態１に示すようなシングルダマシ
ンプロセスを用いても構わない。
【００４１】実施の形態４．図９は、本実施の形態４か
かる、全体が４００で表される、多層配線構造を有する
半導体装置である。図中、図１と同一符号は、同一又は
相当箇所を示す。半導体装置４００では、ＳＯＩトラン
ジスタ２０の下部に多層配線１０が設けられるととも
に、ＳＯＩトランジスタ２０の上部にも多層配線５０が
設けられている。かかる半導体装置４００を用いること
により、ＳＯＩトランジスタ２０の上部、又は下部のい
ずれか一方のみに多層配線を形成する場合に比較して、
配線の自由度が増し、半導体装置４００の集積化に対応
することができる。
【００４２】次に、図１０を用いて、本実施の形態にか
かる半導体装置４００の製造方法について説明する。ま
ず、図１０（ａ）に示すように、実施の形態２と同様の
工程で、多層配線１０が形成された層間絶縁層３の上
に、ＳＯＩトランジスタ２０を形成する。
【００４３】次に、図１０（ｂ）に示すように、例えば
酸化シリコンからなる第４の層間絶縁層５３を堆積させ
る。
【００４４】次に、デュアルダマシンプロセスを用い
て、多層配線５０を形成する。なお、多層配線５０は、
ＳＯＩトランジスタ２０の上部に形成されるため、第４
の層間絶縁層５３の表面の平坦性は、層間絶縁層３の表
面より悪くなる。従って、多層配線５０は、多層配線１
０と同程度には微細化できない場合もありうる。また、
多層配線１０、５０の作製には、実施の形態１に示した
シングルダマシンプロセスを適用しても構わない。
【００４５】このように、本実施の形態にかかる半導体
装置の製造方法では、ＳＯＩトランジスタ２０より下方
の多層配線の微細化が可能となる。また、かかる構造を
用いることにより、半導体装置の多層配線の自由度が増
し、半導体装置の集積化が可能となる。
【００４６】実施の形態５．図１１は、本実施の形態５
かかる、全体が５００で表される、多層配線構造を有す
る半導体装置である。図中、図１と同一符号は、同一又
は相当箇所を示す。半導体装置５００では、半導体装置
３００と同様に、ＳＯＩトランジスタ２０の下部に多層
配線１０、３０、４０が設けられている。更に、ＳＯＩ
トランジスタ２０の上部にも多層配線５０が設けられて
いる。かかる構造を用いることにより、更に、多層配線
の自由度が増し、半導体装置の集積化に対応することが
できる。
【００４７】半導体装置５００は、実施の形態３の製造
工程により多層配線１０、３０、４０を形成した後に、
実施の形態４のように、ＳＯＩトランジスタ２０の上部
に多層配線５０を形成して作製される。なお、ＳＯＩト
ランジスタ２０の下部、上部ともに、更に配線層を多層
化しても構わない。また、多層配線の作製は、ダマシン
プロセス、デュアルダマシンプロセスのいずれのプロセ
スを用いても構わない。
【００４８】
【発明の効果】以上の説明から明らかなように、本発明
にかかる半導体装置の製造方法を用いることにより、微
細化された多層配線の作製が可能となる。
【００４９】また、かかる製造方法を用いることによ
り、配線の自由度が増し、高集積化された半導体装置の
作製が可能となる。
【００５０】更に、本発明にかかる半導体装置では、半
導体装置の集積化、小型化が可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる半導体装置の
断面図である。
【図２】 本発明の実施の形態１にかかる半導体装置の
製造工程である。
【図３】 本発明の実施の形態１にかかる半導体装置の
製造工程である。
【図４】 本発明の実施の形態２にかかる半導体装置の
断面図である。
【図５】 本発明の実施の形態２にかかる半導体装置の
製造工程である。
【図６】 本発明の実施の形態３にかかる半導体装置の
断面図である。
【図７】 本発明の実施の形態３にかかる半導体装置の
製造工程である。
【図８】 本発明の実施の形態３にかかる半導体装置の
製造工程である。
【図９】 本発明の実施の形態４にかかる半導体装置の
断面図である。
【図１０】 本発明の実施の形態４にかかる半導体装置
の製造工程である。
【図１１】 本発明の実施の形態５にかかる半導体装置
の断面図である。
【図１２】 従来の半導体装置の断面図である。
【図１３】 従来の半導体装置の製造中の断面図であ
る。
【符号の説明】
１ 基板、２ 絶縁層、３ 層間絶縁層、４ 保護膜、
１０ 多層配線、１１コンタクトプラグ、１２ 配線
層、１３ コンタクトホール、２０ ＳＯＩトランジス
タ、２１ ソース、２２ ドレイン、２３ チャネル
層、２４ ゲート電極、２５ サイドウォール、２６
基板、２８ 配線溝、１００ 半導体装置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 29/78 ６１６Ｔ 27/08 ３３１ 21/88 Ｋ 27/088 27/08 １０２Ｄ 27/12 29/78 ６２７Ｄ Ｆターム(参考） 4M104 AA09 BB01 BB30 BB40 CC01 DD16 FF18 FF22 GG09 GG10 GG14 5F033 GG03 HH04 HH11 HH21 JJ18 JJ19 JJ33 KK06 LL04 MM01 MM02 MM12 MM13 MM30 NN06 NN07 PP15 PP27 QQ37 QQ47 QQ48 RR04 SS11 5F048 AA01 AA09 BA16 BB05 BB14 BD04 BF07 BF11 BF12 DA25 5F110 AA04 CC02 CC06 DD05 DD13 EE09 EE32 FF02 GG02 GG12 GG25 GG31 GG52 HL02 HL04 HL21 HL23 HM14 HM19 NN02 NN23 NN35 QQ11 QQ17 QQ19

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ＳＯＩトランジスタと多層配線とを有す
    る半導体装置の製造方法であって、 表面と裏面とを備えたシリコン基板を準備する工程と、 該シリコン基板の表面上に層間絶縁層を形成する層間絶
    縁層形成工程と、 該層間絶縁層中に、多層配線を形成する配線工程と、 該層間絶縁層上に、基板を固定する基板固定工程と、 該シリコン基板を裏面から薄膜化してＳＯＩ層とするＳ
    ＯＩ層形成工程と、 該ＳＯＩ層に、チャネル層とその裏面上のゲート電極を
    形成し、更に、該チャネル層を挟んで対向するソース及
    びドレインを形成してＳＯＩトランジスタとするトラン
    ジスタ形成工程とを含むことを特徴とする半導体装置の
    製造方法。
  2. 【請求項２】 上記配線工程が、 上記層間絶縁層にコンタクトホールと配線溝とを形成す
    る工程と、 該層間絶縁層上に、該コンタクトホールと該配線溝とを
    埋める導電性材料層を堆積させる工程と、 該層間絶縁層の上面から該導電性材料層を研磨し、該コ
    ンタクトホールと該配線溝中に該導電性材料層を残して
    多層配線とする工程とを含むことを特徴とする請求項１
    に記載の製造方法。
  3. 【請求項３】 上記配線工程が、 ａ）上記層間絶縁層にコンタクトホールを形成する工程
    と、 該コンタクトホールを埋める導電性材料層を堆積させる
    工程と、 該層間絶縁層の上面から該導電性材料層を研磨し、該コ
    ンタクトホール中に該導電性材料層を残してコンタクト
    プラグとする工程とを含むコンタクトプラグ形成工程
    と、 ｂ）該層間絶縁層上に配線層を形成する工程と、 該配線層上に、第２層間絶縁層を堆積させる工程とを含
    む配線層形成工程と、を含むことを特徴とする請求項１
    に記載の製造方法。
  4. 【請求項４】 上記配線工程が、 ａ）上記層間絶縁層にコンタクトホールを形成する工程
    と、 該コンタクトホールを埋める導電性材料層を堆積させる
    工程と、 該層間絶縁層の上面から該導電性材料層を研磨し、該コ
    ンタクトホール中に該導電性材料層を残してコンタクト
    プラグとする工程とを含むコンタクトプラグ形成工程
    と、 ｂ）該層間絶縁層上に、第２層間絶縁層を堆積させる工
    程と、 該第２層間絶縁層に配線溝を形成する工程と、 該第２層間絶縁層上に、該配線溝を埋める第２導電性材
    料層を堆積させる工程と、 該第２層間絶縁層の上面から該第２導電性材料層を研磨
    し、該配線溝中に該第２導電性材料層を残して配線層と
    する工程とを含む配線層形成工程と、を含むことを特徴
    とする請求項１に記載の製造方法。
  5. 【請求項５】 上記ＳＯＩ層形成工程が、 該シリコン基板を薄膜化した後に、該シリコン基板に分
    離溝を形成し、電気的に分離された複数のＳＯＩ層を形
    成する工程を含むことを特徴とする請求項１に記載の製
    造方法。
  6. 【請求項６】 上記基板固定工程前に、上記層間絶縁層
    形成工程と上記配線工程との組からなる工程を、複数回
    行うことを特徴とする請求項１に記載の製造方法。
  7. 【請求項７】 上記トランジスタ形成工程後に、 上記ＳＯＩトランジスタの上記ゲート電極側に、層間絶
    縁層を堆積させる工程と、 該層間絶縁層中に、該ＳＯＩトランジスタに接続された
    多層配線を形成する工程とを含むことを特徴とする請求
    項１に記載の製造方法。
  8. 【請求項８】 ＳＯＩトランジスタと多層配線とを有す
    る半導体装置であって、 基板と、 該基板上に設けられた層間絶縁層と、 該層間絶縁層上に設けられ、該基板と反対側にゲート電
    極を有するＳＯＩトランジスタとを含み、 該層間絶縁層中に、該ＳＯＩトランジスタに接続された
    多層配線が設けられたことを特徴とする半導体装置。
  9. 【請求項９】 上記層間絶縁層中に設けられた多層配線
    が、複数の層からなる配線層の間をコンタクトプラグで
    接続した多層配線であることを特徴とする請求項８に記
    載の半導体装置。
  10. 【請求項１０】 上記ＳＯＩトランジスタの上記ゲート
    電極側に、更に、層間絶縁層と、該層間絶縁層中に設け
    られ、該ＳＯＩトランジスタに接続された多層配線とを
    含むことを特徴とする請求項８に記載の半導体装置。
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