KR20130035929A - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR20130035929A KR20130035929A KR1020120107875A KR20120107875A KR20130035929A KR 20130035929 A KR20130035929 A KR 20130035929A KR 1020120107875 A KR1020120107875 A KR 1020120107875A KR 20120107875 A KR20120107875 A KR 20120107875A KR 20130035929 A KR20130035929 A KR 20130035929A
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- layer
- oxide semiconductor
- oxide
- transistor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 272
- 238000000034 method Methods 0.000 claims description 49
- 238000009413 insulation Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 677
- 239000010408 film Substances 0.000 description 84
- 230000015654 memory Effects 0.000 description 79
- 239000011701 zinc Substances 0.000 description 37
- 239000000758 substrate Substances 0.000 description 29
- 229910052760 oxygen Inorganic materials 0.000 description 28
- 239000001301 oxygen Substances 0.000 description 28
- 239000000463 material Substances 0.000 description 27
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 26
- 229910052751 metal Inorganic materials 0.000 description 26
- 239000011229 interlayer Substances 0.000 description 25
- 239000002184 metal Substances 0.000 description 25
- 230000015572 biosynthetic process Effects 0.000 description 24
- 230000006870 function Effects 0.000 description 23
- 230000008569 process Effects 0.000 description 19
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 18
- 239000013078 crystal Substances 0.000 description 18
- 229910052782 aluminium Inorganic materials 0.000 description 17
- 239000003990 capacitor Substances 0.000 description 17
- 239000012535 impurity Substances 0.000 description 17
- 238000004544 sputter deposition Methods 0.000 description 17
- 239000001257 hydrogen Substances 0.000 description 16
- 229910052739 hydrogen Inorganic materials 0.000 description 16
- -1 tungsten nitride Chemical class 0.000 description 15
- 239000007789 gas Substances 0.000 description 14
- 229910052721 tungsten Inorganic materials 0.000 description 14
- 239000011248 coating agent Substances 0.000 description 13
- 238000000576 coating method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 238000010438 heat treatment Methods 0.000 description 13
- 229910052738 indium Inorganic materials 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 11
- 239000010949 copper Substances 0.000 description 11
- 238000012545 processing Methods 0.000 description 11
- 229910052725 zinc Inorganic materials 0.000 description 11
- 229910052733 gallium Inorganic materials 0.000 description 10
- 229910044991 metal oxide Inorganic materials 0.000 description 10
- 150000004706 metal oxides Chemical class 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 10
- 229910052750 molybdenum Inorganic materials 0.000 description 9
- 229910052757 nitrogen Inorganic materials 0.000 description 9
- 229910052719 titanium Inorganic materials 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 9
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 8
- 230000007547 defect Effects 0.000 description 8
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- HEZMWWAKWCSUCB-PHDIDXHHSA-N (3R,4R)-3,4-dihydroxycyclohexa-1,5-diene-1-carboxylic acid Chemical compound O[C@@H]1C=CC(C(O)=O)=C[C@H]1O HEZMWWAKWCSUCB-PHDIDXHHSA-N 0.000 description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910006404 SnO 2 Inorganic materials 0.000 description 6
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 6
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 6
- 229910003437 indium oxide Inorganic materials 0.000 description 6
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000003381 stabilizer Substances 0.000 description 6
- 229910052735 hafnium Inorganic materials 0.000 description 5
- 150000002431 hydrogen Chemical class 0.000 description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 208000005156 Dehydration Diseases 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 230000018044 dehydration Effects 0.000 description 4
- 238000006297 dehydration reaction Methods 0.000 description 4
- 238000006356 dehydrogenation reaction Methods 0.000 description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 4
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 4
- 229910001887 tin oxide Inorganic materials 0.000 description 4
- 239000011787 zinc oxide Substances 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 229910018137 Al-Zn Inorganic materials 0.000 description 3
- 229910018573 Al—Zn Inorganic materials 0.000 description 3
- AZWHFTKIBIQKCA-UHFFFAOYSA-N [Sn+2]=O.[O-2].[In+3] Chemical compound [Sn+2]=O.[O-2].[In+3] AZWHFTKIBIQKCA-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 150000004678 hydrides Chemical class 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 238000012905 input function Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052761 rare earth metal Inorganic materials 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910018120 Al-Ga-Zn Inorganic materials 0.000 description 2
- 229910052684 Cerium Inorganic materials 0.000 description 2
- 229910052688 Gadolinium Inorganic materials 0.000 description 2
- 206010021143 Hypoxia Diseases 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052772 Samarium Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910020833 Sn-Al-Zn Inorganic materials 0.000 description 2
- 229910020868 Sn-Ga-Zn Inorganic materials 0.000 description 2
- 229910020923 Sn-O Inorganic materials 0.000 description 2
- 229910020994 Sn-Zn Inorganic materials 0.000 description 2
- 229910009069 Sn—Zn Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910007541 Zn O Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 238000004630 atomic force microscopy Methods 0.000 description 2
- QVQLCTNNEUAWMS-UHFFFAOYSA-N barium oxide Chemical compound [Ba]=O QVQLCTNNEUAWMS-UHFFFAOYSA-N 0.000 description 2
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 2
- 229910001195 gallium oxide Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- KZUNJOHGWZRPMI-UHFFFAOYSA-N samarium atom Chemical compound [Sm] KZUNJOHGWZRPMI-UHFFFAOYSA-N 0.000 description 2
- 229910052706 scandium Inorganic materials 0.000 description 2
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- VUFNLQXQSDUXKB-DOFZRALJSA-N 2-[4-[4-[bis(2-chloroethyl)amino]phenyl]butanoyloxy]ethyl (5z,8z,11z,14z)-icosa-5,8,11,14-tetraenoate Chemical compound CCCCC\C=C/C\C=C/C\C=C/C\C=C/CCCC(=O)OCCOC(=O)CCCC1=CC=C(N(CCCl)CCCl)C=C1 VUFNLQXQSDUXKB-DOFZRALJSA-N 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 239000004925 Acrylic resin Substances 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910052693 Europium Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910052689 Holmium Inorganic materials 0.000 description 1
- 102000006391 Ion Pumps Human genes 0.000 description 1
- 108010083687 Ion Pumps Proteins 0.000 description 1
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 1
- 229910052765 Lutetium Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052777 Praseodymium Inorganic materials 0.000 description 1
- 229910020944 Sn-Mg Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- 229910052775 Thulium Inorganic materials 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 229910009369 Zn Mg Inorganic materials 0.000 description 1
- 229910007573 Zn-Mg Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- OGPBJKLSAFTDLK-UHFFFAOYSA-N europium atom Chemical compound [Eu] OGPBJKLSAFTDLK-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- KJZYNXUDTRRSPN-UHFFFAOYSA-N holmium atom Chemical compound [Ho] KJZYNXUDTRRSPN-UHFFFAOYSA-N 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- NJWNEWQMQCGRDO-UHFFFAOYSA-N indium zinc Chemical compound [Zn].[In] NJWNEWQMQCGRDO-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 238000001307 laser spectroscopy Methods 0.000 description 1
- 229910001416 lithium ion Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- OHSVLFRHMCKCQY-UHFFFAOYSA-N lutetium atom Chemical compound [Lu] OHSVLFRHMCKCQY-UHFFFAOYSA-N 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- PUDIUYLPXJFUGB-UHFFFAOYSA-N praseodymium atom Chemical compound [Pr] PUDIUYLPXJFUGB-UHFFFAOYSA-N 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004439 roughness measurement Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- GZCRRIHWUXGPOV-UHFFFAOYSA-N terbium atom Chemical compound [Tb] GZCRRIHWUXGPOV-UHFFFAOYSA-N 0.000 description 1
- FRNOGLGSGLTDKL-UHFFFAOYSA-N thulium atom Chemical compound [Tm] FRNOGLGSGLTDKL-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 트랜지스터의 온 특성을 향상시킴으로써 반도체 장치의 고속 구동을 실현할 때 신뢰성이 높은 구성을 제공한다.
소스 전극 및 드레인 전극의 단부와 게이트 전극의 단부를 중첩시키고, 산화물 반도체층의 채널 형성 영역이 되는 영역에 게이트 전극을 확실히 중첩시킴으로써 트랜지스터의 온 특성을 향상시킨다. 또한, 절연층 내에 매립 도전층을 형성하고, 매립 도전층과 소스 전극 및 드레인 전극의 접촉 면적을 크게 함으로써 트랜지스터의 콘택트 저항을 저감시킨다. 게이트 절연층의 피복 불량을 억제하여 산화물 반도체층의 막 두께를 얇게 함으로써 트랜지스터의 미세화를 실현한다.
소스 전극 및 드레인 전극의 단부와 게이트 전극의 단부를 중첩시키고, 산화물 반도체층의 채널 형성 영역이 되는 영역에 게이트 전극을 확실히 중첩시킴으로써 트랜지스터의 온 특성을 향상시킨다. 또한, 절연층 내에 매립 도전층을 형성하고, 매립 도전층과 소스 전극 및 드레인 전극의 접촉 면적을 크게 함으로써 트랜지스터의 콘택트 저항을 저감시킨다. 게이트 절연층의 피복 불량을 억제하여 산화물 반도체층의 막 두께를 얇게 함으로써 트랜지스터의 미세화를 실현한다.
Description
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막용 재료로서 실리콘계 반도체 재료가 널리 알려져 있지만, 이 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어 트랜지스터의 반도체층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 비정질 산화물을 사용한 톱 게이트 구조를 갖는 코플래너형(Coplanar Type) 트랜지스터가 기재되어 있다(특허 문헌 1 참조).
트랜지스터의 온 특성(예를 들어 온 전류나 전계 효과 이동도)을 향상시켜 반도체 장치의 고속 구동을 실현하기 위해서는 반도체층의 채널 형성 영역이 되는 영역에 게이트 전극을 확실히 중첩시키는 구조가 바람직하다. 상기 구조를 채용함으로써 소스 전극과 드레인 전극 사이에 있는 채널 형성 영역에 게이트 전압을 확실히 인가할 수 있어 소스 전극과 드레인 전극 사이의 저항을 저감시킬 수 있다.
코플래너형 트랜지스터에서 소스 전극 및 드레인 전극을 게이트 전극 양측에 이격시켜 형성하는 경우에는, 상면 또는 단면을 보면, 게이트 전극과 소스 전극 및 드레인 전극 사이에 틈이 형성되어 있다. 상기 틈은 트랜지스터를 동작시킬 때 저항이 된다.
따라서, 실리콘계 반도체 재료를 사용하는 경우에는, 상기 틈인 반도체 영역에 불순물을 주입하여 상기 틈인 영역의 저저항화를 도모함으로써 반도체층의 채널 형성 영역이 되는 영역에 게이트 전극을 확실히 중첩시켜 온 특성의 향상을 도모하는 구성이 채용된다. 한편, 산화물 반도체를 반도체 재료에 사용하는 경우에는, 상기 영역의 저저항화를 도모하기 위하여 반도체층의 채널 형성 영역이 되는 영역에서 소스 전극 및 드레인 전극의 단부와 게이트 전극의 단부를 일치시켜 또는 중첩시켜 형성하는 구조가 바람직하다.
그러나, 트랜지스터의 소스 전극 및 드레인 전극의 단부와 게이트 전극의 단부가 일치된 구성 또는 중첩된 구성에서는 상기 전극간의 단락이 문제가 된다. 이 전극간의 단락은 게이트 절연층의 피복 불량에 기인한다. 특히, 트랜지스터의 미세화에 수반되어 게이트 절연층의 막 두께를 얇게 할 때 피복 불량이 문제가 된다.
소스 전극 및 드레인 전극 위 및 산화물 반도체층 위에 형성되는 게이트 절연층은 특히 산화물 반도체층의 채널 형성 영역과 접촉되는 영역에서 피복 불량 등으로 인하여 단락되기 쉽다. 온 특성을 향상시키기 위하여 소스 전극 및 드레인 전극의 막 두께를 게이트 절연층의 막 두께보다 두껍게 하는 경우가 많다. 따라서, 게이트 절연층의 막 두께를 얇게 하는 경우에는, 두꺼운 소스 전극 및 드레인 전극에 따라 피복 불량이 더 증가된다. 결과적으로, 전극간이 쉽게 단락되어 신뢰성의 저하에 영향을 준다.
그래서, 본 발명의 일 형태에서는 트랜지스터의 온 특성을 향상시킴으로써 반도체 장치의 고속 구동을 실현할 때 신뢰성이 높은 구성을 제공하는 것을 과제 중 하나로 한다.
소스 전극 및 드레인 전극의 단부와 게이트 전극을 중첩시키며 반도체층의 채널 형성 영역이 되는 영역에 게이트 전극을 확실히 중첩시킨다. 또한, 매립 도전층을 절연층 내에 형성하며 소스 전극 및 드레인 전극으로서 기능하는 도전층을 매립 도전층과 접촉되는 위치에 형성함으로써 매립 도전층과 소스 전극 및 드레인 전극의 접촉 면적을 늘린다. 상기 구성에 의하여 트랜지스터의 콘택트 저항을 저감시켜 온 특성을 향상시킨다.
본 발명의 일 형태는 절연층과, 절연층에 매립되고 상면이 상기 절연층으로부터 노출된 제 1 매립 도전층 및 제 2 매립 도전층과, 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 접촉되고 또 노출된 제 1 매립 도전층 상면과 접촉되도록 형성된 제 1 도전층과, 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 접촉되고 또 노출된 제 2 매립 도전층 상면과 접촉되도록 형성된 제 2 도전층과, 제 1 도전층의 일부 및 노출된 제 1 매립 도전층의 상면의 일부와 접촉되도록 형성된 제 3 도전층과, 제 2 도전층의 일부 및 노출된 제 2 매립 도전층의 상면의 일부와 접촉되도록 형성된 제 4 도전층과, 제 1 도전층 위, 제 2 도전층 위, 제 3 도전층 위, 및 제 4 도전층 위에 형성되고 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 접촉되도록 형성된 산화물 반도체층과, 산화물 반도체층 위에 형성된 게이트 절연층과, 게이트 절연층 상면의 일부와 접촉되도록 형성된 게이트 전극을 포함하고, 게이트 전극은 산화물 반도체층 및 게이트 절연층을 개재(介在)하여 제 1 도전층의 일부와 중첩되고 또 산화물 반도체층 및 게이트 절연층을 개재하여 제 2 도전층의 일부와 중첩되고 또 산화물 반도체층 및 게이트 절연층을 개재하여 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 중첩되는 반도체 장치다.
상기에서 게이트 전극은 산화물 반도체층 및 게이트 절연층을 개재하여 제 1 도전층의 일부를 덮도록 형성된 제 3 도전층의 단부와, 제 2 도전층의 일부를 덮도록 형성된 제 4 도전층의 단부 사이에 형성되고, 또 각각의 단부와 이격하여 형성되는 반도체 장치다.
또한, 본 발명의 일 형태는 절연층과, 절연층에 매립되고 상면이 상기 절연층으로부터 노출된 제 1 매립 도전층 및 제 2 매립 도전층과, 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 접촉되고 또 노출된 제 1 매립 도전층 상면의 일부와 접촉되도록 형성된 제 1 도전층과, 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 접촉되고 또 노출된 제 2 매립 도전층 상면의 일부와 접촉되도록 형성된 제 2 도전층과, 노출된 제 1 매립 도전층의 상면의 일부와 접촉되도록 형성된 제 3 도전층과, 노출된 제 2 매립 도전층의 상면의 일부와 접촉되도록 형성된 제 4 도전층과, 제 1 도전층의 일부 및 제 3 도전층의 일부와 접촉되도록 형성되고 제 1 도전층과 제 3 도전층 사이에 형성된 제 1 개구부에서 노출된 제 1 매립 도전층의 상면의 일부와 접촉되도록 형성된 제 5 도전층과, 제 2 도전층의 일부 및 제 4 도전층의 일부와 접촉되도록 형성되고 제 2 도전층과 제 4 도전층 사이에 형성된 제 2 개구부에서 노출된 제 2 매립 도전층의 상면의 일부와 접촉되도록 형성된 제 6 도전층과, 제 1 도전층 위, 제 2 도전층 위, 제 3 도전층 위, 제 4 도전층 위, 제 5 도전층 위, 및 제 6 도전층 위에 형성되고 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 접촉되도록 형성된 산화물 반도체층과, 산화물 반도체층 위에 형성된 게이트 절연층과, 게이트 절연층 상면의 일부와 접촉되도록 형성된 게이트 전극을 포함하고, 게이트 전극은 산화물 반도체층 및 게이트 절연층을 개재하여 제 1 도전층의 일부와 중첩되고 또 산화물 반도체층 및 게이트 절연층을 개재하여 제 2 도전층의 일부와 중첩되고 또 산화물 반도체층 및 게이트 절연층을 개재하여 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 중첩되는 반도체 장치다.
상기에서 게이트 전극은 산화물 반도체층 및 게이트 절연층을 개재하여 제 1 도전층의 일부를 덮도록 형성된 제 5 도전층의 단부와, 제 2 도전층의 일부를 덮도록 형성된 제 6 도전층의 단부 사이에 형성되고, 또 각각의 단부와 이격하여 형성되는 반도체 장치다.
본 발명의 일 형태는 절연층과, 절연층에 매립되고 상면이 상기 절연층으로부터 노출된 제 1 매립 도전층 및 제 2 매립 도전층과, 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 접촉되고 또 노출된 제 1 매립 도전층 상면과 접촉되도록 형성된 제 1 도전층과, 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 접촉되고 또 노출된 제 2 매립 도전층 상면과 접촉되도록 형성된 제 2 도전층과, 제 1 도전층의 일부 및 노출된 제 1 매립 도전층의 상면의 일부와 접촉되도록 형성된 제 1 산화물 반도체층과, 제 2 도전층의 일부 및 노출된 제 2 매립 도전층의 상면의 일부와 접촉되도록 형성된 제 2 산화물 반도체층과, 제 1 도전층 위, 제 2 도전층 위, 제 1 산화물 반도체층 위, 및 제 2 산화물 반도체층 위에 형성되고 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 접촉되도록 형성된 제 3 산화물 반도체층과, 제 3 산화물 반도체층 위에 형성된 게이트 절연층과, 게이트 절연층 상면의 일부와 접촉되도록 형성된 게이트 전극을 포함하고, 게이트 전극은 제 3 산화물 반도체층 및 게이트 절연층을 개재하여 제 1 도전층의 일부와 중첩되고 또 제 3 산화물 반도체층 및 게이트 절연층을 개재하여 제 2 도전층의 일부와 중첩되고 또 제 3 산화물 반도체층 및 게이트 절연층을 개재하여 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 중첩되는 반도체 장치다.
또한, 본 발명의 일 형태는 절연층과, 절연층에 매립되고 상면이 상기 절연층으로부터 노출된 제 1 매립 도전층 및 제 2 매립 도전층과, 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 접촉되고 또 노출된 제 1 매립 도전층 상면의 일부와 접촉되도록 형성된 제 1 도전층과, 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 접촉되고 또 노출된 제 2 매립 도전층 상면의 일부와 접촉되도록 형성된 제 2 도전층과, 노출된 제 1 매립 도전층의 상면의 일부와 접촉되도록 형성된 제 3 도전층과, 노출된 제 2 매립 도전층의 상면의 일부와 접촉되도록 형성된 제 4 도전층과, 제 1 도전층의 일부 및 제 3 도전층의 일부와 접촉되도록 형성되고 제 1 도전층과 제 3 도전층 사이에 형성된 제 1 개구부에서 노출된 제 1 매립 도전층의 상면의 일부와 접촉되도록 형성된 제 1 산화물 반도체층과, 제 2 도전층의 일부 및 제 4 도전층의 일부와 접촉되도록 형성되고 제 2 도전층과 제 4 도전층 사이에 형성된 제 2 개구부에서 노출된 제 2 매립 도전층의 상면의 일부와 접촉되도록 형성된 제 2 산화물 반도체층과, 제 1 도전층 위, 제 2 도전층 위, 제 3 도전층 위, 제 4 도전층 위, 제 1 산화물 반도체층 위, 및 제 2 산화물 반도체층 위에 형성되고 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 접촉되도록 형성된 제 3 산화물 반도체층과, 제 3 산화물 반도체층 위에 형성된 게이트 절연층과, 게이트 절연층 상면의 일부와 접촉되도록 형성된 게이트 전극을 포함하고, 게이트 전극은 제 3 산화물 반도체층 및 게이트 절연층을 개재하여 제 1 도전층의 일부와 중첩되고 또 제 3 산화물 반도체층 및 게이트 절연층을 개재하여 제 2 도전층의 일부와 중첩되고 또 제 3 산화물 반도체층 및 게이트 절연층을 개재하여 제 1 매립 도전층과 제 2 매립 도전층 사이의 절연층 상면의 일부와 중첩되는 반도체 장치다.
상기에서 제 1 도전층 및 제 2 도전층의 막 두께는 5nm 이상 20nm 이하라도 좋다.
본 발명의 일 형태에서 게이트 절연층의 막 두께는 10nm 이상 20nm 이하인 반도체 장치가 바람직하다.
본 발명의 일 형태에서 산화물 반도체층의 막 두께는 5nm 이상 20nm 이하인 반도체 장치가 바람직하다.
본 발명의 일 형태에서 산화물 반도체층은 c축 배향된 결정을 포함하는 것을 특징으로 하는 반도체 장치가 바람직하다.
성능이 더 높은 반도체 장치를 실현하기 위하여 소스 전극 및 드레인 전극의 단부와 게이트 전극을 중첩시키고 또한 반도체층의 채널 형성 영역이 되는 영역에 게이트 전극을 확실히 중첩시킴으로써 트랜지스터의 온 특성을 향상시킨다. 또한, 매립 도전층을 절연층 내에 형성하고 또 소스 전극 및 드레인 전극을 매립 도전층과 접촉되는 위치에 형성함으로써 매립 도전층과 소스 전극 및 드레인 전극의 접촉 면적을 늘려 트랜지스터의 콘택트 저항을 저감시킨다.
도 1은 반도체 장치의 일 형태를 설명하기 위한 도면.
도 2a 내지 도 2d는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 3은 반도체 장치의 일 형태를 설명하기 위한 도면.
도 4는 반도체 장치의 일 형태를 설명하기 위한 도면.
도 5는 반도체 장치의 일 형태를 설명하기 위한 도면.
도 6a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 6b는 반도체 장치의 일 형태를 도시한 평면도.
도 7a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 7b는 반도체 장치의 일 형태를 도시한 사시도.
도 8a 및 도 8b는 반도체 장치의 일 형태를 도시한 회로도.
도 9는 반도체 장치의 일 형태를 도시한 블록도.
도 10은 반도체 장치의 일 형태를 도시한 블록도.
도 11은 반도체 장치의 일 형태를 도시한 블록도.
도 12a 내지 도 12c는 전자 기기의 일 형태를 도시한 도면.
도 2a 내지 도 2d는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 3은 반도체 장치의 일 형태를 설명하기 위한 도면.
도 4는 반도체 장치의 일 형태를 설명하기 위한 도면.
도 5는 반도체 장치의 일 형태를 설명하기 위한 도면.
도 6a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 6b는 반도체 장치의 일 형태를 도시한 평면도.
도 7a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 7b는 반도체 장치의 일 형태를 도시한 사시도.
도 8a 및 도 8b는 반도체 장치의 일 형태를 도시한 회로도.
도 9는 반도체 장치의 일 형태를 도시한 블록도.
도 10은 반도체 장치의 일 형태를 도시한 블록도.
도 11은 반도체 장치의 일 형태를 도시한 블록도.
도 12a 내지 도 12c는 전자 기기의 일 형태를 도시한 도면.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 아니하며, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있음은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 설명하는 발명의 구성에서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 간에서 공통적으로 사용하며 그 반복 설명은 생략한다.
또한, 각 실시형태의 도면에 도시된 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다.
또한, 본 명세서에서 사용하는 제 1, 제 2, 제 3, 내지 제 N(N은 자연수)이라는 용어는 구성 요소의 혼동을 피하기 위하여 붙인 것이고 개수를 한정하는 것은 아님을 부기한다.
(실시형태 1)
본 실시형태에서는 기재하는 발명의 일 형태에 따른 반도체 장치 및 반도체 장치의 제작 방법에 대하여 도 1 내지 도 3을 사용하여 설명한다.
도 1은 반도체 장치의 구성의 일례인 트랜지스터(420)의 단면도다. 또한, 트랜지스터(420)로서 하나의 채널 형성 영역이 형성된 싱글 게이트 구조를 갖는 트랜지스터를 도시하였지만, 2개의 채널 형성 영역이 형성된 더블 게이트 구조 또는 3개의 채널 형성 영역이 형성된 트리플 게이트 구조를 갖는 트랜지스터라도 좋다.
트랜지스터(420)는 절연 표면을 갖는 기판(400) 위에 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)이 형성된 절연층(491), 산화물 반도체층(403), 제 1 도전층(405a), 제 1 도전층(405b), 제 2 도전층(465a), 제 2 도전층(465b), 게이트 절연층(402), 게이트 전극(401), 층간 절연층(408)을 갖는다(도 1 참조).
본 실시형태에서 기재하는 도 1의 구조에서 게이트 전극(401)은 산화물 반도체층(403) 및 게이트 절연층(402)을 개재하여 제 1 도전층(405a)의 일부 및 제 1 도전층(405b)의 일부와 중첩되어 형성된다. 또한, 게이트 전극(401)은 산화물 반도체층(403) 및 게이트 절연층(402)을 개재하여 제 1 매립 도전층(481a)과 제 2 매립 도전층(481b) 사이의 절연층(491) 상면의 일부와 중첩하여 형성된다. 따라서, 산화물 반도체층(403)의 채널 형성 영역이 되는 영역에 게이트 전극(401)은 중첩하여 형성된다.
또한, 게이트 전극(401)은 산화물 반도체층(403) 및 게이트 절연층(402)을 개재하여 제 1 도전층(405a)의 일부를 덮도록 형성된 제 2 도전층(465a)의 단부와 제 1 도전층(405b)의 일부를 덮도록 형성된 제 2 도전층(465b)의 단부 사이에 형성되고, 또 각 단부와 이격된 위치에 형성되어 있다.
또한, 제 1 매립 도전층(481a)은 제 1 도전층(405a)의 일부 및 제 2 도전층(465a)의 일부와 접촉하여 형성되어 있다. 마찬가지로 제 2 매립 도전층(481b)은 제 1 도전층(405b)의 일부 및 제 2 도전층(465b)의 일부와 접촉하여 형성되어 있다.
본 실시형태에서 기재하는 도 1의 구조에서 트랜지스터(420)의 아래 부분에 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)을 형성하는 구성으로 함으로써 게이트 절연층(402) 및 층간 절연층(408)에 콘택트 홀을 형성할 필요가 없다. 소스 전극 및 드레인 전극과 제 1 매립 도전층(481a)의 접촉 면적, 및 소스 전극 및 드레인 전극과 제 2 매립 도전층(481b)의 접촉 면적을 크게 할 수 있으므로 콘택트 저항을 저감시킬 수 있다. 또한, 접촉 면적을 크게 함으로써 게이트 전극(401)의 단부와 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)의 거리를 짧게 할 수 있다.
트랜지스터(420)의 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층(405a) 및 제 1 도전층(405b)의 단부와, 게이트 전극(401)의 단부를 중첩시키고, 또한, 산화물 반도체층(403)의 채널 형성 영역이 되는 영역에 게이트 전극(401)을 확실히 중첩시킴으로써 트랜지스터의 온 특성(예를 들어 온 전류나 전계 효과 이동도)을 향상시켜 반도체 장치의 고속 구동을 실현할 수 있다.
또한, 본 실시형태에서 기재하는 도 1의 구조는 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층(405a) 및 제 1 도전층(405b)의 막 두께를 얇게 함으로써, 특히 게이트 절연층(402)을 형성할 때 산화물 반도체층(403)의 채널 형성 영역 주변에서 생기는 표면 단차를 작게 할 수 있다. 따라서, 게이트 절연층(402)을 양호한 피복성을 갖게 형성할 수 있다.
또한, 제 1 도전층(405a) 및 제 1 도전층(405b)의 막 두께를 얇게 함으로써 에칭 등의 공정에 의하여 제 1 도전층(405a) 및 제 1 도전층(405b)을 가공할 때 걸리는 시간을 짧게 할 수 있다.
또한, 본 실시형태에서 기재하는 도 1의 구조는 게이트 절연층(402) 및 산화물 반도체층(403)의 막 두께를 얇게 할 수 있다. 따라서, 온 특성의 향상을 도모할 수 있고, 트랜지스터를 완전 공핍형으로 동작시킴으로써 고집적화, 고속 구동화, 저소비 전력화를 도모할 수 있다.
그리고, 본 실시형태에서 기재하는 도 1의 구조는 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 제 2 도전층(465a) 및 제 2 도전층(465b)의 단부와 게이트 전극(401)의 단부를 중첩시키지 않기 때문에 제 1 도전층(405a) 및 제 1 도전층(405b)의 막 두께보다 제 2 도전층(465a) 및 제 2 도전층(465b)의 막 두께를 두껍게 하여도 전극간이 단락되지 않는다. 따라서, 제 2 도전층(465a) 및 제 2 도전층(465b)의 막 두께를 두껍게 함으로써 전극간이 단락되지 않고 소스 전극과 드레인 전극 사이를 흐르는 전류를 크게 할 수 있다.
상술한 바와 같이, 본 실시형태에서 기재하는 도 1의 구성에서는 제 1 도전층(405a) 및 제 1 도전층(405b)의 단부와 게이트 전극(401)을 중첩시키고 또 산화물 반도체층(403)의 채널 형성 영역이 되는 영역에 게이트 전극(401)을 확실히 중첩시킴으로써, 트랜지스터의 온 특성을 향상시킬 수 있다. 또한, 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)과 소스 전극 및 드레인 전극의 접촉 면적을 늘려 콘택트 저항을 저감시킬 수 있다.
또한, 본 실시형태에서 기재하는 도 1의 구성에서는 게이트 절연층(402)의 피복 불량을 저감시킴으로써 게이트 절연층(402) 및 산화물 반도체층(403)의 막 두께를 얇게 할 수 있다. 상기 구성에 따르면, 트랜지스터(420)를 더 미세화할 수 있다.
다음에, 도 1에 도시된 트랜지스터(420)의 제작 방법의 일례를 도 2a 내지 도 2d에 도시하였다.
우선, 절연 표면을 갖는 기판(400) 위에 절연층(491)을 형성한다.
절연 표면을 갖는 기판(400)으로서 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 이후에 실시될 가열 처리에 견딜 수 있을 정도의 내열성을 가져야 한다. 예를 들어 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(400)으로서 사용하여도 좋다.
절연층(491)은 CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 절연층(491)은 단층 구조와 적층 구조의 어느 쪽이라도 좋다. 또한, 절연층(491)은 산화물 반도체층(403)과 접촉된 층이기 때문에 산화물 반도체층(403)과 같은 종류의 성분으로 이루어진 산화물을 사용하는 것이 바람직하다. 구체적으로는, 알루미늄(Al), 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf) 등의 산화물 반도체층(403)의 구성 원소, 또는 알루미늄, 갈륨 등과 같은 족에 속하는 희토류 원소 중에서 선택된 하나 이상의 원소의 산화물을 함유한 층으로 하는 것이 바람직하다. 또한, 이들 원소의 산화물 중 제 3족 원소인 알루미늄, 갈륨, 또는 희토류 원소의 산화물을 사용하는 것이 더 바람직하다. 또한, 희토류 원소로서는 스칸듐(Sc), 이트륨(Y), 세륨(Ce), 사마륨(Sm), 또는 가돌리늄(Gd)을 사용하는 것이 바람직하다. 이러한 재료는 산화물 반도체층(403)과 성질이 잘 맞고 이것을 절연층(491)에 사용함으로써 산화물 반도체층(403)의 계면 상태를 양호한 것으로 할 수 있다. 또한, 산화물 반도체층(403)의 결정성을 향상시킬 수 있다.
또한, 산화물 반도체층(403)을 트랜지스터(420)의 반도체층으로서 사용하기 때문에 절연층(491)의 에너지 갭은 산화물 반도체층(403)보다 큰 것이 바람직하다.
다음에, 절연층(491)을 형성한 후에 개구부를 형성하고, 상기 개구부를 매우도록 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)을 형성한다. 그 후, 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)을 포함하는 절연층(491) 표면을 CMP법에 의하여 연마한다.
제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)으로서는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속막 또는 상술한 원소를 성분으로서 함유한 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다.
또한, Al, Cu 등의 금속막을 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)으로서 사용하는 경우에는, 상기 금속막의 아래 측 및 위 측의 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하는 것이 바람직하다.
또한, 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)은 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐-산화 주석(In2O3-SnO2, ITO라고 약기함), 산화 인듐-산화 아연(In2O3-ZnO), 또는 이들의 금속 산화물 재료에 산화 실리콘을 함유시킨 것을 사용할 수 있다.
다음에, 제 1 매립 도전층(481a) 위, 제 2 매립 도전층(481b) 위, 및 절연층(491) 위에 제 1 도전층을 형성한다.
제 1 도전층은 이후에 실시될 가열 처리에 견딜 수 있는 재료를 사용한다. 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층에 사용되는 재료로서는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속막 또는 상술한 원소를 성분으로서 함유한 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 들 수 있다.
또한, Al, Cu 등의 금속막을 제 1 도전층으로서 사용하는 경우에는, 상기 금속막 아래 측 및 위 측의 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하는 것이 바람직하다.
또한, 제 1 도전층은 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐-산화 주석(In2O3-SnO2, ITO라고 약기함), 산화 인듐-산화 아연(In2O3-ZnO), 또는 이들의 금속 산화물 재료에 산화 실리콘을 함유시킨 재료를 사용할 수 있다.
상술한 제 1 도전층의 막 두께는 이후 형성될 제 2 도전층(465)의 막 두께보다 얇게 하는 것이 바람직하다. 구체적으로는, 제 1 도전층의 막 두께를 이후 형성될 게이트 절연층(402)의 피복 불량이 생기지 않을 정도로 얇게 하는 것이 바람직하고, 1nm 이상 30nm 이하(바람직하게는 10nm 이상 20nm 이하)로 형성하면 좋다.
다음에, 포토리소그래피 공정에 의하여 제 1 도전층 위에 레지스트 마스크를 형성하고, 부분적으로 에칭 처리하여 제 1 도전층(405a) 및 제 1 도전층(405b)(이것과 같은 층으로 형성되는 배선을 포함함)을 형성한 후, 레지스트 마스크를 제거한다. 상기 에칭 처리에 의하여 제 1 도전층이 분리된다. 분리된 제 1 도전층(405a) 및 제 1 도전층(405b)은 트랜지스터(420)의 소스 전극 및 드레인 전극으로서 기능한다.
다음에, 제 1 도전층(405a) 및 제 1 도전층(405b) 위에 제 2 도전층(465)을 형성한다.
상기 제 2 도전층(465)에는 이후에 실시될 가열 처리에 견딜 수 있는 재료를 사용한다. 제 2 도전층(465)으로서는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속막 또는 상술한 원소를 성분으로서 함유한 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다.
또한, Al, Cu 등의 금속막의 아래 측 및 위 측의 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다.
또한, 제 2 도전층(465)은 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐-산화 주석(In2O3-SnO2, ITO라고 약기함), 산화 인듐-산화 아연(In2O3-ZnO), 또는 이들의 금속 산화물 재료에 산화 실리콘을 함유시킨 것을 사용할 수 있다.
또한, 제 2 도전층(465)으로서 Al, Cu의 금속막을 단층으로 사용하는 경우에는, 특히 제 1 도전층에 Ti, Mo, W 등 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 사용하는 구성인 것이 바람직하다. 상기 구성에 의하여 제 2 도전층(465)에 Al, Cu를 사용함으로써 배선 저항을 저감시킬 수 있음과 함께, 산화물 반도체층(403)과 Al, Cu가 직접 접촉됨으로써 Al, Cu가 산화되어 저항이 증가되는 문제를 저감시킬 수 있다. 제 1 도전층에는 이후의 공정에서 에칭할 때 제 2 도전층(465)에 대하여 에칭 선택비가 높은 재료를 선택하는 것이 바람직하다.
상술한 제 2 도전층(465)의 막 두께는 제 1 도전층의 막 두께보다 두껍게 하는 것이 바람직하다. 구체적으로는, 제 2 도전층(465)은 소스 전극 또는 드레인 전극으로서 기능할 때 배선 저항이 크게 되지 않을 정도로 형성하면 좋고, 두께는 특별히 한정되지 않는다.
여기까지의 공정을 끝낸 단계의 도면이 도 2a에 상당한다.
다음에, 포토리소그래피 공정에 의하여 제 2 도전층(465) 위에 레지스트 마스크를 형성하고, 부분적으로 에칭 처리하여 제 2 도전층(465a) 및 제 2 도전층(465b)을 형성한 후, 레지스트 마스크를 제거한다. 상기 에칭 처리에 의하여 제 2 도전층이 분리된다.
다음에, 제 1 도전층(405a) 및 제 1 도전층(405b) 위, 제 2 도전층(465a) 및 제 2 도전층(465b) 위, 및 절연층(491) 위에 산화물 반도체층(403)을 형성한다.
산화물 반도체층(403)을 형성할 때 산화물 반도체층(403)에 함유된 수소의 농도를 최대한 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서는 예를 들어 스퍼터링법을 사용하여 형성하는 경우에는 스퍼터링 장치의 처리실 내에 공급하는 분위기 가스로서 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소의 혼합 가스를 적절히 사용한다.
또한, 산화물 반도체층(403), 이후 형성될 게이트 절연층(402)을 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다. 산화물 반도체층(403), 게이트 절연층(402)을 대기에 노출시키지 않고 연속적으로 형성하면, 이들의 계면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
또한, 기판(400)을 고온으로 유지한 상태에서 산화물 반도체층(403)을 형성하는 것도 산화물 반도체층(403) 내에 함유될 수 있는 불순물의 농도를 저감시키는 데에 유효하다. 기판(400)을 가열하는 온도는 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는 기판 온도를 200℃ 이상 350℃ 이하로 하면 좋다. 또한, 산화물 반도체층(403)을 형성할 때 기판(400)을 높은 온도로 가열함으로써 결정성을 갖는 산화물 반도체층(403)을 형성할 수 있다.
산화물 반도체층(403)에 사용하는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차를 저감시키기 위한 스테빌라이저로서 이들에 추가적으로 갈륨(Ga)을 함유하는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 함유하는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 함유하는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 함유하는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 함유하는 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 하나 또는 복수 종류를 가져도 좋다.
예를 들어 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물(ITZO(등록 상표)라고도 표기함), Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서 예를 들어 In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 갖는 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체층(403)은 형성할 때 산소가 많이 함유되는 조건(예를 들어 산소 100%의 분위기하에서 스퍼터링법에 의하여 형성하는 조건 등)으로 형성함으로써 산소를 많이 함유하는(바람직하게는 산화물 반도체가 결정 상태에서의 화학량론적 조성을 초과하는 양의 산소를 함유한 영역이 포함되는) 것이 바람직하다.
또한, 산화물 반도체층(403)을 형성할 때 사용하는 스퍼터링 가스는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
또한, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고 또 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(purified Oxide Semiconductor)는 i형(진성 반도체) 또는 i형에 매우 가깝다. 따라서, 상기 산화물 반도체를 사용한 트랜지스터는 오프 전류가 현저히 낮다는 특성을 갖는다. 또한, 산화물 반도체의 밴드 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되고 또 산소 결손이 저감됨으로써 고순도화된 산화물 반도체층을 사용하여, 트랜지스터의 오프 전류를 낮출 수 있다.
또한, 본 명세서에서는 특별히 언급하지 않는 한 오프 전류란 n채널형 트랜지스터에서는 드레인 단자를 소스 단자와 게이트보다 높은 전위로 한 상태에서 소스 단자의 전위를 기준으로 하였을 때의 게이트의 전위가 0 이하일 때 소스 단자와 드레인 단자 사이를 흐르는 전류를 뜻한다.
또한, 산화물 반도체는 단결정, 다결정(폴리크리스탈이라고도 함) 또는 비정질 등의 상태를 가질 수 있다. 특히, 산화물 반도체층(403)으로서 사용하는 산화물 반도체는 결정 영역 및 비정질 영역을 포함한 혼합층이고, 결정성을 갖는 산화물 반도체로 하는 것이 바람직하다.
결정성을 갖는 산화물 반도체에서는 벌크 내의 결함을 더 저감할 수 있고, 표면의 평탄성을 높이면 더 높은 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
또한, Ra란 JIS B 0601:2001(ISO4287:1997)로 정의되는 산술 평균 거칠기를 곡면에 적용할 수 있도록 3차원으로 확장한 것이며, 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값으로 표현할 수 있고, 수학식 1로 정의된다.
여기서 지정면이란 거칠기 계측 대상이 되는 면이고, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4지점을 연결하여 이루어진 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 장방형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0으로 한다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)으로 측정할 수 있다.
결정성을 갖는 산화물 반도체는 바람직하게는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)로 한다.
CAAC-OS는 완전한 단결정이 아니고 완전한 비정질도 아니다. CAAC-OS는 비정질상에 수nm 내지 수십nm의 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰에서는 CAAC-OS에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, CAAC-OS에는 입계(그레인 바운더리라고도 함)를 확인할 수 없다. CAAC-OS가 입계를 갖지 않기 때문에 입계에 기인한 전자 이동도의 저하가 일어나기 어렵다.
CAAC-OS에 포함되는 결정부는 c축이 CAAC-OS의 피형성면 또는 표면에 수직인 방향으로 일치되고 또 ab면에 수직인 방향에서 봤을 때 삼각 형상 또는 육각 형상의 원자 배열을 갖고 c축에 수직인 방향에서 봤을 때 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 각 결정부의 a축 및 b축의 방향은 서로 달라도 좋다.
또한, CAAC-OS 내의 비정질부 및 결정부가 차지하는 비율은 균일하지 않아도 좋다. 예를 들어 CAAC-OS의 표면 측에서 결정 성장시키는 경우에는, CAAC-OS의 표면 근방은 결정부가 차지하는 비율이 높고, 피형성면 근방은 비정질부가 차지하는 비율이 높은 경우가 있다.
CAAC-OS에 포함되는 결정부의 c축은 CAAC-OS의 피형성면 또는 표면에 수직인 방향으로 일치되기 때문에, CAAC-OS의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라 각 결정부의 c축이 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS가 형성되었을 때의 피형성면 또는 표면에 수직인 방향을 향한다. 결정부는 성막함으로써 형성되거나 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS를 사용함으로써 가시광이나 자외광의 조사로 인하여 트랜지스터의 전기적 특성이 변동되는 것을 저감시킬 수 있으므로 신뢰성이 높은 트랜지스터를 얻을 수 있다.
상술한 산화물 반도체층(403)의 일례로서 In(인듐), Ga(갈륨), 및 Zn(아연)을 함유한 타깃을 사용한 스퍼터링법으로 형성한 In-Ga-Zn계 산화물을 들 수 있다. 산화물 반도체층(403)은 1nm 이상 30nm 이하(바람직하게는 5nm 이상 20nm 이하)로 형성할 수 있다.
In-Ga-Zn계 산화물을 스퍼터링법으로 형성하는 경우에는, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4로 나타내어지는 In-Ga-Zn계 산화물의 타깃을 사용한다. 상술한 원자수비를 갖는 In-Ga-Zn계 산화물의 타깃을 사용하여 산화물 반도체층을 형성함으로써, 다결정 또는 CAAC가 형성되기 쉬워진다. 또한, In, Ga 및 Zn을 함유한 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타깃을 사용함으로써, 형성된 산화물 반도체층은 치밀한 층이 된다.
또한, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 산화물 반도체층을 형성하면 좋다. 형성할 때, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하여도 좋다. 기판을 가열하면서 형성함으로써, 형성된 산화물 반도체층에 함유되는 불순물의 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어 크라이오 펌프, 이온 펌프, 티타늄 승화(sublimation) 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 펌프에 콜드 트랩(cold trap)이 구비된 것이라도 좋다. 크라이오 펌프를 사용하여 처리실을 배기하면 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 함유한 화합물(더 바람직하게는 탄소 원자를 함유한 화합물도) 등이 배기되기 때문에 상기 처리실에서 형성한 산화물 반도체층에 함유되는 불순물의 농도를 저감시킬 수 있다.
또한, 스퍼터링법 등으로 형성된 산화물 반도체층 내에는 불순물로서의 수분 또는 수소(수산기를 포함함)가 다량으로 함유되어 있는 경우가 있다. 그래서, 산화물 반도체층 내의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)시키기 위하여 산화물 반도체층에 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기) 분위기하에서 가열 처리를 행한다.
산화물 반도체층에 가열 처리를 행함으로써, 산화물 반도체층 내의 수분 또는 수소를 이탈시킬 수 있다. 구체적으로는 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 행하면 좋다. 예를 들어 500℃, 3분간 이상 6분간 이하 정도로 행하면 좋다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있으므로, 유리 기판의 변형점을 넘는 온도로 처리할 수도 있다.
또한, 산화물 반도체층 내의 수분 또는 수소를 이탈시키기 위한 가열 처리는 트랜지스터(420)의 제작 공정에서 산화물 반도체층(403)을 형성한 후부터 층간 절연층(408)을 형성하기 전까지의 사이의 어느 타이밍에서 행하여도 좋다. 또한, 탈수화 또는 탈수소화를 위한 가열 처리는 복수회 행하여도 좋고, 다른 가열 처리를 겸하여도 좋다.
또한, 상기 가열 처리에 의하여 산화물 반도체층으로부터 산소가 이탈되어 산화물 반도체층 내에 산소 결손이 발생되는 경우가 있다. 따라서, 이후의 공정에서 형성될, 산화물 반도체층과 접촉되는 게이트 절연층으로서 산소를 함유한 게이트 절연층을 사용하는 것이 바람직하다. 그리고, 산소를 함유한 게이트 절연층을 형성한 후 가열 처리를 행함으로써 상기 게이트 절연층으로부터 산화물 반도체층에 산소가 공여된다. 상기 구성에 의하여 도너가 되는 산소 결손을 저감시킬 수 있고 산화물 반도체층에 함유된 산화물 반도체의 화학량론적 조성을 만족시킬 수 있다. 결과적으로 산화물 반도체층을 i형에 가깝게 할 수 있고 산소 결손으로 인한 트랜지스터의 전기적 특성의 편차를 경감할 수 있기 때문에 전기적 특성의 향상을 실현할 수 있다.
또한, 산화물 반도체층에 산소를 공여하기 위한 가열 처리는 질소, 초건조 공기, 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 바람직하게는 200℃ 이상 400℃ 이하 예를 들어 250℃ 이상 350℃ 이하로 행한다. 상기 가스는 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 것이 바람직하다.
또한, 탈수화 처리 또는 탈수소화 처리를 행한 산화물 반도체층에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 포함함)를 도입하여 층 내에 산소를 공급하여도 좋다.
탈수화 처리 또는 탈수소화 처리를 행한 산화물 반도체층(403) 내에 산소를 도입함으로써 산화물 반도체층(403)을 고순도화시키고 i형화할 수 있다. 고순도화되고 i형화된 산화물 반도체층(403)을 갖는 트랜지스터는 전기적 특성 변동이 억제되므로 전기적으로 안정적이다.
산소를 도입하는 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산화물 반도체층(403)은 층 형상의 산화물 반도체층을 포토리소그래피 공정에 의하여 섬 형상 산화물 반도체층(403)으로 가공함으로써 형성할 수 있다.
또한, 산화물 반도체층(403)의 에칭은 드라이 에칭과 웨트 에칭의 어느 쪽이라도 좋고, 양쪽 모두를 사용하여도 좋다. 예를 들어 산화물 반도체층(403)의 웨트 에칭에 사용하는 에칭액으로서는 인산, 아세트산, 및 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO07N(KANTO CHEMICAL CO.,INC 제조)을 사용하여도 좋다.
다음에, 산화물 반도체층(403) 위에 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은 막 두께를 1nm 이상 20nm 이하, 바람직하게는 10nm 이상 20nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용하여 형성할 수 있다. 또한, 게이트 절연층(402)은 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
게이트 절연층(402)은 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 사용하여 형성할 수 있다.
게이트 절연층(402)은 산화물 반도체층(403)과 접촉되는 부분에 산소를 함유하는 것이 바람직하다. 특히, 게이트 절연층(402)은 층 내(벌크 내)에 적어도 화학량론적 조성을 초과하는 양의 산소가 존재하는 것이 바람직하며 예를 들어 게이트 절연층(402)으로서 산화 실리콘막을 사용하는 경우에는 SiO2 +α(다만, α>0)로 한다.
본 실시형태에서는 게이트 절연층(402)으로서 SiO2 +α(다만, α>0)인 산화 실리콘을 사용한다. 산화 실리콘을 게이트 절연층(402)에 사용함으로써 산화물 반도체층(403)에 산소를 공급할 수 있어 특성을 양호하게 할 수 있다.
또한, 게이트 절연층(402)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연층(402)은 단층 구조와 적층 구조 중의 어느 쪽이라도 좋다.
여기까지의 공정을 끝낸 단계의 도면이 도 2b에 상당한다.
그리고, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 게이트 절연층(402) 위에 도전층을 형성한다. 다음에, 포토리소그래피 공정에 의하여 도전층 위에 레지스트 마스크를 형성하고, 부분적으로 에칭 처리하여 게이트 전극(401)을 형성한 후, 레지스트 마스크를 제거한다.
게이트 전극(401)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극(401)은 단층 구조와 적층 구조 중의 어느 쪽이라도 좋다.
또한, 게이트 전극(401)의 재료로서는 인듐 주석 산화물, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연층(402)과 접촉되는 게이트 전극(401)의 하나의 층으로서 질소를 함유한 금속 산화물, 구체적으로는 질소를 함유한 In-Ga-Zn-O막, 질소를 함유한 In-Sn-O막, 질소를 함유한 In-Ga-O막, 질소를 함유한 In-Zn-O막, 질소를 함유한 Sn-O막, 질소를 함유한 In-O막, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 일함수가 5eV, 바람직하게는 5.5eV 이상이므로 게이트 전극으로서 사용하면 트랜지스터의 전기적 특성의 임계값 전압을 양으로 할 수 있어 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다.
여기까지의 공정을 끝낸 단계의 도면이 도 2c에 상당한다.
다음에, 게이트 절연층(402) 및 게이트 전극(401) 위에 층간 절연층(408)을 형성한다(도 2d 참조).
층간 절연층(408)은 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의하여 형성할 수 있다. 층간 절연층(408)에는 대표적으로 산화 실리콘층, 산화 질화 실리콘층, 산화 질화 알루미늄층, 또는 산화 갈륨층 등의 무기 절연층 등을 사용할 수 있다.
또한, 층간 절연층(408)에 사용되는 재료로서 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 지르코늄, 산화 란탄, 산화 바륨, 또는 금속 질화물(예를 들어 질화 알루미늄) 등을 들 수 있다.
층간 절연층(408)은 단층 구조와 적층 구조 중 어느 쪽이라도 좋고 예를 들어 산화 실리콘막 및 산화 알루미늄막을 적층한 것을 사용할 수 있다.
층간 절연층(408)은 층간 절연층(408)에 물 또는 수소 등의 불순물이 혼입되지 않는 방법 예를 들어 스퍼터링법 등을 적절히 사용하여 형성하는 것이 바람직하다.
본 실시형태에서는 스퍼터링법을 사용하여 층간 절연층(408)으로서 막 두께가 100nm인 산화 실리콘막을 형성한다. 스퍼터링법을 사용한 산화 실리콘막의 형성은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 행할 수 있다.
산화물 반도체층을 형성할 때와 마찬가지로 층간 절연층(408)의 처리실 내에 남은 수분을 제거하기 위해서는 흡착형 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용하여 배기한 처리실에서 층간 절연층(408)을 형성하면 층간 절연층(408)에 함유되는 불순물의 농도를 저감시킬 수 있다. 또한, 층간 절연층(408)의 처리실 내에 남은 수분을 제거하기 위한 배기 수단으로서는 터보 분자 펌프에 콜드 트랩이 구비된 것이라도 좋다.
층간 절연층(408)을 형성할 때 사용하는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
산화물 반도체층(403) 위에 제공되는 층간 절연층(408)으로서 사용할 수 있는 산화 알루미늄막은 수소나 수분 등의 불순물 및 산소의 양쪽 모두가 막을 통과하는 것을 차단하는 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정 도중 및 제작 후에서 변동 요인이 되는 수소나 수분 등의 불순물이 산화물 반도체층(403)에 혼입되는 것 및 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체층(403)으로부터 방출되는 것을 방지하는 보호막으로서 기능한다.
또한, 트랜지스터에 기인하는 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 상기 재료로 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연막을 형성하여도 좋다.
상술한 공정을 거쳐 본 실시형태의 트랜지스터(420)가 제작된다. 적어도 인듐, 아연, 및 산소를 함유한 산화물 반도체층(403)을 사용하고, 소스 전극 및 드레인 전극으로서 기능하는 도전층의 단부와 게이트 전극(401)을 중첩시키고, 산화물 반도체층(403)의 채널 형성 영역이 되는 영역에 게이트 전극(401)을 확실히 중첩시킴으로써, 트랜지스터의 온 특성을 향상시킬 수 있다. 또한, 콘택트 저항을 저감시킴으로써 반도체 장치의 고속 구동을 실현하고 신뢰성이 높은 구성을 제공할 수 있다.
도 6a는 도 1의 트랜지스터(420)의 평면도이고, 도 6b는 도 6a의 X-Y를 따른 단면도다.
도 6a 및 도 6b의 구조는 트랜지스터(420)의 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층(405a) 및 제 1 도전층(405b)의 단부와 게이트 전극(401)의 단부를 중첩시키고, 산화물 반도체층(403)의 채널 형성 영역이 되는 영역에 게이트 전극(401)을 확실히 중첩시킴으로써, 트랜지스터의 온 특성을 향상시킬 수 있다. 따라서, 반도체 장치의 고속 구동을 실현할 수 있다.
또한, 본 실시형태에서 기재하는 도 6a 및 도 6b의 구조에서는 제 1 도전층(405a) 및 제 1 도전층(405b)의 두께를 얇게 할 수 있다. 제 1 도전층(405a) 및 제 1 도전층(405b)의 두께를 얇게 함으로써 특히 게이트 절연층(402)을 형성할 때 산화물 반도체층(403)의 채널 형성 영역 주변에서 생기는 표면 단차를 작게 할 수 있다. 따라서, 게이트 절연층(402)의 피복 불량을 저감시킴으로써 전극간의 단락을 저감시키고, 신뢰성의 향상을 도모할 수 있다.
또한, 본 실시형태에서 기재하는 도 6a 및 도 6b의 구조는 게이트 절연층(402)의 막 두께를 얇게 함과 함께 산화물 반도체층(403)의 막 두께도 얇게 할 수 있다. 게이트 절연층(402) 및 산화물 반도체층(403)의 막 두께를 얇게 함으로써 온 특성의 향상을 도모할 수 있고, 트랜지스터를 완전 공핍형으로서 동작시킬 수도 있다. 트랜지스터를 완전 공핍형으로서 동작시킴으로써 고집적화, 고속 구동화, 저소비 전력화를 도모할 수 있다.
그리고, 본 실시형태에서 기재하는 도 6a 및 도 6b의 구조에서 트랜지스터(420)의 아래 부분에 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)을 형성하는 구성으로 함으로써 게이트 절연층(402) 및 층간 절연층(408)에 콘택트를 형성할 필요가 없다. 소스 전극 및 드레인 전극과 제 1 매립 도전층(481a)의 접촉 면적 및 소스 전극 및 드레인 전극과 제 2 매립 도전층(481b)의 접촉 면적을 크게 할 수 있으므로 콘택트 저항을 저감시킬 수 있다. 또한, 접촉 면적을 크게 함으로써 게이트 전극(401)의 단부와 콘택트의 거리를 짧게 할 수 있다.
상술한 바와 같이, 트랜지스터(420)의 구성에서는 트랜지스터의 소스 전극과 드레인 전극 사이를 흐르는 전류를 저감시키지 않고 온 특성을 향상시킬 수 있다. 또한, 산화물 반도체층 및 게이트 절연층의 막 두께를 얇게 하면서 게이트 절연층의 피복 불량을 저감시킴으로써 산화물 반도체층(403)이 채널 형성 영역에 형성되는 트랜지스터(420)를 미세화할 수 있어 바람직하다.
여기서, 도 1에 도시한 트랜지스터(420)의 변형예에 대하여 도 3을 사용하여 설명한다. 도 3을 설명함에 있어서 도 1과 동일한 부분 또는 같은 기능을 갖는 부분에 대해서는 반복된 설명은 생략한다. 또한, 같은 개소의 상세한 설명은 생략한다.
트랜지스터(430)는 절연 표면을 갖는 기판(400) 위에 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)이 형성된 절연층(491), 산화물 반도체층(403), 제 1 도전층(405a), 제 1 도전층(405b), 제 1 도전층(405c), 제 1 도전층(405d), 제 2 도전층(465a), 제 2 도전층(465b), 게이트 절연층(402), 게이트 전극(401), 층간 절연층(408)을 갖는다(도 3 참조).
도 3에 도시한 트랜지스터(430)의 구조는 제 1 도전층에 개구부를 형성하지 않은 도 1의 트랜지스터(420)의 구조와 달리 제 1 도전층에 개구부를 형성하는 구조다.
본 실시형태에 기재하는 도 3의 구조에서 제 1 도전층에 개구부(485a)를 형성하여 제 1 도전층(405a) 및 제 1 도전층(405c)을 형성한다. 또한, 제 1 도전층에 개구부(485b)를 형성하여 제 1 도전층(405b) 및 제 1 도전층(405d)을 형성한다. 따라서, 도 3의 트랜지스터(430)의 구조에서 제 1 매립 도전층(481a)과 제 1 도전층의 접촉 면적 및 제 2 매립 도전층(481b)과 제 1 도전층의 접촉 면적이 도 1의 트랜지스터(420)의 구조보다 크다.
트랜지스터(430)의 아래 부분에 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)을 형성하는 구성으로 함으로써 게이트 절연층(402) 및 층간 절연층(408)에 콘택트를 형성할 필요가 없다. 따라서, 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)과 소스 전극 및 드레인 전극의 접촉 면적을 크게 할 수 있으므로 콘택트 저항을 저감시킬 수 있다.
또한, 본 실시형태에서 기재하는 도 3의 구조는 제 1 도전층에 개구부(485a)를 형성함으로써 제 1 도전층(405a), 제 1 도전층(405c), 및 제 2 도전층(465a)과 제 1 매립 도전층(481a)을 직접 접속시키고, 또한 제 1 도전층에 개구부(485b)를 형성함으로써 제 1 도전층(405b), 제 1 도전층(405d), 및 제 2 도전층(465b)과 제 2 매립 도전층(481b)을 직접 접속시키는 구조다. 상기 구조로 함으로써 제 1 도전층, 제 2 도전층, 및 매립 도전층을 흐르는 전류를 크게 할 수 있다.
상술한 바와 같이, 도 1에 도시된 트랜지스터(420), 도 3에 도시된 트랜지스터(430)의 구성에서는 트랜지스터의 소스 전극과 드레인 전극 사이를 흐르는 전류를 저감시키지 않고 온 특성을 향상시킬 수 있다. 또한, 산화물 반도체층 및 게이트 절연층의 막 두께를 얇게 하면서 게이트 절연층의 피복 불량을 저감시킴으로써 산화물 반도체층이 채널 형성 영역에 형성되는 트랜지스터를 미세화할 수 있다. 또한, 매립 도전층을 형성함으로써 트랜지스터의 콘택트 저항을 저감시킬 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 반도체 장치의 다른 일 형태를 도 4 및 도 5를 사용하여 설명한다. 상술한 실시형태와 동일한 부분 또는 같은 기능을 갖는 부분 및 공정은 상술한 실시형태와 마찬가지로 행할 수 있고, 반복된 설명은 생략한다. 또한, 같은 개소의 상세한 설명은 생략한다.
도 4는 실시형태 1에 기재된 반도체 장치와 다른 구성을 갖는 트랜지스터(440)의 단면도다.
트랜지스터(440)는 절연 표면을 갖는 기판(400) 위에 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)이 형성된 절연층(491), 제 1 산화물 반도체층(466a), 제 1 산화물 반도체층(466b), 제 2 산화물 반도체층(413), 제 1 도전층(405a), 제 1 도전층(405b), 게이트 절연층(402), 게이트 전극(401), 층간 절연층(408)을 갖는다(도 4 참조).
본 실시형태에서 기재하는 도 4의 구조에서 게이트 전극(401)은 제 2 산화물 반도체층(413) 및 게이트 절연층(402)을 개재하여 제 1 도전층(405a) 및 제 1 도전층(405b)과 중첩하여 형성된다. 또한, 게이트 전극(401)은 제 2 산화물 반도체층(413) 및 게이트 절연층(402)을 개재하여 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b) 사이의 절연층(491) 상면의 일부와 중첩하여 형성된다. 따라서, 게이트 전극(401)은 제 2 산화물 반도체층(413)의 채널 형성 영역이 되는 영역에 중첩하여 형성된다.
또한, 게이트 전극(401)은 제 1 도전층(405a)의 일부를 덮도록 형성되는 제 1 산화물 반도체층(466a)의 단부와 제 1 도전층(405b)의 일부를 덮도록 형성되는 제 1 산화물 반도체층(466b)의 단부 사이에 형성되고 또 각 단부와 이격된 위치에 형성되어 있다.
또한, 제 1 매립 도전층(481a)은 제 1 도전층(405a)의 일부 및 제 1 산화물 반도체층(466a)의 일부와 접촉하여 형성되어 있다. 마찬가지로 제 2 매립 도전층(481b)은 제 1 도전층(405b)의 일부 및 제 1 산화물 반도체층(466b)의 일부와 접촉하여 형성되어 있다.
본 실시형태에서 기재하는 도 4의 구조에서 트랜지스터(440)의 아래 부분에 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)을 형성하는 구성으로 함으로써 게이트 절연층(402) 및 층간 절연층(408)에 콘택트를 형성할 필요가 없다. 따라서, 소스 전극 및 드레인 전극과 제 1 매립 도전층(481a)의 접촉 면적 및 소스 전극 및 드레인 전극과 제 2 매립 도전층(481b)의 접촉 면적을 크게 할 수 있으므로 콘택트 저항을 저감시킬 수 있다. 또한, 접촉 면적을 크게 함으로써 게이트 전극(401)의 단부와 콘택트의 거리를 짧게 할 수 있다.
트랜지스터(440)의 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층(405a) 및 제 1 도전층(405b)의 단부와 게이트 전극(401)의 단부를 중첩시키고, 또한 제 2 산화물 반도체층(413)의 채널 형성 영역이 되는 영역에 게이트 전극(401)을 확실히 중첩시킴으로써 트랜지스터의 온 특성을 향상시켜 반도체 장치의 고속 구동을 실현할 수 있다.
또한, 본 실시형태에서 기재하는 도 4의 구조는 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층(405a) 및 제 1 도전층(405b)의 막 두께를 얇게 함으로써, 특히 게이트 절연층(402)을 형성할 때 제 2 산화물 반도체층(413)의 채널 형성 영역 주변에서 생기는 표면 단차를 작게 할 수 있다. 따라서, 게이트 절연층(402)을 양호한 피복성을 갖게 형성할 수 있다.
또한, 제 1 도전층(405a) 및 제 1 도전층(405b)의 막 두께를 얇게 함으로써, 에칭 등의 공정에 의하여 제 1 도전층(405a) 및 제 1 도전층(405b)을 가공하는 데 걸리는 시간을 짧게 할 수 있다.
또한, 본 실시형태에서 기재하는 도 4의 구조는 게이트 절연층(402)의 막 두께를 얇게 함과 함께 제 2 산화물 반도체층(413)의 막 두께를 얇게 할 수 있다. 따라서, 온 특성의 향상을 도모할 수 있고, 트랜지스터를 완전 공핍형으로 동작시킴으로써 고집적화, 고속 구동화, 저소비 전력화를 도모할 수 있다.
상술한 바와 같이, 본 실시형태에서 기재하는 도 4의 구성에서는 제 1 도전층(405a) 및 제 1 도전층(405b)의 단부와 게이트 전극(401)을 중첩시키고, 제 2 산화물 반도체층(413)의 채널 형성 영역이 되는 영역에 게이트 전극(401)을 확실히 중첩시킴으로써 트랜지스터의 온 특성을 향상시킬 수 있다. 또한, 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)과 소스 전극 및 드레인 전극의 접촉 면적을 늘려 콘택트 저항을 저감시킬 수 있다.
여기서, 도 4에 도시한 트랜지스터(440)의 변형예에 대하여 도 5를 사용하여 설명한다. 도 5를 설명함에 있어서 도 4와 동일한 부분 또는 같은 기능을 갖는 부분에 대해서는 반복된 설명은 생략한다. 또한, 같은 개소의 상세한 설명은 생략한다.
트랜지스터(450)는 절연 표면을 갖는 기판(400) 위에 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)이 형성된 절연층(491), 제 1 산화물 반도체층(466a), 제 1 산화물 반도체층(466b), 제 2 산화물 반도체층(413), 제 1 도전층(405a), 제 1 도전층(405b), 제 1 도전층(405c), 제 1 도전층(405d), 게이트 절연층(402), 게이트 전극(401), 층간 절연층(408)을 갖는다(도 5 참조).
도 5에 도시한 트랜지스터(450)의 구조는 제 1 도전층에 개구부를 형성하지 않은 도 4의 트랜지스터(440)의 구조와 달리 제 1 도전층에 개구부를 형성하는 구조를 갖는다.
본 실시형태에 기재하는 도 5의 구조에서 제 1 도전층에 개구부(486a)를 형성하여 제 1 도전층(405a) 및 제 1 도전층(405c)을 형성한다. 또한, 제 1 도전층에 개구부(486b)를 형성하여 제 1 도전층(405b) 및 제 1 도전층(405d)을 형성한다. 따라서, 도 5의 트랜지스터(450)의 구조에서 제 1 매립 도전층(481a)과 제 1 도전층의 접촉 면적 및 제 2 매립 도전층(481b)과 제 1 도전층의 접촉 면적이 도 4의 트랜지스터(440)의 구조보다 크다.
트랜지스터(450)의 아래 부분에 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)을 형성하는 구성으로 함으로써 게이트 절연층(402) 및 층간 절연층(408)에 콘택트를 형성할 필요가 없다. 따라서, 제 1 매립 도전층(481a) 및 제 2 매립 도전층(481b)과 소스 전극 및 드레인 전극의 접촉 면적을 크게 할 수 있으므로 콘택트 저항을 저감시킬 수 있다.
또한, 본 실시형태에서 기재하는 도 5의 구조는 제 1 도전층에 개구부(486a)를 형성함으로써 제 1 도전층(405a), 제 1 도전층(405c), 및 제 1 산화물 반도체층(466a)과 제 1 매립 도전층(481a)을 직접 접속시키고, 또한, 제 1 도전층에 개구부(486b)를 형성함으로써 제 1 도전층(405b), 제 1 도전층(405d), 및 제 1 산화물 반도체층(466b)과, 제 2 매립 도전층(481b)을 직접 접속시키는 구조다. 상기 구조로 함으로써 제 1 도전층, 제 1 산화물 반도체층, 및 매립 도전층을 흐르는 전류를 크게 할 수 있다.
상술한 바와 같이, 도 4에 도시된 트랜지스터(440), 도 5에 도시된 트랜지스터(450)의 구성에서는 트랜지스터의 소스 전극과 드레인 전극 사이를 흐르는 전류를 저감시키지 않고 온 특성을 향상시킬 수 있다. 또한, 산화물 반도체층 및 게이트 절연층의 막 두께를 얇게 하면서 게이트 절연층의 피복 불량을 저감시킴으로써 산화물 반도체층이 채널 형성 영역에 형성되는 트랜지스터를 미세화할 수 있다. 또한, 매립 도전층을 형성함으로써 트랜지스터의 콘택트 저항을 저감시킬 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2에 기재된 트랜지스터를 사용함으로써 전력이 공급되지 않더라도 기억 내용을 유지할 수 있고 또 기록 횟수의 제한도 없는 반도체 장치에 대하여 도 7a 및 도 7b를 사용하여 설명한다. 또한, 본 실시형태의 반도체 장치는 트랜지스터(162)로서 실시형태 1 및 실시형태 2에 기재된 트랜지스터를 적용하여 구성된다.
도 7a는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 7b는 반도체 장치의 일례를 도시한 개념도다. 우선, 도 7a에 도시된 반도체 장치에 대하여 설명하고, 이어서 도 7b에 도시된 반도체 장치에 대하여 설명한다.
도 7a에 도시된 반도체 장치에서 비트선 BL은 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되어 있다. 워드선 WL은 트랜지스터(162)의 게이트 전극에 접속되어 있다. 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나는 용량 소자(254)의 전극 중 하나에 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(162)는 오프 전류가 매우 작은 것이 특징이다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 전극 중 하나의 전위(또는 용량 소자(254)에 축적된 전하)를 매우 오랜 기간 동안 유지할 수 있다.
다음에, 도 7a에 도시된 반도체 장치(메모리 셀(250))로의 정보의 기록 및 유지에 대하여 설명한다.
우선, 워드선 WL의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 용량 소자(254)의 전극 중 하나에 공급된다(기록). 그 후, 워드선 WL의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 전극 중 하나의 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작으므로 용량 소자(254)의 전극 중 하나의 전위(또는 용량 소자에 축적된 전하)를 오랜 기간 동안 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면, 부유 상태인 비트선 BL과, 용량 소자(254)의 전극 중 하나가 도통하고, 비트선(BL)과 용량 소자(254)의 전극 중 하나 사이에서 전하가 재분배된다. 결과적으로, 비트선 BL의 전위가 변화된다. 비트선 BL의 전위의 변화량은 용량 소자(254)의 전극 중 하나의 전위(또는 용량 소자(254)에 축적된 전하)에 따라 달라진다.
예를 들어 용량 소자(254)의 전극 중 하나의 전위를 V, 용량 소자(254)의 정전 용량을 C, 비트선 BL이 갖는 정전 용량(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서 용량 소자(254)의 전극 중 하나의 전위가 V1 또는 V0(V1>V0)인 2가지 상태를 가진다고 가정하면, 전위 V1을 유지한 경우의 비트선 BL의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지한 경우의 비트선 BL의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높게 되는 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정 전위와 비교함으로써 정보를 판독할 수 있다.
상술한 바와 같이, 도 7a에 도시된 반도체 장치는 트랜지스터(162)의 오프 전류가 매우 작은 특징을 갖기 때문에 용량 소자(254)에 축적된 전하는 오랜 기간 동안 유지할 수 있다. 즉, 리프레시 동작할 필요가 없거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않더라도 기억된 내용을 오랜 기간 동안 유지할 수 있다.
다음에, 도 7b에 도시된 반도체 장치에 대하여 설명한다.
도 7b에 도시된 반도체 장치는 위쪽 부분에 기억 회로로서 도 7a에 도시된 복수의 메모리 셀(250)을 갖는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 갖고, 아래 쪽 부분에 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)와 접속되어 있다.
도 7b에 도시된 구성으로 함으로써 주변 회로(253)를 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b) 바로 아래에 형성할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 형성된 트랜지스터에는 트랜지스터(162)의 반도체 재료와 다른 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어 실리콘, 게르마늄, 실리콘게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외 유기 반도체 재료 등을 사용하여도 좋다. 이와 같은 반도체 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 상기 트랜지스터에 의하여 바람직하게 실현할 수 있다.
또한, 도 7b에 도시된 반도체 장치에서는 2개의 메모리 셀 어레이(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만, 적층되는 메모리 셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이가 적층된 구성이라도 좋다.
상술한 바와 같이, 상술한 실시형태 1 및 실시형태 2에 기재된 트랜지스터를 메모리 셀(250)에 탑재되는 트랜지스터(162)에 적용함으로써 트랜지스터(162)의 소스 전극과 드레인 전극 사이를 흐르는 전류를 저감시키지 않고, 온 특성을 향상시킬 수 있다. 또한, 트랜지스터(162)에는 매립 도전층이 형성되기 때문에 콘택트 저항을 저감시킬 수 있다. 또한, 산화물 반도체층 및 게이트 절연층의 막 두께를 얇게 하면서 게이트 절연층의 피복 불량을 저감시킴으로써 트랜지스터(162)를 미세화할 수 있다. 따라서, 메모리 셀 어레이(251a), 메모리 셀 어레이(251b), 및 주변 회로(253)가 일체로 구비된 반도체 장치의 고집적화 및 고속 구동화를 도모할 수 있다.
또한, 적어도 인듐, 제 3족 원소, 아연, 및 산소를 함유한 비단결정 산화물 반도체를 사용한 트랜지스터(162)는 오프 전류가 작기 때문에 이것을 사용함으로써 기억 내용을 오랜 기간 동안 유지할 수 있다. 즉, 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 반도체 장치의 소비 전력을 충분히 저감시킬 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 상술한 실시형태에 기재된 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 8a 및 도 11을 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에서 화상 데이터의 임시 기억 등에 SRAM 또는 DRAM이 사용된다. SRAM 또는 DRAM이 사용되는 이유는 플래시 메모리는 응답이 느려 화상 처리에 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 임시 기억에 사용한 경우에는 다음과 같은 특징이 있다.
일반적인 SRAM은 도 8a에 도시한 바와 같이 하나의 메모리 셀이 6개의 트랜지스터(트랜지스터(801) 내지 트랜지스터(806))로 구성되어 있고, 이것을 X디코더(807) 및 Y디코더(808)로 구동한다. 트랜지스터(803)와 트랜지스터(805) 및 트랜지스터(804)와 트랜지스터(806)는 각각 인버터를 구성하며 고속 구동을 가능하게 한다. 그러나, 하나의 메모리 셀이 6개의 트랜지스터로 구성되어 있기 때문에 셀 면적이 큰 것이 단점이다. 디자인 룰의 최소 치수를 F로 하였을 때 SRAM의 메모리 셀 면적은 보통 100F2 내지 150F2이다. 그래서, SRAM은 비트당 단가가 각종 메모리 중에서 가장 비싸다.
한편, 도 8b에 도시된 바와 같이 DRAM은 메모리 셀이 트랜지스터(811) 및 유지 용량(812)으로 구성되어 있고, 그것을 X디코더(813) 및 Y디코더(814)로 구동한다. 하나의 셀이 하나의 트랜지스터와 하나의 용량을 갖는 구성이므로 면적이 작다. DRAM의 메모리 셀 면적은 보통 10F2 이하다. 다만, DRAM은 정기적으로 리프레시 동작을 행할 필요가 있기 때문에 재기록하지 않는 경우에도 전력을 소비한다.
그러나, 상술한 실시형태에 기재된 반도체 장치의 메모리 셀 면적은 10F2 전후이며 빈번한 리프레시 동작을 행할 필요가 없다. 따라서, 메모리 셀 면적을 축소할 수 있고 또 소비 전력을 저감시킬 수 있다.
도 9는 휴대 기기의 블록도를 도시한 것이다. 도 9에 도시한 휴대 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917) 및 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있고, 이 부분에 상술한 실시형태에 기재된 반도체 장치를 채용함으로써 정보의 기록 및 판독이 고속이고 기억을 오랜 기간 동안 유지할 수 있고 소비 전력을 충분히 저감시킬 수 있다.
도 10은 디스플레이의 메모리 회로(950)에 상술한 실시형태에 기재된 반도체 장치를 사용한 예를 도시한 것이다. 도 10에 도시한 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 컨트롤러(951)로 구성되어 있다. 또한, 메모리 회로(950)는 신호선을 통하여 입력된 화상 데이터(입력 화상 데이터)와 메모리(952) 및 메모리(953)에 기억된 데이터(기억 화상 데이터)의 판독 및 제어를 행하는 디스플레이 컨트롤러(956)와 접속되어 있고, 디스플레이 컨트롤러(956)로부터의 신호에 의하여 표시하는 디스플레이(957)와 접속되어 있다.
우선, 어느 화상 데이터가 애플리케이션 프로세서(도시하지 않았음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 송신되고 표시된다.
입력 화상 데이터 A가 변경되지 않는 경우에는, 기억 화상 데이터 A는 보통 30Hz 내지 60Hz 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여 디스플레이 컨트롤러(956)에 의하여 판독된다.
다음에, 예를 들어 사용자가 화면을 재기록 동작을 행하였을 때(즉 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되면, 디스플레이(957)의 다음의 프레임부터 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 송신되고 표시된다. 이 판독은 그 다음에 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
상술한 바와 같이 메모리(952) 및 메모리(953)는 화상 데이터의 기록과 화상 데이터의 판독을 교대로 행하여 디스플레이(957)의 표시를 행한다. 또한, 메모리(952) 및 메모리(953)는 별개의 메모리에 한정되지 않고, 하나의 메모리를 분할한 것이라도 좋다. 상술한 실시형태에 기재된 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써 정보의 기록 및 판독이 고속이고, 기억을 오랜 기간 동안 유지할 수 있고, 소비 전력을 충분히 저감시킬 수 있다.
도 11은 전자 서적의 블록도를 도시한 것이다. 도 11에 도시된 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)로 구성된다.
여기서는, 도 11의 메모리 회로(1007)에 상술한 실시형태에 기재된 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 예를 들어 사용자가 하이라이트 기능을 사용하는 경우 등이 있다. 사용자가 전자 서적을 읽고 있을 때 특정 개소를 마킹하고자 하는 경우가 있다. 이 마킹 기능은 하이라이트 기능이라고 부르고, 표시의 색을 바꾸거나, 언더라인을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸거나 함으로써 주위와의 차이를 나타내는 것을 가리킨다. 사용자가 지정한 개소의 정보를 기억하고 유지하는 기능이다. 이 정보를 오랜 기간 동안 저장하는 경우에는 플래시 메모리(1004)에 복사하여도 좋다. 이와 같은 경우에도 상술한 실시형태에 기재된 반도체 장치를 채용함으로써 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 오랜 기간 동안 유지할 수 있고, 소비 전력을 충분히 저감시킬 수 있다.
상술한 바와 같이 본 실시형태에 기재된 휴대 기기에는 상술한 실시형태에 따른 반도체 장치가 탑재되어 있다. 따라서, 판독이 고속이고, 기억을 오랜 기간 동안 유지할 수 있고, 소비 전력이 저감된 휴대 기기가 실현된다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에 기재된 트랜지스터를 타치 입력 기능을 갖는 표시부(터치 패널)에 적용하고, 상기 표시부를 구비한 전자 기기의 일례에 대하여 설명한다.
도 12a 및 도 12b는 접을 수 있는 태블릿 단말이다. 도 12a는 펼친 상태를 도시한 것이며, 태블릿 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 전환 스위치(9034), 전원 스위치(9035), 키보드용 표시 스위치(9036), 터치 패널의 영역(9632a), 터치 패널의 영역(9632b), 조작 키(9640), 후크(9033), 스위치(9038), 터치 패널의 키보드용 조작 키(9639)를 갖는다. 또한, 일례로서 표시부(9631a)의 영역의 절반이 표시만 하는 기능을 갖고 영역의 나머지 반이 터치 패널 기능을 갖는 구성을 도시하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널 기능을 갖는 구성으로 하여도 좋다. 표시부(9631b)도 마찬가지다.
도 12b는 닫은 상태를 도시한 것이며, 태블릿 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 12b에는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한, 태블릿 단말은 접을 수 있으므로 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a) 및 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 봐도 신뢰성이 우수한 태블릿 단말을 제공할 수 있다.
또한, 도 12a 및 도 12b에 도시한 태블릿 단말은 상기 기능 외에도 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작하거나 편집하는 터치 입력 기능, 각종 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿 단말의 표면에 장착된 태양 전지(9633)에 의하여 전력을 터치 패널, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한, 태양 전지(9633)를 하우징(9630)의 한쪽 면 또는 양쪽 면에 설치할 수 있어 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있다. 또한, 배터리(9635)로서 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 장점이 있다.
또한, 도 12b에 도시된 충방전 제어 회로(9634)의 구성 및 동작에 대하여 도 12c의 블록도를 참조하면서 설명한다. 도12c는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)를 도시한 것이며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 12b에 도시된 충방전 제어 회로(9634)에 대응하는 개소다.
우선, 외광을 이용하여 태양 전지(9633)에 의하여 발전되는 경우의 동작 예에 대해서 설명한다. 태양 전지(9633)에 의하여 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압된다. 또한, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치(SW1)를 온 상태로 하여 컨버터(9637)에 의하여 표시부(9631)에 필요한 전압으로 승압 또는 강압한다. 또한, 표시부(9631)에서 표시를 행하지 않을 때는 스위치(SW1)를 오프 상태로 하고 스위치(SW2)를 온 상태로 하여 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 충전 수단의 일례로서 도시하였지만, 다른 수단에 의하여 배터리(9635)를 충전하는 구성이라도 좋다. 또한, 다른 충전 수단을 조합하여 행하는 구성으로 하여도 좋다.
상술한 실시형태에서 설명한 바와 같이, 온 특성을 향상시키고, 콘택트 저항을 저감시킨 트랜지스터를 터치 입력 기능을 갖는 표시부(터치 패널)에 적용함으로써 도 12a 내지 도 12c에 도시한 전자 기기의 고속 구동화 및 저소비 전력화를 도모할 수 있다. 또한, 상술한 실시형태에서 설명한 트랜지스터를 표시부(터치 패널)에 구비하면 도 12a 내지 도 12c에 도시된 전자 기기에 특별히 한정되지 않는 것은 물론이다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
162: 트랜지스터 250: 메모리 셀
251a: 메모리 셀 어레이 251b: 메모리 셀 어레이
253: 주변 회로 254: 용량 소자
400: 기판 401: 게이트 전극
402: 게이트 절연층 403: 산화물 반도체층
405a: 도전층 405b: 도전층
405c: 도전층 405d: 도전층
408: 층간 절연층 413: 산화물 반도체층
420: 트랜지스터 430: 트랜지스터
440: 트랜지스터 450: 트랜지스터
465: 도전층 465a: 도전층
465b: 도전층 466a: 산화물 반도체층
466b: 산화물 반도체층 481a: 도전층
481b: 도전층 485a: 개구부
485b: 개구부 491: 절연층
801: 트랜지스터 803: 트랜지스터
804: 트랜지스터 805: 트랜지스터
806: 트랜지스터 807: X디코더
808: Y디코더 811: 트랜지스터
812: 유지 용량 813: X디코더
814: Y디코더 901: RF 회로
902: 아날로그 베이스 밴드 회로 903: 디지털 베이스 밴드 회로
904: 배터리 905: 전원 회로
906: 애플리케이션 프로세서 907: CPU
908: DSP 909: 인터페이스
910: 플래시 메모리 911: 디스플레이 컨트롤러
912: 메모리 회로 913: 디스플레이
914: 표시부 915: 소스 드라이버
916: 게이트 드라이버 917: 음성 회로
918: 키보드 919: 터치 센서
950: 메모리 회로 951: 메모리 컨트롤러
952: 메모리 953: 메모리
954: 스위치 955: 스위치
956: 디스플레이 컨트롤러 957: 디스플레이
1001: 배터리 1002: 전원 회로
1003: 마이크로 프로세서 1004: 플래시 메모리
1005: 음성 회로 1006: 키보드
1007: 메모리 회로 1008: 터치 패널
1009: 디스플레이 1010: 디스플레이 컨트롤러
9033: 후크 9034: 스위치
9035: 전원 스위치 9036: 키보드용 표시 스위치
9038: 스위치 9630: 하우징
9631: 표시부 9631a: 표시부
9631b: 표시부 9632a: 영역
9632b: 영역 9633: 태양 전지
9634: 충방전 제어 회로 9635: 배터리
9636: DCDC 컨버터 9637: 컨버터
9639: 키보드용 조작 키 9640: 조작 키
251a: 메모리 셀 어레이 251b: 메모리 셀 어레이
253: 주변 회로 254: 용량 소자
400: 기판 401: 게이트 전극
402: 게이트 절연층 403: 산화물 반도체층
405a: 도전층 405b: 도전층
405c: 도전층 405d: 도전층
408: 층간 절연층 413: 산화물 반도체층
420: 트랜지스터 430: 트랜지스터
440: 트랜지스터 450: 트랜지스터
465: 도전층 465a: 도전층
465b: 도전층 466a: 산화물 반도체층
466b: 산화물 반도체층 481a: 도전층
481b: 도전층 485a: 개구부
485b: 개구부 491: 절연층
801: 트랜지스터 803: 트랜지스터
804: 트랜지스터 805: 트랜지스터
806: 트랜지스터 807: X디코더
808: Y디코더 811: 트랜지스터
812: 유지 용량 813: X디코더
814: Y디코더 901: RF 회로
902: 아날로그 베이스 밴드 회로 903: 디지털 베이스 밴드 회로
904: 배터리 905: 전원 회로
906: 애플리케이션 프로세서 907: CPU
908: DSP 909: 인터페이스
910: 플래시 메모리 911: 디스플레이 컨트롤러
912: 메모리 회로 913: 디스플레이
914: 표시부 915: 소스 드라이버
916: 게이트 드라이버 917: 음성 회로
918: 키보드 919: 터치 센서
950: 메모리 회로 951: 메모리 컨트롤러
952: 메모리 953: 메모리
954: 스위치 955: 스위치
956: 디스플레이 컨트롤러 957: 디스플레이
1001: 배터리 1002: 전원 회로
1003: 마이크로 프로세서 1004: 플래시 메모리
1005: 음성 회로 1006: 키보드
1007: 메모리 회로 1008: 터치 패널
1009: 디스플레이 1010: 디스플레이 컨트롤러
9033: 후크 9034: 스위치
9035: 전원 스위치 9036: 키보드용 표시 스위치
9038: 스위치 9630: 하우징
9631: 표시부 9631a: 표시부
9631b: 표시부 9632a: 영역
9632b: 영역 9633: 태양 전지
9634: 충방전 제어 회로 9635: 배터리
9636: DCDC 컨버터 9637: 컨버터
9639: 키보드용 조작 키 9640: 조작 키
Claims (21)
- 반도체 장치에 있어서,
제 1 개구부와 제 2 개구부를 갖는 제 1 절연층과;
상기 제 1 개구부 내의 제 1 도전층과;
상기 제 2 개구부 내의 제 2 도전층과;
상기 제 1 도전층의 상면과 접촉된 제 3 도전층과;
상기 제 2 도전층의 상면과 접촉된 제 4 도전층과;
상기 제 3 도전층의 단부를 덮고 상기 제 1 도전층의 상면과 접촉된 제 1 층과;
상기 제 4 도전층의 단부를 덮고 상기 제 2 도전층의 상면과 접촉된 제 2 층과;
상기 제 3 도전층, 상기 제 4 도전층, 상기 제 1 층, 및 상기 제 2 층 위의 산화물 반도체층과;
상기 산화물 반도체층 위의 제 2 절연층과;
상기 제 2 절연층 위 및 상기 제 3 도전층과 상기 제 4 도전층 사이의 제 5 도전층을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 도전층의 상면과 접촉된 제 6 도전층으로서, 상기 제 3 도전층과 상기 제 6 도전층 사이에 제 3 개구부가 제공된, 상기 제 6 도전층과;
상기 제 2 도전층의 상면과 접촉된 제 7 도전층으로서, 상기 제 4 도전층과 상기 제 7 도전층 사이에 제 4 개구부가 제공된, 상기 제 7 도전층을 더 포함하고,
상기 제 1 층은 상기 제 3 개구부 내의 상기 제 1 도전층의 상면과 접촉되고,
상기 제 2 층은 상기 제 4 개구부 내의 상기 제 2 도전층의 상면과 접촉되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 층은 상기 제 3 도전층의 상면과 측면과 접촉되고,
상기 제 2 층은 상기 제 4 도전층의 상면과 측면과 접촉되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 3 도전층은 상기 제 1 층보다 얇고,
상기 제 4 도전층은 상기 제 2 층보다 얇은, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 절연층의 상면, 상기 제 1 도전층의 상면, 상기 제 2 도전층의 상면은 동일 면에 제공되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 5 도전층은 상기 제 3 도전층 및 상기 제 4 도전층과 중첩되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 5 도전층은 상기 제 1 층 및 상기 제 2 층의 양쪽 모두와 중첩되지 않는, 반도체 장치. - 반도체 장치에 있어서,
제 1 개구부와 제 2 개구부를 갖는 제 1 절연층과;
상기 제 1 개구부 내의 제 1 도전층과;
상기 제 2 개구부 내의 제 2 도전층과;
상기 제 1 도전층의 상면과 접촉된 제 3 도전층과;
상기 제 2 도전층의 상면과 접촉된 제 4 도전층과;
상기 제 3 도전층의 단부를 덮고 상기 제 1 도전층의 상면과 접촉된 제 5 도전층과;
상기 제 4 도전층의 단부를 덮고 상기 제 2 도전층의 상면과 접촉된 제 6 도전층과;
상기 제 3 도전층, 상기 제 4 도전층, 상기 제 5 도전층, 및 상기 제 6 도전층 위의 산화물 반도체층과;
상기 산화물 반도체층 위의 제 2 절연층과;
상기 제 2 절연층 위 및 상기 제 3 도전층과 상기 제 4 도전층 사이의 제 7 도전층을 포함하는, 반도체 장치. - 제 8 항에 있어서,
상기 제 1 도전층의 상면과 접촉된 제 8 도전층으로서, 상기 제 3 도전층과 상기 제 8 도전층 사이에 제 3 개구부가 제공된, 상기 제 8 도전층과;
상기 제 2 도전층의 상면과 접촉된 제 9 도전층으로서, 상기 제 4 도전층과 상기 제 9 도전층 사이에 제 4 개구부가 제공된, 상기 제 9 도전층을 더 포함하고,
상기 제 5 도전층은 상기 제 3 개구부 내의 상기 제 1 도전층의 상면과 접촉되고,
상기 제 6 도전층은 상기 제 4 개구부 내의 상기 제 2 도전층의 상면과 접촉되는, 반도체 장치. - 제 8 항에 있어서,
상기 제 5 도전층은 상기 제 3 도전층의 상면과 측면과 접촉되고,
상기 제 6 도전층은 상기 제 4 도전층의 상면과 측면과 접촉되는, 반도체 장치. - 제 8 항에 있어서,
상기 제 3 도전층은 상기 제 5 도전층보다 얇고,
상기 제 4 도전층은 상기 제 6 도전층보다 얇은, 반도체 장치. - 제 8 항에 있어서,
상기 제 1 절연층의 상면, 상기 제 1 도전층의 상면, 상기 제 2 도전층의 상면은 동일 면에 제공되는, 반도체 장치. - 제 8 항에 있어서,
상기 제 7 도전층은 상기 제 3 도전층 및 상기 제 4 도전층과 중첩되는, 반도체 장치. - 제 8 항에 있어서,
상기 제 7 도전층은 상기 제 5 도전층 및 상기 제 6 도전층의 양쪽 모두와 중첩되지 않는, 반도체 장치. - 반도체 장치에 있어서,
제 1 개구부와 제 2 개구부를 갖는 제 1 절연층과;
상기 제 1 개구부 내의 제 1 도전층과;
상기 제 2 개구부 내의 제 2 도전층과;
상기 제 1 도전층의 상면과 접촉된 제 3 도전층과;
상기 제 2 도전층의 상면과 접촉된 제 4 도전층과;
상기 제 3 도전층의 단부를 덮고 상기 제 1 도전층의 상면과 접촉된 제 1 산화물 반도체층과;
상기 제 4 도전층의 단부를 덮고 상기 제 2 도전층의 상면과 접촉된 제 2 산화물 반도체층과;
상기 제 3 도전층, 상기 제 4 도전층, 상기 제 1 산화물 반도체층, 및 상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층과;
상기 제 3 산화물 반도체층 위의 제 2 절연층과;
상기 제 2 절연층 위 및 상기 제 3 도전층과 상기 제 4 도전층 사이의 제 5 도전층을 포함하는, 반도체 장치. - 제 15 항에 있어서,
상기 제 1 도전층의 상면과 접촉된 제 6 도전층으로서, 상기 제 3 도전층과 상기 제 6 도전층 사이에 제 3 개구부가 제공된, 상기 제 6 도전층과;
상기 제 2 도전층의 상면과 접촉된 제 7 도전층으로서, 상기 제 4 도전층과 상기 제 7 도전층 사이에 제 4 개구부가 제공된, 상기 제 7 도전층을 더 포함하고,
상기 제 1 산화물 반도체층은 상기 제 3 개구부 내의 상기 제 1 도전층의 상면과 접촉되고,
상기 제 2 산화물 반도체층은 상기 제 4 개구부 내의 상기 제 2 도전층의 상면과 접촉되는, 반도체 장치. - 제 15 항에 있어서,
상기 제 1 산화물 반도체층은 상기 제 3 도전층의 상면과 측면과 접촉되고,
상기 제 2 산화물 반도체층은 상기 제 4 도전층의 상면과 측면과 접촉되는, 반도체 장치. - 제 15 항에 있어서,
상기 제 3 도전층은 상기 제 1 산화물 반도체층보다 얇고,
상기 제 4 도전층은 상기 제 2 산화물 반도체층보다 얇은, 반도체 장치. - 제 15 항에 있어서,
상기 제 1 절연층의 상면, 상기 제 1 도전층의 상면, 상기 제 2 도전층의 상면은 동일 면에 제공되는, 반도체 장치. - 제 15 항에 있어서,
상기 제 5 도전층은 상기 제 3 도전층 및 상기 제 4 도전층과 중첩되는, 반도체 장치. - 제 15 항에 있어서,
상기 제 5 도전층은 상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층의 양쪽 모두와 중첩되지 않는, 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011217872A JP5806905B2 (ja) | 2011-09-30 | 2011-09-30 | 半導体装置 |
| JPJP-P-2011-217872 | 2011-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130035929A true KR20130035929A (ko) | 2013-04-09 |
| KR102038846B1 KR102038846B1 (ko) | 2019-11-26 |
Family
ID=47991720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120107875A KR102038846B1 (ko) | 2011-09-30 | 2012-09-27 | 반도체 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9123632B2 (ko) |
| JP (1) | JP5806905B2 (ko) |
| KR (1) | KR102038846B1 (ko) |
| TW (1) | TWI559539B (ko) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013042562A1 (en) * | 2011-09-22 | 2013-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9312392B2 (en) * | 2013-05-16 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6440457B2 (ja) | 2013-11-07 | 2018-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2016147074A1 (en) * | 2015-03-17 | 2016-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Touch panel |
| US9680030B1 (en) * | 2015-12-02 | 2017-06-13 | Advanced Device Research Inc. | Enhancement-mode field effect transistor having metal oxide channel layer |
| TW201804613A (zh) * | 2016-07-26 | 2018-02-01 | 聯華電子股份有限公司 | 氧化物半導體裝置 |
| US9837407B1 (en) | 2016-09-06 | 2017-12-05 | International Business Machines Corporation | Semiconductor device with increased source/drain area |
| CN110678989B (zh) | 2017-03-13 | 2024-02-13 | 株式会社半导体能源研究所 | 半导体装置及半导体装置的制造方法 |
| KR20190142344A (ko) | 2017-04-28 | 2019-12-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| US11387343B2 (en) * | 2018-03-06 | 2022-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Stack and semiconductor device |
| US11289475B2 (en) | 2019-01-25 | 2022-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
| CN112186025B (zh) * | 2020-10-13 | 2024-03-29 | 合肥鑫晟光电科技有限公司 | 一种显示面板及其制作方法、显示装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110108A (ja) * | 2001-09-28 | 2003-04-11 | Mitsubishi Electric Corp | 半導体装置の製造方法及びその構造 |
| JP2006165528A (ja) | 2004-11-10 | 2006-06-22 | Canon Inc | 画像表示装置 |
| JP2010021170A (ja) * | 2008-07-08 | 2010-01-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| KR20100090208A (ko) * | 2009-02-05 | 2010-08-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 트랜지스터 및 그 트랜지스터의 제조방법 |
| JP2010258423A (ja) * | 2009-03-30 | 2010-11-11 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| KR20110049783A (ko) * | 2008-07-30 | 2011-05-12 | 스미또모 가가꾸 가부시키가이샤 | 표시 장치 및 표시 장치의 제조 방법 |
| JP2011124557A (ja) * | 2009-11-13 | 2011-06-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
Family Cites Families (125)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH028821A (ja) * | 1988-06-28 | 1990-01-12 | Sharp Corp | アクティブマトリックス基板 |
| JPH04324938A (ja) * | 1991-04-25 | 1992-11-13 | Stanley Electric Co Ltd | 薄膜トランジスタとその製造方法 |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| DE69635107D1 (de) | 1995-08-03 | 2005-09-29 | Koninkl Philips Electronics Nv | Halbleiteranordnung mit einem transparenten schaltungselement |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| US5972769A (en) * | 1996-12-20 | 1999-10-26 | Texas Instruments Incoporated | Self-aligned multiple crown storage capacitor and method of formation |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP2001257325A (ja) * | 2000-03-08 | 2001-09-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| US7061014B2 (en) | 2001-11-05 | 2006-06-13 | Japan Science And Technology Agency | Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7045861B2 (en) | 2002-03-26 | 2006-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device, liquid-crystal display device and method for manufacturing same |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US6888187B2 (en) * | 2002-08-26 | 2005-05-03 | International Business Machines Corporation | DRAM cell with enhanced SER immunity |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4356309B2 (ja) * | 2002-12-03 | 2009-11-04 | セイコーエプソン株式会社 | トランジスタ、集積回路、電気光学装置、電子機器 |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| EP1737044B1 (en) | 2004-03-12 | 2014-12-10 | Japan Science and Technology Agency | Amorphous oxide and thin film transistor |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| CA2708335A1 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Amorphous oxide and field effect transistor |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| EP1810335B1 (en) | 2004-11-10 | 2020-05-27 | Canon Kabushiki Kaisha | Light-emitting device |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| AU2005302964B2 (en) | 2004-11-10 | 2010-11-04 | Canon Kabushiki Kaisha | Field effect transistor employing an amorphous oxide |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| TWI569441B (zh) | 2005-01-28 | 2017-02-01 | 半導體能源研究所股份有限公司 | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| TWI412138B (zh) | 2005-01-28 | 2013-10-11 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| US7537976B2 (en) * | 2005-05-20 | 2009-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| EP1998375A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| KR101112652B1 (ko) | 2005-11-15 | 2012-02-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| US8217435B2 (en) * | 2006-12-22 | 2012-07-10 | Intel Corporation | Floating body memory cell having gates favoring different conductivity type regions |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| KR101453829B1 (ko) | 2007-03-23 | 2014-10-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그 제조 방법 |
| US7776684B2 (en) * | 2007-03-30 | 2010-08-17 | Intel Corporation | Increasing the surface area of a memory cell capacitor |
| US7902584B2 (en) * | 2007-04-16 | 2011-03-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| CN101663762B (zh) | 2007-04-25 | 2011-09-21 | 佳能株式会社 | 氧氮化物半导体 |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
| TWI368315B (en) * | 2008-08-27 | 2012-07-11 | Nanya Technology Corp | Transistor structure, dynamic random access memory containing the transistor structure, and method of making the same |
| US9306078B2 (en) * | 2008-09-08 | 2016-04-05 | Cbrite Inc. | Stable amorphous metal oxide semiconductor |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| CN103456794B (zh) * | 2008-12-19 | 2016-08-10 | 株式会社半导体能源研究所 | 晶体管的制造方法 |
| US8242549B2 (en) * | 2009-02-17 | 2012-08-14 | International Business Machines Corporation | Dynamic random access memory cell including an asymmetric transistor and a columnar capacitor |
| KR20230007544A (ko) | 2009-11-06 | 2023-01-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| WO2011065210A1 (en) | 2009-11-28 | 2011-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device |
| US8158500B2 (en) * | 2010-01-27 | 2012-04-17 | International Business Machines Corporation | Field effect transistors (FETS) and methods of manufacture |
| CN106449649B (zh) * | 2010-03-08 | 2019-09-27 | 株式会社半导体能源研究所 | 半导体装置及半导体装置的制造方法 |
| WO2011114919A1 (en) | 2010-03-19 | 2011-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101077411B1 (ko) * | 2010-12-14 | 2011-10-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US20120235274A1 (en) * | 2011-03-14 | 2012-09-20 | Doyle Brian S | Semiconductor structure having an integrated double-wall capacitor for embedded dynamic random access memory (edram) and method to form the same |
| KR102089505B1 (ko) | 2011-09-23 | 2020-03-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8916918B2 (en) * | 2012-04-04 | 2014-12-23 | Ps4 Luxco S.A.R.L. | Semiconductor device having fin-shaped field effect transistor and manufacturing method thereof |
-
2011
- 2011-09-30 JP JP2011217872A patent/JP5806905B2/ja not_active Expired - Fee Related
-
2012
- 2012-09-25 US US13/626,346 patent/US9123632B2/en active Active
- 2012-09-26 TW TW101135302A patent/TWI559539B/zh not_active IP Right Cessation
- 2012-09-27 KR KR1020120107875A patent/KR102038846B1/ko active IP Right Grant
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110108A (ja) * | 2001-09-28 | 2003-04-11 | Mitsubishi Electric Corp | 半導体装置の製造方法及びその構造 |
| JP2006165528A (ja) | 2004-11-10 | 2006-06-22 | Canon Inc | 画像表示装置 |
| JP2010021170A (ja) * | 2008-07-08 | 2010-01-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| KR20110049783A (ko) * | 2008-07-30 | 2011-05-12 | 스미또모 가가꾸 가부시키가이샤 | 표시 장치 및 표시 장치의 제조 방법 |
| KR20100090208A (ko) * | 2009-02-05 | 2010-08-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 트랜지스터 및 그 트랜지스터의 제조방법 |
| JP2010258423A (ja) * | 2009-03-30 | 2010-11-11 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2011124557A (ja) * | 2009-11-13 | 2011-06-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9123632B2 (en) | 2015-09-01 |
| JP5806905B2 (ja) | 2015-11-10 |
| JP2013077764A (ja) | 2013-04-25 |
| US20130082254A1 (en) | 2013-04-04 |
| TWI559539B (zh) | 2016-11-21 |
| KR102038846B1 (ko) | 2019-11-26 |
| TW201320344A (zh) | 2013-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7049504B2 (ja) | 半導体装置 | |
| JP7467704B2 (ja) | 半導体装置 | |
| JP6972219B2 (ja) | 半導体装置 | |
| KR102038846B1 (ko) | 반도체 장치 | |
| JP6416316B2 (ja) | 半導体装置の作製方法 | |
| KR102255584B1 (ko) | 반도체 장치 및 반도체 장치의 제작 방법 | |
| KR20200023347A (ko) | 반도체 장치 | |
| KR20130062237A (ko) | 반도체 장치 및 반도체 장치의 제작 방법 | |
| JP5946624B2 (ja) | 酸化物半導体膜及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) |