TW201320344A - 半導體裝置 - Google Patents

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Abstract

本發明的一個方式是當藉由提高電晶體的導通特性來實現半導體裝置的高速驅動時提供可靠性高的結構。藉由使源極電極及汲極電極的端部與閘極電極的端部重疊，並使成為氧化物半導體層的通道形成區的區域與閘極電極確實重疊，提高電晶體的導通特性。此外，藉由在絕緣層中形成嵌入導電層，來獲得嵌入導電層與源極電極及汲極電極的大接觸面積，降低電晶體的接觸電阻。藉由抑制閘極絕緣層的覆蓋故障，可以使氧化物半導體層薄膜化，從而實現電晶體的微型化。

Description

半導體裝置
本發明係關於一種半導體裝置及半導體裝置的製造方法。
注意，在本說明書中，半導體裝置是指能夠藉由利用半導體特性工作的所有裝置，因此，電光裝置、半導體電路及電子裝置都是半導體裝置。
使用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體(也稱為薄膜電晶體(TFT))的技術受到關注。該電晶體被廣泛地應用於如積體電路(IC)或影像顯示裝置(顯示裝置)等電子裝置。作為可以應用於電晶體的半導體薄膜用材料，矽類半導體材料被廣泛地周知。但是，作為其他材料，氧化物半導體受到關注。
例如，公開了作為電晶體的半導體層使用包含銦(In)、鎵(Ga)和鋅(Zn)的非晶氧化物的頂閘極型共面型(Coplanar Type)電晶體(參照專利文獻1)。
[專利文獻1]日本專利申請公開第2006-165528號公報
為了提高電晶體的導通特性(例如，導通電流或場效應遷移率)來實現半導體裝置的高速驅動，較佳為採用使成為半導體層的通道形成區的區域與閘極電極確實重疊的結構。藉由採用該結構，可以將閘極電壓確實施加到源極 電極與汲極電極之間的通道形成區，從而可以降低源極電極與汲極電極之間的電阻。
在共面型電晶體中在電晶體的閘極電極兩側分開設置源極電極及汲極電極的情況下，當看其上表面或剖面時，在閘極電極與源極電極及汲極電極之間形成有空隙。該空隙當使電晶體工作時成為電阻。
由此，當使用矽類半導體材料時，藉由對成為上述空隙的半導體區注入雜質，實現該空隙的區域的低電阻化，來使成為半導體層的通道形成區的區域與閘極電極確實重疊而提高導通特性。另一方面，當使用氧化物半導體作為半導體材料時，為了實現該區域的低電阻化，較佳的是在成為半導體層的通道形成區的區域中使源極電極及汲極電極的端部與閘極電極的端部一致或重疊。
然而，在電晶體的源極電極及汲極電極的端部與閘極電極的端部一致或重疊的結構中，有該電極間的短路的問題。該電極間的短路起因於閘極絕緣層的覆蓋故障。尤其是當伴隨電晶體的微型化的閘極絕緣層的薄膜化時，有覆蓋故障的問題。
形成在源極電極及汲極電極上以及氧化物半導體層上的閘極絕緣層尤其是在與氧化物半導體層的通道形成區接觸的區域因覆蓋故障等而容易導致短路。為了實現導通特性的提高，在很多情況下，將源極電極及汲極電極設置為比閘極絕緣層厚。由此，當使閘極絕緣層薄膜化時，伴隨較厚的源極電極及汲極電極而覆蓋故障進一步增加。其結 果是，容易產生電極間的短路，而導致可靠性降低。
鑒於上述問題，本發明的一個方式的課題之一是當藉由提高電晶體的導通特性來實現半導體裝置的高速驅動時提供可靠性高的結構。
使源極電極及汲極電極的端部與閘極電極重疊，並使成為半導體層的通道形成區的區域與閘極電極確實重疊。此外，藉由將嵌入導電層設置在絕緣層中，且在與用作源極電極及汲極電極的導電層接觸的位置上設置嵌入導電層，增加嵌入導電層與源極電極及汲極電極的接觸面積。藉由採用上述結構，可以降低電晶體的接觸電阻，而可以提高導通特性。
本發明的一個方式是一種半導體裝置，包括：絕緣層；嵌入在絕緣層中且其上表面從該絕緣層露出的第一嵌入導電層及第二嵌入導電層；接觸於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分且以接觸於第一嵌入導電層的露出的上表面的方式設置的第一導電層；接觸於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分且以接觸於第二嵌入導電層的露出的上表面的方式設置的第二導電層；以接觸於第一導電層的一部分及第一嵌入導電層的露出的上表面的一部分的方式設置的第三導電層；以接觸於第二導電層的一部分及第二嵌入導電層的露出的上表面的一部分的方式設置的第四導 電層；設置在第一導電層上、第二導電層上、第三導電層上以及第四導電層上且以接觸於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分的方式設置的氧化物半導體層；設置在氧化物半導體層上的閘極絕緣層；以及以接觸於閘極絕緣層的上表面的一部分的方式設置的閘極電極，其中，閘極電極隔著氧化物半導體層及閘極絕緣層重疊於第一導電層的一部分，隔著氧化物半導體層及閘極絕緣層重疊於第二導電層的一部分，並隔著氧化物半導體層及閘極絕緣層重疊於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分。
在上述半導體裝置中，閘極電極隔著氧化物半導體層及閘極絕緣層設置在以覆蓋第一導電層的一部分的方式形成的第三導電層的端部與以覆蓋第二導電層的一部分的方式形成的第四導電層的端部之間，並且在所述閘極電極與每個端部之間有間隔。
本發明的一個方式是一種半導體裝置，包括：絕緣層；嵌入在絕緣層中且其上表面從該絕緣層露出的第一嵌入導電層及第二嵌入導電層；接觸於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分且以接觸於第一嵌入導電層的露出的上表面的一部分的方式設置的第一導電層；接觸於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分且以接觸於第二嵌入導電層的露出的上表面的一部分的方式設置的第二導電層；以接觸於第一嵌入導電層的露出的上表面的一部分的方式設置的 第三導電層；以接觸於第二嵌入導電層的露出的上表面的一部分的方式設置的第四導電層；以接觸於第一導電層的一部分及第三導電層的一部分的方式設置且在形成在第一導電層與第三導電層之間的第一開口部中，以接觸於第一嵌入導電層的露出的上表面的一部分的方式設置的第五導電層；以接觸於第二導電層的一部分及第四導電層的一部分的方式設置且在形成在第二導電層與第四導電層之間的第二開口部中，以接觸於第二嵌入導電層的露出的上表面的一部分的方式設置的第六導電層；設置在第一導電層上、第二導電層上、第三導電層上、第四導電層上、第五導電層上以及第六導電層上且以接觸於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分的方式設置的氧化物半導體層；設置在氧化物半導體層上的閘極絕緣層；以及以接觸於閘極絕緣層的上表面的一部分的方式設置的閘極電極，其中，閘極電極隔著氧化物半導體層及閘極絕緣層重疊於第一導電層的一部分，隔著氧化物半導體層及閘極絕緣層重疊於第二導電層的一部分，並隔著氧化物半導體層及閘極絕緣層重疊於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分。
在上述半導體裝置中，閘極電極隔著氧化物半導體層及閘極絕緣層設置在以覆蓋第一導電層的一部分的方式形成的第五導電層的端部與以覆蓋第二導電層的一部分的方式形成的第六導電層的端部之間，並且在所述閘極電極與每個端部之間有間隔。
本發明的一個方式是一種半導體裝置，包括：絕緣層；嵌入在絕緣層中且其上表面從該絕緣層露出的第一嵌入導電層及第二嵌入導電層；接觸於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分且以接觸於第一嵌入導電層的露出的上表面的方式設置的第一導電層；接觸於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分且以接觸於第二嵌入導電層的露出的上表面的方式設置的第二導電層；以接觸於第一導電層的一部分及第一嵌入導電層的露出的上表面的一部分的方式設置的第一氧化物半導體層；以接觸於第二導電層的一部分及第二嵌入導電層的露出的上表面的一部分的方式設置的第二氧化物半導體層；設置在第一導電層上、第二導電層上、第一氧化物半導體層上以及第二氧化物半導體層上且以接觸於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分的方式設置的第三氧化物半導體層；設置在第三氧化物半導體層上的閘極絕緣層；以及以接觸於閘極絕緣層的上表面的一部分的方式設置的閘極電極，其中，閘極電極隔著第三氧化物半導體層及閘極絕緣層重疊於第一導電層的一部分，隔著第三氧化物半導體層及閘極絕緣層重疊於第二導電層的一部分，並隔著第三氧化物半導體層及閘極絕緣層重疊於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分。
本發明的一個方式是一種半導體裝置，包括：絕緣層；嵌入在絕緣層中且其上表面從該絕緣層露出的第一嵌 入導電層及第二嵌入導電層；接觸於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分且以接觸於第一嵌入導電層的露出的上表面的一部分的方式設置的第一導電層；接觸於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分且以接觸於第二嵌入導電層的露出的上表面的一部分的方式設置的第二導電層；以接觸於第一嵌入導電層的露出的上表面的一部分的方式設置的第三導電層；以接觸於第二嵌入導電層的露出的上表面的一部分的方式設置的第四導電層；以接觸於第一導電層的一部分及第三導電層的一部分的方式設置且在形成在第一導電層與第三導電層之間的第一開口部中，以接觸於第一嵌入導電層的露出的上表面的一部分的方式設置的第一氧化物半導體層；以接觸於第二導電層的一部分及第四導電層的一部分的方式設置且在形成在第二導電層與第四導電層之間的第二開口部中，以接觸於第二嵌入導電層的露出的上表面的一部分的方式設置的第二氧化物半導體層；設置在第一導電層上、第二導電層上、第三導電層上、第四導電層上、第一氧化物半導體層上以及第二氧化物半導體層上且以接觸於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分的方式設置的第三氧化物半導體層；設置在第三氧化物半導體層上的閘極絕緣層；以及以接觸於閘極絕緣層的上表面的一部分的方式設置的閘極電極，其中，閘極電極隔著第三氧化物半導體層及閘極絕緣層重疊於第一導電層的一部分，隔著第三氧化物半導體層 及閘極絕緣層重疊於第二導電層的一部分，並隔著第三氧化物半導體層及閘極絕緣層重疊於第一嵌入導電層與第二嵌入導電層之間的絕緣層的上表面的一部分。
在上述半導體裝置中，第一導電層及第二導電層的厚度也可以為5nm以上且20nm以下。
在本發明的一個方式的半導體裝置中，閘極絕緣層的厚度較佳為10nm以上且20nm以下。
在本發明的一個方式的半導體裝置中，氧化物半導體層的厚度較佳為5nm以上且20nm以下。
在本發明的一個方式的半導體裝置中，氧化物半導體層較佳為包含c軸配向的結晶。
為了實現更高功能的半導體裝置，藉由使源極電極及汲極電極的端部與閘極電極重疊，並使成為半導體層的通道形成區的區域與閘極電極確實重疊，提高電晶體的導通特性。另外，藉由將嵌入導電層設置在絕緣層中，且在與源極電極及汲極電極接觸的位置上設置嵌入導電層，增加嵌入導電層與源極電極及汲極電極的接觸面積，從而降低電晶體的接觸電阻。
以下，參照圖式對實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣 的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。注意，在下面說明的發明結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略反復說明。
有時為了明確起見，誇大表示各實施方式的圖式等所示的各結構的大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。
在本說明書中使用的第一、第二、第三至第N(N為自然數)的序數詞是為了避免結構要素的混淆而附記的，而不是用於在數目方面上進行限制。
實施方式1
在本實施方式中，參照圖1至圖3說明所公開的發明的一個方式的半導體裝置及半導體裝置的製造方法。
圖1是半導體裝置的結構的一個例子的電晶體420的剖面圖。另外，作為電晶體420採用形成有一個通道形成區的單閘極結構，但也可以採用形成有兩個通道形成區的雙閘極結構或形成有三個通道形成區的三閘極結構。
電晶體420在具有絕緣表面的基板400上包括設置有第一嵌入導電層481a及第二嵌入導電層481b的絕緣層491、氧化物半導體層403、第一導電層405a、405b、第二導電層465a、465b、閘極絕緣層402、閘極電極401以及層間絕緣層408(參照圖1)。
在本實施方式所公開的圖1的結構中，閘極電極401 以隔著氧化物半導體層403及閘極絕緣層402重疊於第一導電層405a的一部分及第一導電層405b的一部分的方式設置。再者，閘極電極401以隔著氧化物半導體層403及閘極絕緣層402重疊於第一嵌入導電層481a與第二嵌入導電層481b之間的絕緣層491的上表面的一部分的方式設置。因此，閘極電極401以與成為氧化物半導體層403的通道形成區的區域重疊的方式設置。
另外，在以覆蓋第一導電層405a的一部分的方式形成的第二導電層465a的端部與以覆蓋第一導電層405b的一部分的方式形成的第二導電層465b的端部之間設置閘極電極401，氧化物半導體層403及閘極絕緣層402介於閘極電極401與第二導電層465a及465b的端部之間，並且在閘極電極401與第二導電層465a及465b的每個端部之間有間隔。
另外，第一嵌入導電層481a以接觸於第一導電層405a的一部分及第二導電層465a的一部分的方式設置。同樣地，第二嵌入導電層481b以接觸於第一導電層405b的一部分及第二導電層465b的一部分的方式設置。
在本實施方式所公開的圖1的結構中，藉由採用在電晶體420的下部設置第一嵌入導電層481a及第二嵌入導電層481b的結構，不需要在閘極絕緣層402及層間絕緣層408中設置接觸孔。由於可以獲得源極電極或汲極電極與第一嵌入導電層481a的大接觸面積以及源極電極或汲極電極與第二嵌入導電層481b的大接觸面積，所以可以 降低接觸電阻。此外，藉由獲得大接觸面積，可以縮短閘極電極401的端部與第一嵌入導電層481a及第二嵌入導電層481b之間的距離。
藉由使用作電晶體420的源極電極及汲極電極的第一導電層405a、405b的端部與閘極電極401的端部重疊，並使成為氧化物半導體層403的通道形成區的區域與閘極電極401確實重疊，可以提高電晶體的導通特性(例如，導通電流或場效應遷移率)，並可以實現半導體裝置的高速驅動。
此外，在本實施方式所公開的圖1的結構中，使用作電晶體的源極電極及汲極電極的第一導電層405a、405b薄膜化，尤其是在氧化物半導體層403的通道形成區附近可以減小形成閘極絕緣層402時的表面的臺階。因此，可以實現閘極絕緣層402的良好的覆蓋率。
另外，藉由使第一導電層405a、405b薄膜化，可以縮短藉由進行蝕刻等的製程加工第一導電層405a、405b時所需要的時間。
另外，在本實施方式所公開的圖1的結構中，可以使閘極絕緣層402及氧化物半導體層403薄膜化。因此，在可以提高導通特性的同時，藉由使電晶體作為全耗盡型進行工作，可以實現高集體化、高速驅動化及低耗電量化。
再者，在本實施方式所公開的圖1的結構中，由於用作電晶體的源極電極及汲極電極的第二導電層465a、465b的端部不重疊於閘極電極401的端部，所以即使使第二導 電層465a、465b比第一導電層405a、405b厚，也不發生電極間的短路。因此，藉由使第二導電層465a、465b厚膜化，可以增加流過源極電極及汲極電極中的電流，而不發生電極間的短路。
如上所述，在本實施方式所公開的圖1的結構中，藉由使第一導電層405a、405b的端部與閘極電極401重疊，並使成為氧化物半導體層403的通道形成區的區域與閘極電極401確實重疊，可以提高電晶體的導通特性。此外，藉由增大第一嵌入導電層481a及第二嵌入導電層481b與源極電極及汲極電極的接觸面積，可以降低接觸電阻。
另外，在本實施方式所公開的圖1的結構中，藉由減少閘極絕緣層402的覆蓋故障，可以使閘極絕緣層402及氧化物半導體層403薄膜化。藉由採用上述結構，可以使電晶體420進一步微型化。
接著，在圖2A至圖2D中示出圖1所示的電晶體420的製造方法的一個例子。
首先，在具有絕緣表面的基板400上形成絕緣層491。
對能夠用於具有絕緣表面的基板400的基板沒有特別的限制，但是基板400需要至少具有能夠承受後面進行的熱處理的程度的耐熱性。例如，可以使用玻璃基板如硼矽酸鋇玻璃和硼矽酸鋁玻璃等、陶瓷基板、石英基板、藍寶石基板等。另外，作為基板400，也可以採用使用矽、碳 化矽等形成的單晶半導體基板或多晶半導體基板、使用矽鍺等形成的化合物半導體基板、SOI基板等，並且也可以在這些基板上設置有半導體元件。
絕緣層491可以利用CVD法或濺射法等形成。此外，絕緣層491可以為單層結構或者疊層結構。另外，絕緣層491是與氧化物半導體層403接觸的層，所以較佳為使用由與氧化物半導體層403相同種類成分構成的氧化物。明確而言，較佳的是，採用包含選自鋁(Al)、鎵(Ga)、鋯(Zr)、鉿(Hf)等氧化物半導體層403的構成元素或與鋁、鎵等同一族元素的稀土元素中的一種以上的元素的氧化物的層。另外，更佳為使用這些元素的氧化物中的3族元素的鋁、鎵或稀土元素的氧化物。另外，作為稀土元素，較佳為使用鈧(Sc)、釔(Y)、鈰(Ce)、釤(Sm)或釓(Gd)。這些材料與氧化物半導體層403的匹配性良好，由此藉由將其用於絕緣層491，可以得到與氧化物半導體層403的良好的介面狀態。另外，可以提高氧化物半導體層403的結晶性。
另外，由於將氧化物半導體層403用作電晶體420的半導體層，所以較佳的是絕緣層491的能隙大於氧化物半導體層403的能隙。
接著，在形成絕緣層491之後設置開口部，以嵌入該開口部的方式形成第一嵌入導電層481a及第二嵌入導電層481b。然後，對包括第一嵌入導電層481a及第二嵌入導電層481b的絕緣層491表面進行利用CMP法的拋光。
作為第一嵌入導電層481a及第二嵌入導電層481b，例如，可以使用含有選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。
另外，當將Al、Cu等的金屬膜用作第一嵌入導電層481a及第二嵌入導電層481b時，較佳的是在該金屬膜的下側和上側中的一者或兩者層疊Ti、Mo、W等高熔點金屬膜或它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)。
另外，第一嵌入導電層481a及第二嵌入導電層481b也可以使用導電金屬氧化物形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2，簡稱為ITO)、氧化銦氧化鋅(In2O3-ZnO)或者在這些金屬氧化物材料中含有氧化矽的材料。
接著，在第一嵌入導電層481a上、第二嵌入導電層481b上及絕緣層491上形成第一導電層。
作為第一導電層的材料，使用能夠承受後面進行的加熱處理的材料。作為用於用作源極電極及汲極電極的第一導電層的材料，例如可以使用含有選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。
此外，當Al、Cu等的金屬膜用作第一導電層時，較佳為採用在該金屬膜的下側和上側中的一者或兩者層疊 Ti、Mo、W等的高熔點金屬膜或它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。
另外，第一導電層也可以使用導電金屬氧化物形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2，簡稱為ITO)、氧化銦氧化鋅(In2O3-ZnO)或者在這些金屬氧化物材料中含有氧化矽的材料。
較佳的是使上述第一導電層比後面形成的第二導電層465薄。明確而言，較佳的是在後面形成的絕緣層402不發生覆蓋故障的範圍內使第一導電層薄膜化，以1nm以上且30nm以下(較佳為10nm以上且20nm以下)的厚度形成第一導電層即可。
接著，藉由光微影製程在第一導電層上形成光阻掩罩，部分地進行蝕刻處理形成第一導電層405a、405b(包括使用與該導電層相同的層形成的佈線)，然後去除光阻掩罩。藉由上述蝕刻處理，第一導電層被分離。被分離的第一導電層405a、405b用作電晶體420的源極電極及汲極電極。
接著，在第一導電層405a、405b上形成第二導電層465。
作為上述第二導電層465的材料，使用能夠承受後面進行的加熱處理的材料。作為第二導電層465，例如可以使用含有選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、 氮化鉬膜、氮化鎢膜)等。
此外，也可以採用在Al、Cu等的金屬膜的下側和上側中的一者或兩者層疊Ti、Mo、W等的高熔點金屬膜或它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。
另外，第二導電層465也可以使用導電金屬氧化物形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2，簡稱為ITO)、氧化銦氧化鋅(In2O3-ZnO)或者在這些金屬氧化物材料中含有氧化矽的材料。
另外，當作為第二導電層465使用單層的Al、Cu的金屬膜時，尤其是較佳為採用作為第一導電層使用Ti、Mo、W等的高熔點金屬膜或它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。藉由採用上述結構，在作為第二導電層465的材料使用Al、Cu來可以降低佈線電阻的同時，可以減少如下缺陷，即當氧化物半導體層403與Al、Cu直接接觸時Al、Cu被氧化，而增加電阻。作為第一導電層的材料較佳為選擇如下材料，即當在後面的製程中進行蝕刻時選擇比相對於第二導電層465高的材料。
較佳為使上述第二導電層465比第一導電層厚。明確而言，在當將第二導電層465用作源極電極或汲極電極時佈線電阻不大的範圍內形成第二導電層465即可，對其厚度沒有特別的限制。
以上說明是到圖2A為止的製程的說明。
接著，藉由光微影製程在第二導電層465上形成光阻掩罩，部分地進行蝕刻處理形成第二導電層465a、465b，然後去除光阻掩罩。藉由上述蝕刻處理，第二導電層被分離。
接著，在第一導電層405a、405b上、第二導電層465a、465b上及絕緣層491上形成氧化物半導體層403。
當形成氧化物半導體層403時，較佳的是盡可能地降低氧化物半導體層403所包含的氫濃度。為了降低氫濃度，例如當利用濺射法進行成膜時，作為供應到濺射裝置的處理室內的氛圍氣體，適當地使用去除了氫、水、羥基或氫化物等雜質的高純度稀有氣體(典型地是氬)、氧、以及稀有氣體和氧的混合氣體。
另外，較佳的是以不暴露於大氣的方式連續形成氧化物半導體層403及後面形成的閘極絕緣層402。藉由以不暴露於大氣的方式連續形成氧化物半導體層403及閘極絕緣層402，可以防止氫或水分等雜質附著於它們的介面。
另外，藉由在將基板400保持為高溫的狀態下形成氧化物半導體層403，也可以降低包含在氧化物半導體層403中的雜質濃度。將基板400的加熱溫度設定為150℃以上且450℃以下即可，基板溫度較佳為200℃以上且350℃以下。此外，藉由當形成氧化物半導體層403時以高溫加熱基板400，可以形成具有結晶性的氧化物半導體層403。
用於氧化物半導體層403的氧化物半導體較佳的是至少包含銦(In)或鋅(Zn)。尤其是，較佳為包含In和Zn。另外，除了上述元素以外，較佳的是還具有鎵(Ga)作為穩定劑(stabilizer)，該穩定劑用來減小上述使用氧化物半導體的電晶體的電特性偏差。另外，作為穩定劑較佳為具有錫(Sn)。另外，作為穩定劑較佳為具有鉿(Hf)。此外，作為穩定劑較佳為具有鋁(Al)。另外，作為穩定劑較佳為具有鋯(Zr)。
另外，作為其他穩定劑，可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物(也稱為ITZO(在日本註冊的商標))、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In- Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
另外，在此，例如，“In-Ga-Zn類氧化物”是指包含In、Ga及Zn的氧化物，對In、Ga、Zn的比率沒有限制。此外，也可以包含In、Ga及Zn以外的金屬元素。
此外，較佳的是在當形成時包含多量的氧的條件(例如，在氧100%的氛圍下利用濺射法形成等)下形成氧化物半導體層403，來使氧化物半導體層403包含多量的氧(較佳為包括與氧化物半導體處於結晶狀態時的化學計量組成相比氧含量過剩的區域)。
另外，作為當形成氧化物半導體層403時使用的濺射氣體，較佳為使用去除了氫、水、羥基或氫化物等雜質的高純度氣體。
另外，藉由減少成為電子給體(施體)的水分或氫等雜質且減少氧缺損被高度純化的氧化物半導體(purified Oxide Semiconductor)成為i型(本質半導體)或無限趨近於i型。因此，使用上述氧化物半導體的電晶體具有截止電流顯著低的特性。另外，氧化物半導體的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。藉由使用充分減少水分或氫等的雜質濃度並減少氧缺損而被高度純化的氧化物半導體層，可以降低電晶體的截止電流。
此外，在沒有特別的說明的情況下，本說明書中的截止電流在n通道型電晶體中是指：在使汲極端子的電位高於源極端子及閘極的電位的狀態下，當以源極端子的電位為標準時的閘極的電位為0以下時，流過源極端子與汲極端子之間的電流。
另外，氧化物半導體可以採用單晶、多晶(也稱為多晶體)或非晶等的狀態。尤其是用作氧化物半導體層403的氧化物半導體為包含結晶區及非晶區的混合層，較佳為具有結晶性的氧化物半導體。
具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到更高的遷移率。為了提高表面的平坦性，較佳的是在平坦的表面上形成氧化物半導體，明確而言，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
注意，Ra是將JIS B 0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲面，可以以“將從基準面到指定面的偏差的絕對值平均而得的值”表示，以如下算式定義。
在此，指定面是指成為測量粗糙度對象的面，並且是 以座標(x1，y1，f(x1，y1))、(x1，y2，f(x1，y2))、(x2，y1，f(x2，y1))、(x2，y2，f(x2，y2))的四點表示的四角形的區域，指定面投影在xy平面的長方形的面積為S0，基準面的高度(指定面的平均高度)為Z0。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測量Ra。
具有結晶性的氧化物半導體較佳的是CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)。
CAAC-OS不是完全的單晶也不是完全的非晶。CAAC-OS是在非晶相中具有幾nm至幾十nm的結晶部的結晶-非晶混相結構的氧化物半導體。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時，包括在CAAC-OS中的非晶部與結晶部的邊界不明確。並且，在CAAC-OS中觀察不到晶界(也稱為晶粒邊界(grain boundary))。由於CAAC-OS沒有晶界，所以不容易發生起因於晶界的電子遷移率的降低。
在包括在CAAC-OS中的結晶部中，c軸在垂直於CAAC-OS的被形成面或表面的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。
另外，CAAC-OS中的非晶部及結晶部所占的比率也 可以不均勻。例如，當從CAAC-OS的表面一側進行結晶生長時，有時在CAAC-OS的表面近旁結晶部所占的比率高，而在被形成面的近旁非晶部所占的比率高。
包括在CAAC-OS中的結晶部的c軸由於在垂直於CAAC-OS的被形成面或表面的方向上一致，所以有時根據CAAC-OS形狀(被形成面的剖面形狀或表面的剖面形狀)而不同結晶部的c軸的方向彼此不同。另外，結晶部的c軸的方向成為垂直於形成CAAC-OS時的被形成面或表面的方向。在成膜後形成結晶部或者藉由在成膜後進行的加熱處理等的晶化處理形成結晶部。
藉由使用CAAC-OS，減少因可見光或紫外光的照射導致的電晶體的電特性的變動，所以可以得到可靠性高的電晶體。
作為上述氧化物半導體層403的一個例子，可以舉出藉由使用包含In(銦)、Ga(鎵)及Zn(鋅)的靶材的濺射法形成的In-Ga-Zn類氧化物。可以以1nm以上且30nm以下(較佳為5nm以上且20nm以下)的厚度形成氧化物半導體層403。
在藉由濺射法形成In-Ga-Zn類氧化物的情況下，較佳為使用原子數比為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4的In-Ga-Zn類氧化物的靶材。藉由使用具有上述原子數比的In-Ga-Zn類氧化物的靶材形成氧化物半導體層，容易形成多晶或CAAC。另外，包含In、Ga及Zn的靶材的填充率為90%以上且100%以下，較 佳為95%以上且低於100%。藉由採用填充率高的靶材，可以形成緻密的氧化物半導體層。
可以將基板放置在保持為減壓狀態的處理室內，去除殘留在處理室內的水分並引入氫及水分被去除了的濺射氣體，使用上述靶材來形成氧化物半導體層。當形成時，也可以將基板溫度設定為100℃以上且600℃以下，較佳為200℃以上且400℃以下。藉由邊加熱基板邊形成氧化物半導體層，可以降低包含在所形成的氧化物半導體層中的雜質濃度。另外，可以減輕由於濺射帶來的損傷。為了去除殘留在處理室中的水分，較佳為使用吸附型真空泵。例如，較佳為使用低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元，也可以使用配備有冷阱的渦輪泵。在採用低溫泵來處理室進行排氣時，例如排出氫原子、水(H2O)等包含氫原子的化合物(更佳地，還有包含碳原子的化合物)等，由此可以降低在該處理室中形成的氧化物半導體層所包含的雜質濃度。
另外，有時在藉由濺射法等形成的氧化物半導體層中包含多量的作為雜質的水分或氫(包括羥基)。因此，為了減少氧化物半導體層中的水分或氫等雜質(實現脫水化或脫氫化)，在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧氣體氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測量時的水分量是20ppm(露點換算，-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣) 氛圍下對氧化物半導體層進行加熱處理。
藉由對氧化物半導體層進行加熱處理，可以使氧化物半導體層中的水分或氫脫離。明確而言，加熱處理可以在250℃以上且750℃以下的溫度下進行，較佳的是在400℃以上且低於基板的應變點的溫度下進行。例如，可以在500℃的溫度下進行3分鐘以上且6分鐘以下左右的加熱處理。藉由使用RTA法作為加熱處理，可以在短時間內進行脫水化或脫氫化，由此也可以以超過玻璃基板的應變點的溫度進行處理。
另外，用來使氧化物半導體層中的水分或氫脫離的熱處理只要在形成氧化物半導體層403之後且在形成後面形成的層間絕緣層408之前，就可以在電晶體420的製程中的任何時序進行。此外，用來脫水化或脫氫化的熱處理也可以進行多次，也可以兼作其他加熱處理進行。
另外，有時由於上述加熱處理，從氧化物半導體層氧脫離而在氧化物半導體層內形成氧缺損。由此，作為在後面的製程中接觸於氧化物半導體層的閘極絕緣層，較佳為使用包含氧的閘極絕緣層。並且，藉由在形成包含氧的閘極絕緣層之後進行加熱處理，從上述閘極絕緣層將氧供應到氧化物半導體層。藉由採用上述結構，可以降低成為施體的氧缺損，而滿足包括在氧化物半導體層中的氧化物半導體的化學計量組成。其結果是，可以使氧化物半導體層趨近於i型，減輕因氧缺損而導致的電晶體的電特性偏差，從而可以實現電特性的提高。
在氮、超乾燥空氣或稀有氣體(氬、氦等)的氛圍下較佳的是以200℃以上且400℃以下，例如以250℃以上且350℃以下進行用來將氧供應到氧化物半導體層的加熱處理。上述氣體的含水量為20ppm以下，較佳為1ppm以下，更佳為10ppb以下。
此外，也可以在進行了脫水化或脫氫化處理的氧化物半導體層中引入氧(至少包含氧自由基、氧原子和氧離子中的任一種)而向層中供應氧。
藉由對進行了脫水化或脫氫化處理的氧化物半導體層403引入氧而在層中引入氧，可以使氧化物半導體層403高度純化且i型化。具有高度純化且i型化的氧化物半導體層403的電晶體的電特性變動被抑制，所以該電晶體在電性上穩定。
作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子植入法、電漿處理等。
藉由光微影製程將層狀的氧化物半導體層加工為島狀的氧化物半導體層403來可以形成氧化物半導體層403。
另外，作為氧化物半導體層403的蝕刻，可以採用乾蝕刻和濕蝕刻中的一者或兩者。例如，作為用於氧化物半導體層403的濕蝕刻的蝕刻劑，可以使用混合有磷酸、醋酸及硝酸的溶液等。另外，也可以使用ITO-07N(日本關東化學公司製造)。
接著，在氧化物半導體層403上形成閘極絕緣層402。
將閘極絕緣層402的厚度設定為1nm以上且20nm以下，較佳為10nm以上且20nm以下，並可以適當地利用濺射法、MBE法、CVD法、脈衝雷射沉積法、ALD法等形成閘極絕緣層402。此外，也可以使用在以大致垂直於濺射靶材表面的方式設置有多個基板表面的狀態下進行成膜的濺射裝置來形成閘極絕緣層402。
閘極絕緣層402可以使用氧化矽膜、氧化鎵膜、氧化鋁膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜或氮氧化矽膜形成。
閘極絕緣層402較佳的是在接觸於氧化物半導體層403的部分含有氧。尤其是，閘極絕緣層402較佳的是在層中(塊體中)存在其含量至少超過化學計量組成的氧，例如，當作為閘極絕緣層402使用氧化矽時，其組成式為SiO2+α(注意，α>0)。
在本實施方式中，作為閘極絕緣層402，使用SiO2+α(注意，α>0)的氧化矽。藉由將這種氧化矽用作閘極絕緣層402，可以對氧化物半導體層403供應氧，從而可以提高特性。
此外，藉由作為閘極絕緣層402的材料使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的矽酸鉿(HfSiOxNy(x>0，y>0))、鋁酸鉿(HfAlxOy(x>0，y>0))以及氧化鑭等high-k材料，可以降低閘極漏電流。而且，閘極絕緣層402既可以是單層結構，又可以是疊層結構。
以上說明是到圖2B為止的製程的說明。
接著，在閘極絕緣層402上藉由電漿CVD法或濺射法等形成導電層。接著，藉由光微影製程在導電層上形成光阻掩罩，部分地進行蝕刻處理形成閘極電極401，然後去除光阻掩罩。
閘極電極401可以使用諸如鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等的金屬材料或以這些材料為主要成分的合金材料形成。此外，作為閘極電極401，可以使用以摻雜有磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。閘極電極401既可以是單層結構，又可以是疊層結構。
另外，作為閘極電極401的材料也可以應用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物以及添加有氧化矽的銦錫氧化物等導電材料。此外，也可以採用上述導電材料與上述金屬材料的疊層結構。
此外，作為與閘極絕緣層402接觸的閘極電極401中的一層，可以使用包含氮的金屬氧化物，明確而言，包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金屬氮化膜(InN、SnN等)。這些膜具有5eV(電子伏特)，較佳為具有5.5eV(電子伏特)以上的功函數且當將它們用作閘極電極時，可以使電晶體的 電特性的臨界電壓成為正值，而可以實現所謂的常關閉型(normally off)的切換元件。
以上說明是到圖2C為止的製程的說明。
接著，在閘極絕緣層402、閘極電極401上形成層間絕緣層408(參照圖2D)。
層間絕緣層408可以藉由電漿CVD法、濺射法或蒸鍍法等形成。作為層間絕緣層408，典型地可以使用氧化矽層、氧氮化矽層、氧氮化鋁層或氧化鎵層等的無機絕緣層等。
此外，作為用於層間絕緣層408的材料，可以舉出氧化鋁、氧化鉿、氧化鎂、氧化鋯、氧化鑭、氧化鋇或金屬氮化物(例如，氮化鋁)等。
層間絕緣層408可以為單層或疊層結構，例如可以採用氧化矽膜及氧化鋁膜的疊層結構。
層間絕緣層408較佳的是適當地使用濺射法等的不使水、氫等雜質混入到層間絕緣層408中的方法來形成。
在本實施方式中，作為層間絕緣層408藉由濺射法形成厚度為100nm的氧化矽膜。可以在稀有氣體(典型的是氬)氛圍下、氧氛圍下或稀有氣體和氧的混合氛圍下，藉由濺射法形成氧化矽膜。
與形成氧化物半導體層時同樣，為了去除殘留在層間絕緣層408的沉積室內的水分，較佳為使用吸附型的真空泵(低溫泵等)。可以降低在使用低溫泵排氣的沉積室中形成的層間絕緣層408所包含的雜質的濃度。此外，作為 用來去除殘留在層間絕緣層408的沉積室內的水分的排氣單元，也可以採用配備有冷阱的渦輪分子泵。
作為當形成層間絕緣層408時使用的濺射氣體，較佳為使用去除了氫、水、羥基或氫化物等雜質的高純度氣體。
可以用作設置在氧化物半導體層403上的層間絕緣層408的氧化鋁膜具有高遮斷效果(阻擋效果)，即不使氫、水分等雜質和氧的兩者透過膜的效果。
因此，氧化鋁膜用作保護膜，而防止在製程中及製造之後成為變動原因的氫、水分等雜質混入到氧化物半導體層403，並防止從氧化物半導體層403釋放作為構成氧化物半導體的主要成分材料的氧。
此外，為了降低起因於電晶體的表面凹凸，也可以形成平坦化絕緣膜。作為平坦化絕緣膜，可以使用聚醯亞胺樹脂、丙烯酸樹脂、苯並環丁烯樹脂等的有機材料。此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。另外，也可以層疊多個由上述材料形成的絕緣膜形成平坦化絕緣膜。
藉由上述製程形成本實施方式的電晶體420。藉由使用至少包含銦、鋅及氧的氧化物半導體層403，使用作源極電極及汲極電極的導電層的端部與閘極電極401重疊，並使成為氧化物半導體層403的通道形成區的區域與閘極電極401確實重疊，可以提高電晶體的導通特性。此外，藉由減低接觸電阻，可以實現半導體裝置的高速驅動，並 可以提供可靠性高的結構。
圖6A是圖1的電晶體420的平面圖，而圖6B是沿著圖6A的X-Y的剖面圖。
在圖6A及圖6B的結構中，藉由使用作電晶體420的源極電極及汲極電極的第一導電層405a、405b的端部與成為閘極電極的閘極電極401的端部重疊，並使成為氧化物半導體層403的通道形成區的區域與閘極電極401確實重疊，可以提高電晶體的導通特性。因此，可以實現半導體裝置的高速驅動。
另外，在本實施方式所公開的圖6A及圖6B的結構中，可以使第一導電層405a、405b薄膜化。藉由使第一導電層405a、405b的厚度薄，尤其是在氧化物半導體層403的通道形成區附近可以減少形成閘極絕緣層402時的表面的臺階。由此，藉由減少閘極絕緣層402的覆蓋故障，可以減少電極間的短路，並可以提高可靠性。
另外，在本實施方式所公開的圖6A及圖6B的結構中，可以在使閘極絕緣層402薄膜化的同時，使氧化物半導體層403薄膜化。藉由使閘極絕緣層402及氧化物半導體層403薄膜化，在可以提高導通特性的同時，可以使電晶體作為全耗盡型進行工作。藉由使電晶體作為全耗盡型進行工作，可以實現高集體化、高速驅動化及低耗電量化。
並且，在本實施方式所公開的圖6A及圖6B的結構中，藉由採用在電晶體420的下部設置第一嵌入導電層 481a及第二嵌入導電層481b的結構，不需要在閘極絕緣層402及層間絕緣層408中設置接觸。由於可以獲得源極電極或汲極電極與第一嵌入導電層481a的大接觸面積以及源極電極或汲極電極與第二嵌入導電層481b的大接觸面積，所以可以降低接觸電阻。此外，藉由獲得大接觸面積，可以縮短閘極電極401的端部與接觸之間的距離。
如上所述，在電晶體420的結構中可以提高導通特性，而不減少流過電晶體的源極電極及汲極電極中的電流。再者，藉由在使氧化物半導體層及閘極絕緣層薄膜化的同時減少閘極絕緣層的覆蓋故障，可以使將氧化物半導體層403設置在通道形成區中的電晶體420微型化，所以是較佳的。
在此，參照圖3說明圖1所示的電晶體420的變形例子。在圖3的說明中，省略與圖1相同的部分或具有相同功能的部分的重複說明。此外，省略相同部分的詳細說明。
電晶體430在具有絕緣表面的基板400上包括設置有第一嵌入導電層481a及第二嵌入導電層481b的絕緣層491、氧化物半導體層403、第一導電層405a、405b、405c、405d、第二導電層465a、465b、閘極絕緣層402、閘極電極401以及層間絕緣層408(參照圖3)。
圖3所示的電晶體430的結構是在第一導電層中設置開口部的結構，而與不在第一導電層中設置開口部的圖1的電晶體420的結構不同。
在本實施方式所公開的圖3的結構中，在第一導電層中設置開口部485a，形成第一導電層405a及第一導電層405c。此外，在第一導電層中設置開口部485b，形成第一導電層405b及第一導電層405d。因此，與圖1的電晶體420的結構相比，在圖3的電晶體430的結構中，第一嵌入導電層481a與第一導電層的接觸面積以及第二嵌入導電層481b與第一導電層的接觸面積大。
藉由採用在電晶體430的下部設置第一嵌入導電層481a及第二嵌入導電層481b的結構，不需要在閘極絕緣層402及層間絕緣層408中設置接觸。因此，可以獲得第一嵌入導電層481a及第二嵌入導電層481b與源極電極及汲極電極的大接觸面積，從而可以降低接觸電阻。
另外，本實施方式所公開的圖3的結構是如下結構：在第一導電層中設置開口部485a，使第一導電層405a、第一導電層405c及第二導電層465a與第一嵌入導電層481a直接連接，還在第一導電層中設置開口部485b，使第一導電層405b、第一導電層405d及第二導電層465b與第二嵌入導電層481b直接連接。藉由採用上述結構，可以增加流過第一導電層、第二導電層、嵌入導電層中的電流。
如上所述，在上述圖1所示的電晶體420、上述圖3所示的電晶體430的結構中可以提高導通特性，而不減少流過電晶體的源極電極及汲極電極中的電流。再者，藉由在使氧化物半導體層及閘極絕緣層薄膜化的同時減少閘極 絕緣層的覆蓋故障，可以使將氧化物半導體設置在通道形成區中的電晶體微型化。此外，藉由設置嵌入導電層，可以降低與電晶體的接觸電阻。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式2
在本實施方式中，參照圖4及圖5說明半導體裝置的其他方式。與上述實施方式相同的部分或者具有與上述實施方式類似的功能的部分可以用上述實施方式類似的方法形成。與上述實施方式相同或類似的製程可以用上述實施方式類似的方法進行。因此，省略其反復說明。此外，省略相同部分的詳細說明。
圖4是具有與實施方式1所示的半導體裝置不同的結構的電晶體440的剖面圖。
電晶體440在具有絕緣表面的基板400上包括設置有第一嵌入導電層481a及第二嵌入導電層481b的絕緣層491、第一氧化物半導體層466a、466b、第二氧化物半導體層413、第一導電層405a、405b、閘極絕緣層402、閘極電極401以及層間絕緣層408(參照圖4)。
在本實施方式所公開的圖4的結構中，閘極電極401以隔著第二氧化物半導體層413及閘極絕緣層402重疊於第一導電層405a及第一導電層405b的方式設置。再者，閘極電極401以隔著第二氧化物半導體層413及閘極絕緣層402重疊於第一嵌入導電層481a與第二嵌入導電層 481b之間的絕緣層491的上表面的一部分的方式設置。因此，閘極電極401以與成為第二氧化物半導體層413的通道形成區的區域重疊的方式設置。
另外，在以覆蓋第一導電層405a的一部分的方式形成的第一氧化物半導體層466a的端部與以覆蓋第一導電層405b的一部分的方式形成的第一氧化物半導體層466b的端部之間設置閘極電極401，並且在閘極電極401與每個端部之間有間隔。
另外，第一嵌入導電層481a以接觸於第一導電層405a的一部分及第一氧化物半導體層466a的一部分的方式設置。同樣地，第二嵌入導電層481b以接觸於第一導電層405b的一部分及第一氧化物半導體層466b的一部分的方式設置。
在本實施方式所公開的圖4的結構中，藉由採用在電晶體440的下部設置第一嵌入導電層481a及第二嵌入導電層481b的結構，不需要在閘極絕緣層402及層間絕緣層408中設置接觸。因此，由於可以獲得源極電極或汲極電極與第一嵌入導電層481a的大接觸面積以及源極電極或汲極電極與第二嵌入導電層481b的大接觸面積，所以可以降低接觸電阻。此外，藉由獲得大接觸面積，可以縮短閘極電極401的端部與接觸之間的距離。
藉由使用作電晶體440的源極電極及汲極電極的第一導電層405a、405b的端部與閘極電極401的端部重疊，並使成為第二氧化物半導體層413的通道形成區的區域與 閘極電極401確實重疊，可以提高電晶體的導通特性，而可以實現半導體裝置的高速驅動。
此外，在本實施方式所公開的圖4的結構中，使用作電晶體的源極電極及汲極電極的第一導電層405a、405b薄膜化，尤其是在第二氧化物半導體層413的通道形成區附近可以減少形成閘極絕緣層402時的表面的臺階。因此，可以實現閘極絕緣層402的良好的覆蓋率。
另外，藉由使第一導電層405a、405b薄膜化，可以縮短藉由進行蝕刻等的製程加工第一導電層405a、405b時所需要的時間。
另外，在本實施方式所公開的圖4的結構中，可以在使閘極絕緣層402薄膜化的同時，使第二氧化物半導體層413薄膜化。因此，在可以提高導通特性的同時，藉由使電晶體作為全耗盡型進行工作，可以實現高集體化、高速驅動化及低耗電量化。
如上所述，在本實施方式所公開的圖4的結構中，藉由使第一導電層405a、405b的端部與閘極電極401重疊，並使成為第二氧化物半導體層413的通道形成區的區域與閘極電極401確實重疊，可以提高電晶體的導通特性。此外，藉由增大第一嵌入導電層481a及第二嵌入導電層481b與源極電極及汲極電極的接觸面積，可以降低接觸電阻。
在此，參照圖5說明圖4所示的電晶體440的變形例子。在圖5的說明中，省略與圖4相同的部分或具有相同 功能的部分的重複說明。此外，省略相同部分的詳細說明。
電晶體450在具有絕緣表面的基板400上包括設置有第一嵌入導電層481a及第二嵌入導電層481b的絕緣層491、第一氧化物半導體層466a、466b、第二氧化物半導體層413、第一導電層405a、405b、405c、405d、閘極絕緣層402、閘極電極401以及層間絕緣層408(參照圖5)。
圖5所示的電晶體450的結構是在第一導電層中設置開口部的結構，而與不在第一導電層中設置開口部的圖4的電晶體440的結構不同。
在本實施方式所公開的圖5的結構中，在第一導電層中設置開口部486a，形成第一導電層405a及第一導電層405c。此外，在第一導電層中設置開口部486b，形成第一導電層405b及第一導電層405d。因此，與圖4的電晶體440的結構相比，在圖5的電晶體450的結構中，第一嵌入導電層481a與第一導電層的接觸面積以及第二嵌入導電層481b與第一導電層的接觸面積大。
藉由採用在電晶體450的下部設置第一嵌入導電層481a及第二嵌入導電層481b的結構，不需要在閘極絕緣層402及層間絕緣層408中設置接觸。因此，可以獲得第一嵌入導電層481a及第二嵌入導電層481b與源極電極及汲極電極的大接觸面積，從而可以降低接觸電阻。
另外，本實施方式所公開的圖5的結構是如下結構： 在第一導電層中設置開口部486a，使第一導電層405a、第一導電層405c及第一氧化物半導體層466a與第一嵌入導電層481a直接連接，還在第一導電層中設置開口部486b，使第一導電層405b、第一導電層405d及第一氧化物半導體層466b與第二嵌入導電層481b直接連接。藉由採用上述結構，可以增加流過第一導電層、第一氧化物半導體層、嵌入導電層中的電流。
如上所述，在上述圖4所示的電晶體440、上述圖5所示的電晶體450的結構中可以提高導通特性，而不減少流過電晶體的源極電極及汲極電極中的電流。再者，藉由在使氧化物半導體層及閘極絕緣層薄膜化的同時減少閘極絕緣層的覆蓋故障，可以使將氧化物半導體設置在通道形成區中的電晶體微型化。此外，藉由設置嵌入導電層，可以降低與電晶體的接觸電阻。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式3
在本實施方式中，參照圖7A及圖7B對如下半導體裝置進行說明，即使用實施方式1及實施方式2所示的電晶體，在沒有電力供應的情況下也能夠保持儲存資料，且對寫入次數也沒有限制的半導體裝置。此外，在本實施方式的半導體裝置中，作為電晶體162應用實施方式1及實施方式2所記載的電晶體。
圖7A示出半導體裝置的電路結構的一個例子，而圖 7B是示出半導體裝置的一個例子的示意圖。首先，對圖7A所示的半導體裝置進行說明，接著對圖7B所示的半導體裝置進行說明。
在圖7A所示的半導體裝置中，位元線BL連接到成為電晶體162的源極電極和汲極電極中的一方的電極。字線WL與電晶體162的閘極電極連接。成為電晶體162的源極電極和汲極電極中的另一方的電極連接到電容元件254的一方的電極。
使用氧化物半導體的電晶體162具有截止電流極小的特徵。因此，藉由使電晶體162成為截止狀態，能夠在極長時間內儲存電容元件254的一方的電極的電位(或積累在電容元件254中的電荷)。
接著，說明對圖7A所示的半導體裝置(記憶單元250)進行資訊的寫入及保持的情況。
首先，藉由將字線WL的電位設定為使電晶體162成為導通狀態的電位，來使電晶體162成為導通狀態。由此，將位元線BL的電位施加到電容元件254的一方的電極(寫入)。然後，藉由將字線WL的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，由此儲存電容元件254的一方的電極的電位(保持)。
由於電晶體162的截止電流極小，所以能夠在長時間內儲存電容元件254的一方的電極的電位(或積累在電容元件中的電荷)。
接著，對資訊的讀出進行說明。當電晶體162成為導通狀態時，處於浮動狀態的位元線BL與電容元件254的一方的電極導通，在位元線BL與電容元件254的一方的電極之間電荷被再次分配。其結果，位元線BL的電位發生變化。位元線BL的電位的變化量根據電容元件254的一方的電極的電位(或積累在電容元件254中的電荷)而取不同的值。
例如，當以V表示電容元件254的一方的電極的電位，以C表示電容元件254的靜電電容，以CB表示位元線BL所具有的靜電電容(以下也稱為位元線電容)，並且以VB0表示電荷被再次分配之前的位元線BL的電位時，電荷被再次分配之後的位元線BL的電位成為(CB×VB0+C×V)/(CB+C)。因此，假設記憶單元250的狀態是電容元件254的一方的電極的電位為V1和V0(V1>V0)的兩個狀態，保持電位V1時的位元線BL的電位(=CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=CB×VB0+C×V0)/(CB+C))。
並且，藉由比較位元線BL的電位與指定的電位，可以讀出資訊。
如此，圖7A所示的半導體裝置利用電晶體162的截止電流極小的特徵長時間能夠保持積累在電容元件254中的電荷。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率極低，所以可以充分降低耗電量。另外，即使在沒有電力供應的情況下也可以長期保持儲存資 料。
接著，說明圖7B所示的半導體裝置。
圖7B所示的半導體裝置在其上部具備作為儲存電路的具有多個圖7A所示的記憶單元250的記憶單元陣列251a及記憶單元陣列251b，在其下部具備為了使記憶單元陣列251a及記憶單元陣列251b工作所需的週邊電路253。另外，週邊電路253與記憶單元陣列251a及記憶單元陣列251b連接。
藉由採用圖7B所示的結構，可以將週邊電路253設置在記憶單元陣列251a及記憶單元陣列251b的正下方，從而可以實現半導體裝置的小型化。
作為設置在週邊電路253中的電晶體，更佳為使用與電晶體162不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料等。使用這種半導體材料的電晶體能夠進行充分的高速工作。從而，藉由利用該電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
另外，圖7B所示的半導體裝置例示層疊有兩個記憶單元陣列(記憶單元陣列251a、記憶單元陣列251b)的結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個以上的記憶單元陣列的結構。
如上所述，藉由將上述實施方式1及實施方式2所示的電晶體應用於安裝在記憶單元250中的電晶體162，可 以提高導通特性，而不減少流過電晶體162的源極電極及汲極電極中的電流。另外，由於在電晶體162中設置有嵌入導電層，所以可以降低接觸電阻。再者，藉由在使氧化物半導體層及閘極絕緣層薄膜化的同時減少閘極絕緣層的覆蓋故障，可以使電晶體162微型化。因此，可以實現一體地具備記憶單元陣列251a、251b及週邊電路253的半導體裝置的高集體化、高速驅動化。
另外，由於使用至少包含銦、第3族元素、鋅及氧的非單晶氧化物半導體的電晶體162的截止電流小，因此藉由使用這種電晶體，能夠長期保持儲存資料。換言之，由於可以使更新工作的頻率極低，所以可以充分降低半導體裝置的耗電量。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式4
在本實施方式中，參照圖8A至圖11對將上述實施方式所示的半導體裝置應用於行動電話、智慧手機、電子書閱讀器等移動設備的例子進行說明。
在行動電話、智慧手機、電子書閱讀器等移動設備中，為了暫時儲存影像資料而使用SRAM或DRAM。這是因為閃速記憶體的回應速度較慢，因而閃速記憶體不適合於影像處理。另一方面，當將SRAM或DRAM用於影像資料的暫時儲存時，有如下特徵。
如圖8A所示，在一般的SRAM中，一個記憶單元由 電晶體801至電晶體806的六個電晶體構成，並且該電晶體801至電晶體806被X解碼器807和Y解碼器808驅動。電晶體803和電晶體805以及電晶體804和電晶體806分別構成反相器，能夠實現高速驅動。然而，由於一個記憶單元由六個電晶體構成，所以有記憶單元面積大的缺點。在設計規則的最小尺寸為F時，SRAM的記憶單元面積通常為100F2至150F2。因此，SRAM是各種記憶體中每比特位的單價最高的。
另一方面，在DRAM中，如圖8B所示，記憶單元由電晶體811和儲存電容器812構成，並且該電晶體811和儲存電容器812被X解碼器813和Y解碼器814驅動。由於一個單元由一個電晶體和一個電容器構成，所以所占的面積小。DRAM的記憶單元面積一般為10F2以下。但是，DRAM需要定期性地進行更新工作，因此即使在不進行改寫的情況下也消耗電力。
相對於此，上述實施方式所說明的半導體裝置的記憶單元面積為10F2左右，並且不需要頻繁的更新工作。從而，能夠縮小記憶單元面積，還能夠降低耗電量。
圖9示出移動設備的方塊圖。圖9所示的移動設備包括RF電路901、類比基帶電路902、數位基帶電路903、電池904、電源電路905、應用處理器906、快閃記憶體910、顯示器控制器911、儲存電路912、顯示器913、觸控感應器919、音頻電路917以及鍵盤918等。顯示器913具有顯示部914、源極驅動器915以及閘極驅動器 916。應用處理器906包括：CPU(Central Processing Unit：中央處理器)907；DSP(Digital Signal Processor：數位信號處理器)908；以及介面909(IF909)。儲存電路912一般由SRAM或DRAM構成，藉由將上述實施方式所說明的半導體裝置用於該部分，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
圖10示出將上述實施方式所說明的半導體裝置用於顯示器的儲存電路950的例子。圖10所示的儲存電路950包括記憶體952、記憶體953、開關954、開關955以及記憶體控制器951。另外，儲存電路950連接於顯示器控制器956及顯示器957，該顯示器控制器956對從信號線輸入的影像資料(輸入影像資料)及儲存於記憶體952及記憶體953中的資料(儲存影像資料)進行讀出及控制，並且該顯示器957根據來自顯示器控制器956的信號來進行顯示。
首先，藉由應用處理器(未圖示)形成某個影像資料(輸入影像資料A)。該輸入影像資料A藉由開關954被儲存在記憶體952中。然後，將儲存在記憶體952中的影像資料(儲存影像資料A)藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。
在輸入影像資料A沒有變化時，儲存影像資料A一般以30Hz至60Hz左右的週期從記憶體952藉由開關955由顯示器控制器956讀出。
另外，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關954被儲存在記憶體953中。在該期間儲存影像資料A也繼續定期性地藉由開關955從記憶體952被讀出。當在記憶體953中儲存完新的影像(儲存影像資料B)時，由顯示器957的下一個圖框開始讀出儲存影像資料B，並且將該儲存影像資料B藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。該讀出一直持續直到下一個新的影像資料儲存到記憶體952中。
如上所述，藉由由記憶體952及記憶體953交替進行影像資料的寫入和影像資料的讀出，來進行顯示器957的顯示。另外，記憶體952、記憶體953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施方式所說明的半導體裝置用於記憶體952及記憶體953，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
圖11示出電子書閱讀器的方塊圖。圖11所示的電子書閱讀器包括電池1001、電源電路1002、微處理器1003、快閃記憶體1004、音頻電路1005、鍵盤1006、儲存電路1007、觸摸屏1008、顯示器1009以及顯示器控制器1010。
在此，可以將上述實施方式所說明的半導體裝置用於圖11的儲存電路1007。儲存電路1007具有暫時保持書籍 內容的功能。作為該功能的例子，例如有使用者使用高亮功能的情況等。當使用者看電子書閱讀器時，有要在特定部分打標的情況。將該打標功能稱為高亮功能，是指：藉由改變顯示的顏色，添加下劃線，加粗文本，或改變文本字體類型，來示出與周圍的文本的差異。也是指：儲存且保持使用者所指定的部分的資訊的功能。當將該資訊長期保持時，也可以將該資訊拷貝到快閃記憶體1004。即使在此情況下，藉由採用上述實施方式所說明的半導體裝置，也能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
如上所述，本實施方式所示的移動設備安裝有根據上述實施方式的半導體裝置。因此，能夠實現以高速進行資訊的讀出、長期保持儲存資料且充分降低耗電量的移動設備。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式5
在本實施方式中，說明具備具有觸摸輸入功能的顯示部(觸摸屏)的電子裝置的一個例子，其中將上述實施方式所說明的電晶體應用於顯示部。
圖12A及圖12B是能夠進行翻蓋的平板終端。圖12A是打開的狀態，並且平板終端包括外殼9630、顯示部9631a、顯示部9631b、切換開關9034、電源開關9035、鍵盤顯示開關9036、顯示幕的區域9632a、顯示幕的區域 9632b、操作鍵9640、鉤子9033、開關9038以及觸摸屏的鍵盤用操作鍵9639。此外，作為一個例子，顯示部9631a的一半隻具有顯示的功能，並且另一半具有觸摸屏的功能，但是不侷限於該結構。也可以採用顯示部9631a的整個區域具有觸摸屏的功能的結構。在顯示部9631b中也同樣。
圖12B是合上的狀態，並且平板終端包括外殼9630、太陽能電池9633、充放電控制電路9634、電池9635以及DCDC轉換器9636。此外，在圖12B中，作為充放電控制電路9634的一個例子示出具有電池9635和DCDC轉換器9636的結構。
此外，平板終端能夠進行翻蓋，因此不使用時可以合上外殼9630。因此，可以保護顯示部9631a和顯示部9631b，而可以提供一種具有良好的耐久性且從長期使用的觀點來看良好的平板終端。
此外，圖12A和圖12B所示的平板終端還可以具有如下功能：顯示各種各樣的資訊(靜態影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資訊進行操作或編輯的觸摸輸入；藉由各種各樣的軟體(程式)控制處理等。
藉由利用安裝在平板終端的表面上的太陽能電池9633，可以將電力供應到觸摸屏或影像信號處理部等。注意，太陽能電池9633可以設置在外殼9630的一面或雙面，所以可以高效地對電池9635充電。另外，當作為電 池9635使用鋰離子電池時，有可以實現小型化等的優點。
另外，參照圖12C所示的方塊圖而對圖12B所示的充放電控制電路9634的結構和工作進行說明。圖12C示出太陽能電池9633、電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3以及顯示部9631，電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3對應圖12B所示的充放電控制電路9634。
首先，說明在利用外光使太陽能電池9633發電時的工作的例子。使用DCDC轉換器9636對太陽能電池9633所產生的電力進行升壓或降壓以使它成為用來對電池9635進行充電的電壓。並且，當利用來自太陽能電池9633的電力使顯示部9631工作時使開關SW1導通，並且，利用轉換器9637將其升壓或降壓到顯示部9631所需要的電壓。另外，可以採用當不進行顯示部9631中的顯示時，使SW1成為截止且使SW2成為導通來對電池9635進行充電的結構。
注意，作為充電單元的一個例子示出太陽能電池9633，也可以使用其他單元使電池9635充電。此外，也可以組合其他充電單元進行充電。
如上述實施方式所說明，藉由將提高了導通特性並降低了接觸電阻的電晶體應用於具有觸摸輸入功能的顯示部(觸摸屏)，可以實現圖12A至圖12C所示的電子裝置的高速驅動化、低耗電量化。此外，只要在顯示部(觸摸 屏)中具備上述實施方式所說明的電晶體，就不侷限於圖12A至圖12C所示的電子裝置。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
162‧‧‧電晶體
250‧‧‧記憶單元
251a‧‧‧記憶單元陣列
251b‧‧‧記憶單元陣列
253‧‧‧週邊電路
254‧‧‧電容元件
400‧‧‧基板
401‧‧‧閘極電極
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
405‧‧‧導電層
405a‧‧‧導電層
405b‧‧‧導電層
405c‧‧‧導電層
405d‧‧‧導電層
408‧‧‧層間絕緣層
413‧‧‧氧化物半導體層
420‧‧‧電晶體
430‧‧‧電晶體
440‧‧‧電晶體
450‧‧‧電晶體
465‧‧‧導電層
465a‧‧‧導電層
465b‧‧‧導電層
466a‧‧‧氧化物半導體層
466b‧‧‧氧化物半導體層
481a‧‧‧導電層
481b‧‧‧導電層
485a‧‧‧開口部
485b‧‧‧開口部
491‧‧‧絕緣層
801‧‧‧電晶體
803‧‧‧電晶體
804‧‧‧電晶體
805‧‧‧電晶體
806‧‧‧電晶體
807‧‧‧X解碼器
808‧‧‧Y解碼器
811‧‧‧電晶體
812‧‧‧儲存電容器
813‧‧‧X解碼器
814‧‧‧Y解碼器
901‧‧‧RF電路
902‧‧‧類比基帶電路
903‧‧‧數字基帶電路
904‧‧‧電池
905‧‧‧電源電路
906‧‧‧應用處理器
907‧‧‧CPU
908‧‧‧DSP
909‧‧‧介面
910‧‧‧快閃記憶體
911‧‧‧顯示器控制器
912‧‧‧儲存電路
913‧‧‧顯示器
914‧‧‧顯示部
915‧‧‧源極驅動器
916‧‧‧閘極驅動器
917‧‧‧音頻電路
918‧‧‧鍵盤
919‧‧‧觸控感應器
950‧‧‧儲存電路
951‧‧‧記憶體控制器
952‧‧‧記憶體
953‧‧‧記憶體
954‧‧‧開關
955‧‧‧開關
956‧‧‧顯示器控制器
957‧‧‧顯示器
1001‧‧‧電池
1002‧‧‧電源電路
1003‧‧‧微處理器
1004‧‧‧快閃記憶體
1005‧‧‧音頻電路
1006‧‧‧鍵盤
1007‧‧‧儲存電路
1008‧‧‧觸摸屏
1009‧‧‧顯示器
1010‧‧‧顯示器控制器
9033‧‧‧鉤子
9034‧‧‧開關
9035‧‧‧電源開關
9036‧‧‧鍵盤顯示開關
9038‧‧‧開關
9630‧‧‧外殼
9631‧‧‧顯示部
9631a‧‧‧顯示部
9631b‧‧‧顯示部
9632a‧‧‧區域
9632b‧‧‧區域
9633‧‧‧太陽能電池
9634‧‧‧充放電控制電路
9635‧‧‧電池
9636‧‧‧DCDC轉換器
9637‧‧‧轉換器
9038‧‧‧開關
9639‧‧‧鍵盤用操作鍵
9640‧‧‧操作鍵
在圖式中：圖1是說明半導體裝置的一個方式的圖；圖2A至圖2D是說明半導體裝置的製造方法的一個方式的圖；圖3是說明半導體裝置的一個方式的圖；圖4是說明半導體裝置的一個方式的圖；圖5是說明半導體裝置的一個方式的圖；圖6A和圖6B是示出半導體裝置的一個方式的剖面圖及平面圖；圖7A和圖7B是示出半導體裝置的一個方式的電路圖及立體圖；圖8A和圖8B是示出半導體裝置的一個方式的電路圖；圖9是示出半導體裝置的一個方式的方塊圖；圖10是示出半導體裝置的一個方式的方塊圖；圖11是示出半導體裝置的一個方式的方塊圖；圖12A至圖12C是示出電子裝置的一個方式的圖。
400‧‧‧基板
401‧‧‧閘極電極
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
405a‧‧‧導電層
405b‧‧‧導電層
408‧‧‧層間絕緣層
420‧‧‧電晶體
465a‧‧‧導電層
465b‧‧‧導電層
481a‧‧‧導電層
481b‧‧‧導電層
491‧‧‧絕緣層

Claims (21)

  1. 一種半導體裝置，包括：具有第一開口及第二開口的第一絕緣層；該第一開口中的第一導電層；該第二開口中的第二導電層；接觸於該第一導電層的上表面的第三導電層；接觸於該第二導電層的上表面的第四導電層；覆蓋該第三導電層的端部且接觸於該第一導電層的上表面的第一層；覆蓋該第四導電層的端部且接觸於該第二導電層的上表面的第二層；該第三導電層、該第四導電層、該第一層及該第二層上的氧化物半導體層；該氧化物半導體層上的第二絕緣層；以及該第三導電層與該第四導電層之間的該第二絕緣層上的第五導電層。
  2. 根據申請專利範圍第1項之半導體裝置，還包括：接觸於該第一導電層的上表面的第六導電層，其中第三開口設置在該第三導電層與該第六導電層之間；以及接觸於該第二導電層的上表面的第七導電層，其中第四開口設置在該第四導電層與該第七導電層之間，其中該第一層接觸於該第三開口中的該第一導電層的上表面， 並且該第二層接觸於該第四開口中的該第二導電層的上表面。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第一層接觸於該第三導電層的上表面及側表面，並且該第二層接觸於該第四導電層的上表面及側表面。
  4. 根據申請專利範圍第1項之半導體裝置，其中該第三導電層薄於該第一層，並且該第四導電層薄於該第二層。
  5. 根據申請專利範圍第1項之半導體裝置，其中該第一絕緣層的上表面、該第一導電層的上表面及該第二導電層的上表面都設置在同一面上。
  6. 根據申請專利範圍第1項之半導體裝置，其中該第五導電層重疊於該第三導電層及該第四導電層。
  7. 根據申請專利範圍第1項之半導體裝置，其中該第五導電層不重疊於該第一層及該第二層。
  8. 一種半導體裝置，包括：具有第一開口及第二開口的第一絕緣層；該第一開口中的第一導電層；該第二開口中的第二導電層；接觸於該第一導電層的上表面的第三導電層；接觸於該第二導電層的上表面的第四導電層；覆蓋該第三導電層的端部且接觸於該第一導電層的上 表面的第五導電層；覆蓋該第四導電層的端部且接觸於該第二導電層的上表面的第六導電層；該第三導電層、該第四導電層、該第五導電層及該第六導電層上的氧化物半導體層；該氧化物半導體層上的第二絕緣層；以及該第三導電層與該第四導電層之間的該第二絕緣層上的第七導電層。
  9. 根據申請專利範圍第8項之半導體裝置，還包括：接觸於該第一導電層的上表面的第八導電層，其中第三開口設置在該第三導電層與該第八導電層之間；以及接觸於該第二導電層的上表面的第九導電層，其中第四開口設置在該第四導電層與該第九導電層之間，其中該第五導電層接觸於該第三開口中的該第一導電層的上表面，並且該第六導電層接觸於該第四開口中的該第二導電層的上表面。
  10. 根據申請專利範圍第8項之半導體裝置，其中該第五導電層接觸於該第三導電層的上表面及側表面，並且該第六導電層接觸於該第四導電層的上表面及側表面。
  11. 根據申請專利範圍第8項之半導體裝置， 其中該第三導電層薄於該第五導電層，並且該第四導電層薄於該第六導電層。
  12. 根據申請專利範圍第8項之半導體裝置，其中該第一絕緣層的上表面、該第一導電層的上表面及該第二導電層的上表面都設置在同一面上。
  13. 根據申請專利範圍第8項之半導體裝置，其中該第七導電層重疊於該第三導電層及該第四導電層。
  14. 根據申請專利範圍第8項之半導體裝置，其中該第七導電層不重疊於該第五導電層及該第六導電層。
  15. 一種半導體裝置，包括：具有第一開口及第二開口的第一絕緣層；該第一開口中的第一導電層；該第二開口中的第二導電層；接觸於該第一導電層的上表面的第三導電層；接觸於該第二導電層的上表面的第四導電層；覆蓋該第三導電層的端部且接觸於該第一導電層的上表面的第一氧化物半導體層；覆蓋該第四導電層的端部且接觸於該第二導電層的上表面的第二氧化物半導體層；該第三導電層、該第四導電層、該第一氧化物半導體層及該第二氧化物半導體層上的第三氧化物半導體層；該第三氧化物半導體層上的第二絕緣層；以及該第三導電層與該第四導電層之間的該第二絕緣層上的第五導電層。
  16. 根據申請專利範圍第15項之半導體裝置，還包括：接觸於該第一導電層的上表面的第六導電層，其中第三開口設置在該第三導電層與該第六導電層之間；以及接觸於該第二導電層的上表面的第七導電層，其中第四開口設置在該第四導電層與該第七導電層之間，其中該第一氧化物半導體層接觸於該第三開口中的該第一導電層的上表面，並且該第二氧化物半導體層接觸於該第四開口中的該第二導電層的上表面。
  17. 根據申請專利範圍第15項之半導體裝置，其中該第一氧化物半導體層接觸於該第三導電層的上表面及側表面，並且該第二氧化物半導體層接觸於該第四導電層的上表面及側表面。
  18. 根據申請專利範圍第15項之半導體裝置，其中該第三導電層薄於該第一氧化物半導體層，並且該第四導電層薄於該第二氧化物半導體層。
  19. 根據申請專利範圍第15項之半導體裝置，其中該第一絕緣層的上表面、該第一導電層的上表面及該第二導電層的上表面都設置在同一面上。
  20. 根據申請專利範圍第15項之半導體裝置，其中該第五導電層重疊於該第三導電層及該第四導電層。
  21. 根據申請專利範圍第15項之半導體裝置，其中 該第五導電層不重疊於該第一氧化物半導體層或該第二氧化物半導體層。
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