KR20030026838A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은, 미세화 및 고밀도화된 다층배선구조를 갖는 반도체장치 및 그 제조방법을 제공한다. 이러한 본 발명은, SOI 트랜지스터와 다층배선을 갖는 반도체장치의 제조방법에 있어서, 표면과 이면을 구비한 실리콘 기판을 준비하는 공정과, 실리콘 기판 표면상에 층간절연층을 형성하는 층간절연층 형성공정과, 층간절연층 사이에 다층배선을 형성하는 배선공정과, 층간절연층 위에 기판을 고정하는 기판고정공정과, 실리콘 기판을 이면으로부터 박막화하여 SOI층으로 하는 SOI층 형성공정과, SOI층에, 채널층과 그 이면측에 접하는 게이트전극을 형성하고, 채널층을 삽입하여 대향하는 소스 및 드레인을 형성하여 SOI 트랜지스터로 하는 트랜지스터 형성공정을 포함한다.

Description

반도체장치의 제조방법{METHOD OF PRODUCING SEMICONDUCTOR DEVICE}
본 발명은, 다층배선구조를 갖는 반도체장치의 제조방법 및 그 구조에 관한 것으로, 특히, 다마신(Damascene) 프로세스로 다층배선을 형성한 반도체장치의 제조방법 및 그 구조에 관한 것이다.
도 12는 종래의 다층배선구조를 갖는, 전체를 600으로 나타낸 반도체장치이다. 반도체장치(600)에서는, 실리콘 기판(101) 위에 산화실리콘의 절연층(102)이 설치되어 있다. 절연층(102) 위에는, 전체를 110으로 나타낸 SOI(Silicon On Insulator) 트랜지스터(박막트랜지스터)가 형성되어 있다. SOI 트랜지스터(110)는, 소스(111)와 드레인(112)에 삽입된 채널층(113)과, 채널층(113) 위에 설치된 게이트전극(114), 측벽(115)을 포함한다. SOI 트랜지스터(110) 상에는, 층간절연층(103)과 다층배선(120)이 설치되어 있다. 다층배선(120)은, SOI 트랜지스터(110)의 소스(111) 또는 드레인(112)에 접속된 콘택 플러그(121)와 콘택 플러그(121)끼리를 접속하는 배선층(122)으로 이루어진다.
SOI 트랜지스터(110) 위에 층간절연층(103)을 퇴적시킨 경우, 도 13에 나타낸 것처럼, 게이트전극 등의 요철에 의해 층간절연층(103)의 표면에 단차가 생긴다. 이 때문에, 층간절연층(103) 사이에 콘택 플러그(121) 등을 형성하는 리소그래피 공정으로 포커스마진의 확보가 어렵게 되고, 특히, 콘택 플러그(121) 등이 미세화된 경우에, 이들의 형성이 곤란하였다. 이에 따라, CMP법을 사용하여 층간절연층(103) 표면을 평탄화하였지만, 이러한 평탄화에도 한계가 있어 콘택 플러그 등의 미세화에 대응한 충분한 평탄성을 얻는 것이 곤란하였다.
또한, 도 12와 같은 다층배선구조를 사용하더라도, 배선의 고밀도화에는 한계가 있었다.
그래서 본 발명은, 미세화 및 고밀도화된 다층배선구조를 갖는 반도체장치의 제조방법 및 그 구조를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 반도체장치의 단면도,
도 2는 본 발명의 실시예 1에 따른 반도체장치의 제조공정도,
도 3은 본 발명의 실시예 1에 따른 반도체장치의 제조공정도,
도 4는 본 발명의 실시예 2에 따른 반도체장치의 단면도,
도 5는 본 발명의 실시예 2에 따른 반도체장치의 제조공정도,
도 6은 본 발명의 실시예 3에 따른 반도체장치의 단면도,
도 7은 본 발명의 실시예 3에 따른 반도체장치의 제조공정도,
도 8은 본 발명의 실시예 3에 따른 반도체장치의 제조공정도,
도 9는 본 발명의 실시예 4에 따른 반도체장치의 단면도,
도 10은 본 발명의 실시예 4에 따른 반도체장치의 제조공정도,
도 11은 본 발명의 실시예 5에 따른 반도체장치의 단면도,
도 12는 종래의 반도체장치의 단면도,
도 13은 종래의 반도체장치의 제조중의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 기판2 : 절연층
3 : 층간절연층4 : 보호막
10 : 다층배선11 : 콘택 플러그
12 : 배선층13 : 콘택홀
20 : SOI 트랜지스터21 : 소스
22 : 드레인23 : 채널층
24 : 게이트전극25 : 측벽
26 : 기판28 : 배선홈
100 : 반도체장치
본 발명은, SOI 트랜지스터와 다층배선을 갖는 반도체장치의 제조방법에 있어서, 표면과 이면을 구비한 실리콘 기판을 준비하는 공정과, 그 실리콘 기판의 표면 위에 층간절연층을 형성하는 층간절연층 형성공정과, 그 층간절연층 내에 다층배선을 형성하는 배선공정과, 그 층간절연층 위에 기판을 고정하는 기판고정공정과, 그 실리콘 기판을 이면으로부터 박막화하여 SOI층으로 하는 SOI층 형성공정과, 그 SOI층에, 채널층과 그 이면 위의 게이트전극을 형성하고, 그 채널층을 삽입하여 대향하는 소스 및 드레인을 형성하여 SOI 트랜지스터로 하는 트랜지스터 형성공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법이다.
이러한 반도체장치의 제조방법에서는, 표면단차가 있는 SOI 트랜지스터의 하부에, SOI 트랜지스터의 형성에 앞서 다층배선을 제작하기 때문에, 층간절연층 상면의 평탄성이 향상되고, 미세패턴의 리소그래피가 가능해진다. 이 때문에, 미세화된 다층배선의 제작이 가능해진다. 또한, 배선의 자유도가 증가해 고집적화된 반도체장치의 제작이 가능해진다.
상기 배선공정은, 상기 층간절연층에 콘택홀과 배선홈을 형성하는 공정과, 그 층간절연층 상에, 그 콘택홀과 그 배선홈을 채우는 도전성 재료층을 퇴적시키는 공정과, 그 층간절연층 상면으로부터 그 도전성 재료층을 연마하여, 그 콘택홀과 그 배선홈 안에 그 도전성 재료층을 남겨 다층배선으로 하는 공정을 포함하는 것이어도 된다.
이와 같이, 듀얼 다마신 프로세스로 다층배선을 제작함으로써, 미세한 다층배선을 용이하게 형성할 수 있다.
상기 배선공정은, a) 상기 층간절연층에 콘택홀을 형성하는 공정과, 그 콘택홀을 채우는 도전성 재료층을 퇴적시키는 공정과, 그 층간절연층 상면으로부터 그 도전성 재료층을 연마하여, 그 콘택홀 안에 그 도전성 재료층을 남겨 콘택 플러그로 하는 공정을 포함하는 콘택 플러그 형성공정과, b) 그 층간절연층 위에 배선층을 형성하는 공정과, 그 배선층 위에 제 2 층간절연층을 퇴적시키는 공정을 포함하는 배선층 형성공정을 포함하는 것이어도 된다.
이와 같이, 배선층은, 패터닝 등을 사용한 통상의 배선층 형성공정을 사용하여 형성하여도 된다.
상기 배선공정은, a) 상기 층간절연층에 콘택홀을 형성하는 공정과, 그 콘택홀을 채우는 도전성 재료층을 퇴적시키는 공정과, 그 층간절연층 상면으로부터 그 도전성 재료층을 연마하여, 그 콘택홀 안에 그 도전성 재료층을 남겨 콘택 플러그로 하는 공정을 포함하는 콘택 플러그 형성공정과, b) 그 층간절연층 위에 제 2 층간절연층을 퇴적시키는 공정과, 그 제 2 층간절연층에 배선홈을 형성하는 공정과, 그 제 2 층간절연층 위에 그 배선홈을 채우는 제 2 도전성 재료층을 퇴적시키는 공정과, 그 제 2 층간절연층 상면으로부터 그 제 2 도전성 재료층을 연마하여, 그 배선홈 안에 그 제 2 도전성 재료층을 남겨 배선층으로 하는 공정을 포함하는 배선층 형성공정을 포함하는 것을 특징으로 하는 제조방법이어도 된다.
이와 같이, 싱글 다마신 프로세스로 다층배선을 제작함으로써, 미세한 다층배선을 용이하게 형성할 수 있음과 동시에, 제조공정의 삭감이 가능해진다.
상기 SOI층 형성공정은 그 실리콘 기판을 박막화한 뒤에, 그 실리콘 기판에 분리홈을 형성하여, 전기적으로 분리된 복수의 SOI층을 형성하는 공정을 포함하여도 된다. 복수의 트랜지스터를 갖는 반도체장치를 제조하기 위해서이다.
또한, 상기 기판고정공정 전에, 상기 층간절연층 형성공정과 상기 배선공정의 쌍으로 이루어진 공정을, 복수회 하여도 상관없다.
이에 따라, 복수의 배선층으로 이루어진 다층배선을 형성할 수 있어 고집적화가 가능해진다.
또한, 본 발명은, 상기 트랜지스터 형성공정 후에, 상기 SOI 트랜지스터의 상기 게이트전극 측에, 층간절연층을 퇴적시키는 공정과, 그 층간절연층 내에, 그 SOI 트랜지스터에 접속된 다층배선을 형성하는 공정을 포함하는 것을 특징으로 하는 제조방법이기도 하다.
이러한 제조방법을 사용함으로써, SOI 트랜지스터의 상부, 하부 쌍방에 다층배선을 형성할 수 있다. 이에 따라, 배선의 자유도가 증가함과 동시에, 더욱 고집적화된 반도체장치를 얻을 수 있다.
또한, 본 발명은, SOI 트랜지스터와 다층배선을 갖는 반도체 장치에 있어서, 기판과, 그 기판 위에 설치된 층간절연층과, 그 층간절연층 위에 설치되어 그 기판과 반대측에 게이트전극을 갖는 SOI 트랜지스터를 포함하고, 그 층간절연층 내에, 그 SOI 트랜지스터에 접속된 다층배선이 설치된 것을 특징으로 하는 반도체장치이기도 하다.
이러한 구조를 사용함으로써, 반도체장치의 집적화 및 소형화가 가능해진다.
상기 층간절연층 내에 설치된 다층배선이, 복수의 층으로 이루어진 배선층의 사이를 콘택 플러그로 접속한 다층배선이어도 된다.
또한, 배선의 자유도를 증가시켜, 고집적화하기 위해서이다.
또한, 본 발명은, 상기 SOI 트랜지스터의 상기 게이트전극측에 층간절연층과, 그 층간절연층 내에 설치되어, 그 SOI 트랜지스터에 접속된 다층배선을 포함하는 것을 특징으로 하는 반도체 장치이기도 하다.
이러한 반도체 장치에서는, SOI 트랜지스터의 상부 및 하부에 다층배선이 형성되어 있기 때문에, 배선의 자유도가 늘어남과 동시에, 반도체 장치의 집적화 및 소형화가 가능해진다.
[발명의 실시예]
(실시예 1)
도 1은, 본 실시예 1에 따른 전체를 100으로 나타낸 다층배선구조를 갖는 반도체 장치의 단면도이다.
반도체장치(100)는, 예를 들면 실리콘으로 이루어진 기판(1)을 포함한다. 기판(1) 위에는, 예를 들면 산화실리콘으로 이루어진 절연층(2)이 설치되어 있다. 절연층(2) 위에는, 층간절연층(3)이 설치되고, 그 안에 배선층(11)과 콘택 플러그(12)로 이루어진 다층배선(10)이 형성되어 있다. 층간절연층(3) 위에는, SOI 트랜지스터(박막트랜지스터)(20)가 형성되어 있다. SOI 트랜지스터(20)는 소스(21), 드레인(22) 및 이들에 삽입된 채널층(23)과, 채널층(23) 위에 형성된 게이트전극(24)과 측벽(25)을 포함한다. SOI 트랜지스터(20) 위에는 예를 들면 산화 실리콘으로 이루어진 보호막(4)이 형성되어 있다.
다음에, 도 2 및 도 3을 사용하여, 본 실시예에 따른 반도체장치(100)의 제조방법에 관해서 설명한다. 이러한 제조방법은, 이하의 공정 1∼10을 포함한다. 이러한 제조방법에서는, 싱글 다마신 프로세스를 사용하여 다층배선을 형성한다(공정2∼5).
공정1: 도 2a에 나타낸 것처럼, 예를 들면 실리콘으로 이루어지는 기판(26)을 준비한다.
공정2: 도 2b에 나타낸 것처럼, 기판(26) 위에, 예를 들면 산화실리콘으로 이루어진 층간절연층(3)을 약 400nm 퇴적시킨다. 퇴적공정에는, 예를 들면 CVD법을 사용한다. 계속해서, 일반적인 리소그래피기술, 에칭기술을 사용하여, 콘택홀(13)을 형성한다.
이러한 공정에서는, 층간절연층(3)의 하지가 평탄한 기판(26)이기 때문에, 층간절연층(3)의 표면도 평탄하게 된다.
공정3: 도 2c에 나타낸 것처럼, 예를 들면 10nm의 TiN막과 10nm의 Ti막으로 이루어진 장벽 금속막과, 예를 들면, 300nm의 W막을 콘택홀(13)을 매립하도록 형성한다. 이러한 공정에는, 예를 들면 CVD법을 사용한다. 계속해서 CMP법을 사용하여 층간절연층(3) 위의 W막과 장벽 금속막을 제거하고, 개구부내에 매립된 콘택 플러그(12)를 형성한다.
공정4: 도 2d에 나타낸 것처럼, 층간절연층(3)을 퇴적시켜, 이것을 패터닝하여 배선홈(28)을 형성한다.
공정5: 도 2e에 나타낸 것처럼, 스퍼터링법을 사용하여 Ta막으로 이루어진장벽 금속막을 형성하고, 전해도금법을 사용하여 Cu막을 형성한다. 계속해서, CMP 법을 사용하여, 층간절연층(3) 위의 장벽 금속막과 Cu막을 제거하여, 배선홈(28)에 매립된 배선층(11)을 형성한다. 이에 따라, 콘택 플러그(12)와 배선층(11)으로 이루어진 다층배선(10)이 형성된다.
공정6: 도 2f에 나타낸 것처럼, 층간절연층(3) 위에, 예를 들면, 1㎛의 산화실리콘으로 이루어진 절연층(2)을 CVD법으로 형성한다.
공정7: 도 3g에 나타낸 것처럼, 별도로 준비한 실리콘 등의 기판(1)을 절연층(2) 위에 접합한다. 접합은, 절연층(2) 위에 기판(1)을 적재하고, 가압하면서 가열한다.
공정8: 도 3h에 나타낸 것처럼, 예를 들면, 기계적연마법을 사용하여, 기판(26)을 500nm이하, 바람직하게는 100nm 정도로 박막화한다. 이 박막화된 기판(26)이, SOI 트랜지스터가 형성되는 SOI층이 된다.
이때, 도 3h 이후의 도면은, 도 3g까지의 도면과, 상하방향이 반대로 되어있다.
공정9: 도 3i에 나타낸 것처럼, 기판(SOI층)(26)을 식각하여, 소자분리를 행한다(메사(mesa)분리). 계속해서, 기판(26) 전체가 채널층에 필요한 농도가 되도록, 이온주입을 행한다(채널주입).
공정10: 도 3j에 나타낸 것처럼, 기판(26) 위에, 예를 들면, 약 3nm의 산화실리콘으로 이루어진 게이트 산화막을 형성한 뒤, 전면에, 예를 들면 다결정 실리콘막을 퇴적시킨다. 계속해서, 다결정 실리콘막을 패터닝함으로써, 게이트전극(24)을 형성한다. 계속해서, 전면에, 예를 들면, 산화실리콘막을 CVD법에 의해 퇴적시킨 후, 식각법을 사용하여 게이트전극(24) 측면에 측벽(25)을 형성한다. 다음에 이러한 게이트전극(24)과 측벽(25)을 마스크에 사용하여 이온주입함으로써, 게이트전극(24)의 양측에, 소스(21), 드레인(22)을 형성한다. 최후에, 전면에, 예를 들면 산화실리콘으로 이루어진 보호막(4)을 CVD법에 의해 퇴적시킨다.
이상의 공정으로 도 1에 나타낸 다층배선구조를 갖는 반도체장치(100)가 완성된다.
이와 같이, 본 실시예에 따른 반도체장치(100)의 제조방법에서는, 표면단차가 있는 SOI 트랜지스터(20) 하부에, SOI 트랜지스터(20) 형성에 앞서 다층배선(10)을 제작한다. 이 때문에, 층간절연층(3) 상면의 평탄성이 향상하여, 콘택 플러그(12) 등의 미세패턴의 리소그래피가 가능해지고, 미세화된 다층배선(10)의 제작이 가능해진다. 또한, 배선의 자유도가 증가하여, 고집적화된 반도체장치의 제작이 가능해진다.
(실시예 2)
도 4는, 본 실시예 2에 따른, 전체를 200으로 나타낸 다층배선구조를 갖는 반도체장치이다. 도면에서, 도 1과 동일부호는, 동일 또는 상당 부분을 나타낸다.
이러한 반도체장치(200)에서는, 다층배선(10)의 배선층(11)과 콘택 플러그(12)가 듀얼 다마신 프로세스에 의해 동시에 형성된다.
도 5를 사용하여, 반도체장치(20)의 제조방법에 대해서, 간단히 설명한다. 우선, 도 5a에 나타낸 것처럼, 예를 들면 실리콘으로 이루어진 기판(26)을 준비하고, 계속해서, 도 5b에 나타낸 것처럼, 예를 들면 산화실리콘으로 이루어진 층간절연층(3)을 퇴적하여, 콘택홀(13)을 형성한다.
다음에, 도 5c에 나타낸 것처럼, 식각에 의해 배선홈(28)을 형성한다.
다음에, 도 5d에 나타낸 것처럼, 스퍼터링법을 사용하여 Ta막으로 이루어진 장벽 금속막을 형성하고, 스퍼터링법과 전해도금법을 사용하여 Cu막을 형성한다. 계속해서, CMP법을 사용하여, 층간절연층(3) 위의 장벽 금속막과 Cu막을 제거하고, 배선홈(28)에 매립된 배선층(11)과 콘택홀(13)에 매립된 콘택 플러그(12)를 동시에 형성한다(듀얼 다마신 프로세스). 이에 따라, 콘택 플러그(12)와 배선층(11)으로 이루어진 다층배선(10)이 형성된다.
다음에, 도 5e에 나타낸 것처럼, 예를 들면 산화실리콘으로 이루어진 절연층(2)을 형성한 후에, 상기 실시예 1의 공정7∼공정10(도 3g∼3j)을 행함으로써, 반도체장치(200)는 완성된다.
이와 같이, 본 실시예에 따른 반도체장치(200)의 제조방법에서는, 다층배선상(10)에 SOI 트랜지스터(20)를 형성함으로써, 미세화 및 집적화된 다층배선구조를 용이하게 제작할 수 있다. 특히, 듀얼 다마신 프로세스를 적용함으로써, 제조공정의 간략화가 가능해진다.
(실시예 3)
도 6은 본 실시예 3에 따른 전체를 300으로 나타낸 다층배선구조를 갖는 반도체장치이다. 도면에서, 도 1과 동일부호는, 동일 또는 상당 부분을 나타낸다.
반도체장치(300)에서는, 상술한 반도체장치(200)의 하층부에, 다층배선(30,40)이 설치되어 있다.
도 7 및 도 8을 사용하여, 반도체장치(300)의 제조방법에 대해서 설명한다. 도 7a∼7d에 나타낸 공정은, 상술한 실시예 2의 도 5a∼5d의 공정과 마찬가지의 공정이다.
이러한 공정에 계속해서, 도 7e에 나타낸 것처럼, 다층배선(10)을 형성한 층간절연층(3) 위에, 예를 들면 산화실리콘으로 이루어진 제 2 층간절연층(33)을 퇴적시킨다.
다음에, 도 8f에 나타낸 것처럼, 다층배선(10)의 형성공정과 같은 듀얼 다마신 프로세스를 사용하여, 제 2 층간절연층(33) 내에 다층배선(30)을 형성한다.
다음에, 제 2 층간절연층(33) 위에, 예를 들면 산화실리콘으로 이루어진 제 3 층간절연층(43)을 퇴적시킨다. 계속해서, 다층배선 30의 형성공정과 같은 듀얼 다마신 프로세스를 사용하여, 제 3 층간절연층(43) 내에 다층배선 40을 형성한다.
제 3 층간절연층(43) 위에, 예를 들면 산화실리콘으로 이루어진 절연층(2)을 퇴적시킨다.
다음에, 상기 실시예 1의 공정7∼공정10(도 3g∼3j)을 행함으로써, 반도체장치(300)가 완성된다.
본 실시예에 따른 반도체장치(300)의 제조방법에서는, 다층배선구조(10, 30, 40)를 형성한 후에 SOI 트랜지스터(20)를 형성하기 때문에, 하지가 평탄한 상태에서 다층배선구조의 제작을 할 수 있다. 이 때문에, 미세구조의 다층배선도 용이하게 형성할 수 있게 된다. 특히, 다층배선구조를, 표면의 평탄성이 높은 듀얼 다마신 프로세스를 사용하여 제작함으로써, 미세한 다층배선의 적층화가 가능해진다.
이때, 본 실시예에서는, 듀얼 다마신 프로세스를 사용한 경우에 대해서 설명하였지만, 실시예 1에 나타낸 것과 같은 싱글 다마신 프로세스를 사용해도 상관없다.
(실시예 4)
도 9는, 본 실시예 4에 따른 전체를 400으로 나타낸 다층배선구조를 갖는 반도체장치이다. 도면에서, 도 1과 동일부호는, 동일 또는 상당 부분을 나타낸다.
반도체장치(400)에서는, SOI 트랜지스터(20)의 하부에 다층배선 10이 설치됨과 동시에, SOI 트랜지스터(20)의 상부에도 다층배선 50이 설치되어 있다.
이러한 반도체장치(400)를 사용함으로써, SOI 트랜지스터(20)의 상부, 또는 하부 중 어느 한쪽에만 다층배선을 형성하는 경우와 비교하여, 배선의 자유도가 증가하여, 반도체장치(400)의 집적화에 대응할 수 있다.
다음에, 도 10을 사용하여, 본 실시예에 따른 반도체장치(400)의 제조방법에 관해서 설명한다.
우선, 도 10a에 나타낸 것처럼, 실시예 2와 같은 공정으로 다층배선(10)이 형성된 층간절연층(3) 위에, SOI 트랜지스터(20)를 형성한다.
다음에, 도 10b에 나타낸 것처럼, 예를 들면 산화실리콘으로 이루어진 제 4 층간절연층(53)을 퇴적시킨다.
다음에, 듀얼 다마신 프로세스를 사용하여, 다층배선(50)을 형성한다. 이때, 다층배선(50)은, SOI 트랜지스터(20)의 상부에 형성되기 때문에, 제 4층간절연층(53)의 표면의 평탄성은, 층간절연층(3)의 표면보다 나빠진다. 따라서, 다층배선 50은, 다층배선 10과 같은 정도로는 미세화할 수 없는 경우도 있을 수 있다.
또한, 다층배선 10, 50의 제작에는, 실시예 1에 나타낸 싱글 다마신 프로세스를 적용해도 상관없다.
이와 같이, 본 실시예에 따른 반도체장치의 제조방법에서는, SOI 트랜지스터(20)보다 아래쪽의 다층배선의 미세화가 가능해진다.
또한, 이러한 구조를 사용함으로써, 반도체장치의 다층배선의 자유도가 증가하여 반도체장치의 집적화가 가능해진다.
(실시예 5)
도 11은 본 실시예 5에 따른 전체를 500으로 나타낸 다층배선구조를 갖는 반도체장치이다. 도면에서, 도 1과 동일부호는, 동일 또는 상당 부분을 나타낸다. 반도체장치 500에서는, 반도체장치 300과 마찬가지로, SOI 트랜지스터(20)의 하부에 다층배선 10, 30, 40이 설치되어 있다. SOI 트랜지스터(20)의 상부에도 다층배선(50)이 설치되어 있다.
이러한 구조를 사용함으로써, 다층배선의 자유도가 증가하여 반도체장치의 집적화에 대응할 수 있다.
반도체장치(500)는, 실시예 3의 제조공정에 의해 다층배선 10, 30, 40을 형성한 뒤에, 실시예 4와 마찬가지로, SOI 트랜지스터(20)의 상부에 다층배선 50을 형성하여 제작된다.
이때, SOI 트랜지스터(20)의 하부 및 상부와 함께 배선층을 더 다층화해도 상관없다. 또한, 다층배선의 제작은, 다마신 프로세스, 듀얼 다마신 프로세스의 어느 쪽의 프로세스를 사용해도 상관없다.
이상의 설명으로부터 명백한 것처럼, 본 발명에 따른 반도체장치의 제조방법을 이용함으로써 미세화된 다층배선의 제작이 가능해진다.
또한, 이러한 제조방법을 사용함으로써, 배선의 자유도가 증가하여 고집적화된 반도체장치의 제작이 가능해진다.
본 발명에 따른 반도체장치에서는, 반도체장치의 집적화, 소형화가 가능해진다.

Claims (3)

  1. SOI 트랜지스터와 다층배선을 갖는 반도체장치의 제조방법에 있어서,
    표면과 이면을 구비한 실리콘 기판을 준비하는 공정과,
    그 실리콘 기판의 표면상에 층간절연층을 형성하는 층간절연층 형성공정과,
    그 층간절연층 내에 다층배선을 형성하는 배선공정과,
    그 층간절연층 위에 기판을 고정하는 기판고정공정과,
    그 실리콘 기판을 이면으로부터 박막화하여 SOI층으로 하는 SOI층 형성공정과,
    그 SOI층에, 채널층과 그 이면상의 게이트전극을 형성하고, 그 채널층을 삽입하여 대향하는 소스 및 드레인을 형성하여 SOI 트랜지스터로 하는 트랜지스터형성공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 배선공정이,
    상기 층간절연층에 콘택홀과 배선홈을 형성하는 공정과,
    그 층간절연층 위에, 그 콘택홀과 그 배선홈을 채우는 도전성 재료층을 퇴적시키는 공정과,
    그 층간절연층의 상면으로부터 그 도전성 재료층을 연마하고, 그 콘택홀과그 배선홈 안에 그 도전성 재료층을 남겨 다층배선으로 하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 배선공정이,
    a) 상기 층간절연층에 콘택홀을 형성하는 공정과,
    그 콘택홀을 채우는 도전성 재료층을 퇴적시키는 공정과,
    그 층간절연층의 상면으로부터 그 도전성 재료층을 연마하여, 그 콘택홀 안에 그 도전성 재료층을 남겨 콘택 플러그로 하는 공정을 포함하는 콘택 플러그 형성공정과,
    b) 그 층간절연층 위에 제 2 층간절연층을 퇴적시키는 공정과,
    그 제 2 층간절연층에 배선홈을 형성하는 공정과,
    그 제 2 층간절연층 위에, 그 배선홈을 채우는 제 2 도전성 재료층을 퇴적시키는 공정과,
    그 제 2 층간절연층의 상면으로부터 그 제 2 도전성 재료층을 연마하여, 그 배선홈 안에 그 제 2 도전성 재료층을 남겨 배선층으로 하는 공정을 포함하는 배선층 형성공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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