JP4736371B2 - 電気光学装置、及び投射型表示装置 - Google Patents

Description

本発明は、電気光学装置、及び投射型表示装置に関するものである。

従来、液晶装置等の電気光学装置においては、画素のドット毎にＴＦＴ（Thin Film Transistor）等の駆動素子を備えるアクティブマトリクス型が知られている。このような電気光学装置においては、その周辺部に転送回路が設けられており、当該転送回路がデータ線に信号電圧を付与することにより、ドット毎の駆動素子が動作するようになっている。

ここで、転送回路においては、複数のデータ線に画像信号を供給するためのスイッチング素子を備えており、当該スイッチング素子が駆動することで、所定のデータ線に画像信号を付与することが可能となっている。
しかしながら、当該転送回路のスイッチング素子においては、ゲート配線とソース配線との間に寄生容量が生じることで、電位が変動し、所望の電位を画素に供給することが難しくなるという問題があった。
このような寄生容量を軽減する手段として、トランスミッション素子と呼ばれる回路構成が一般的に知られている。当該トランスミッション素子は、ｎ型トランジスタとｐ型トランジスタを並列に配置した構成を有しており、正の寄生容量と負の寄生容量とが相殺し合うことにより、電位の変動を抑制することが可能となっている（例えば、特許文献１参照。）。
特開平０５−２１６４４１号公報

しかしながら、このようなトランスミッション素子を備える転送回路においては、ｎ型及びｐ型のトランジスタの各々を駆動するためのゲート電極が必要になるため、ゲート配線の本数が増加してしまうという問題があった。
本発明はこのような事情に鑑みてなされたもので、スイッチング素子の配線平面パターンの簡素化を実現できる電気光学装置、及び投射型表示装置を提供することを目的とする。

本発明者は、トランスミッション素子に代表されるような複数のスイッチング素子を備える回路において、配線数の増加に伴って回路の平面パターンが複雑化してしまうことに着目した。
また、近年の電気光学装置においては、画素の高精細化が要求されており、例えば、液晶ライトバルブにおいては１０μｍ以下の画素ピッチが要求されている。本発明者は、このような高精細化に伴って、走査線や転送回路の配線幅やピッチの微細化が要求されると、上記のような複雑な回路パターンにおいては、配線抵抗の観点から良好な表示特性を有する電気光学装置を実現できないことを見出した。従って、配線が複雑となっても、良好な表示特性を得るための充分な線幅が必要となることを見出した。
そこで、本発明者は、上記に基づいて以下の手段を有する本発明を想到した。

即ち、本発明の電気光学装置は、ソース領域、ドレイン領域、及びチャネル領域を有する半導体層と、ゲート絶縁膜を介して前記半導体層に対向配置されたゲート電極と、からなるスイッチング素子を備えた電気光学装置であって、前記ソース領域、前記ドレイン領域、及び前記ゲート電極のうちの少なくともいずれかは、前記半導体層よりも下層側に設けられた下層配線に接続されていることを特徴としている。
本発明においては、「上層側」及び「下層側」とは、半導体層の鉛直方向における上下の位置関係を意味している。また、「上層側」及び「下層側」とは、半導体層を構成する層膜よりも上層側及び下層側を意味するものであり、半導体層の直上及び直下に位置する部位のみを意味するものではない。
また、本発明において、電気光学装置とは、電界により物質の屈折率が変化して光の透過率を変化させる電気光学効果を有するものの他、電気エネルギーを光学エネルギーに変換するもの等も含んで総称するものである。

このように、本発明においては、下層配線を介してゲート信号をゲート電極に付与することができる。また、下層配線を介してソース信号を半導体層に付与することができる。もしくは、下層配線を介して半導体層のドレイン信号を各種素子に付与することができる。また、スイッチング素子を構成する配線構造が立体化されるので、配線数や半導体層の数が増加した場合でも、当該配線を積層構造として配置することができる。従って、このような積層構造が形成されることにより、配線を配置するための平面面積が増加することなく、所定の平面面積内に配線を形成できる。また、平面的に配線を配置する場合では、配線の微細化に伴って配線幅やピッチが制限されてしまい、配線抵抗の上昇を招いてしまうが、本発明では、積層構造の中で各種配線の線幅やピッチの寸法を所望に設定できるので、当該寸法の自由度が大きくなり、配線抵抗の上昇を抑制できる。従って、充分な線幅でスイッチング素子が形成可能となるので、表示特性が優れた電気光学装置を実現できる。

また、上記の電気光学装置においては、前記ゲート電極は、前記下層配線に接続され、前記ソース領域及び前記ドレイン領域は、前記半導体層よりも上層側に設けられた上層配線に接続されていることを特徴としている。
ここで、「半導体層よりも上層側」とは、半導体層を構成する層膜よりも上層側を意味し、半導体層の直上に位置する部位のみを意味するものではない。
このようにすれば、下層配線を介してゲート信号をゲート電極に付与することができる。また、上層配線を介してソース信号を半導体層に付与することができる。もしくは、上層配線を介して半導体層のドレイン信号を各種素子に付与することができる。
従って、上記の電気光学装置と同様の効果が得られる。

また、上記の電気光学装置においては、前記ゲート電極は、前記半導体層よりも上層側に設けられた上層配線に接続され、前記ソース領域及び前記ドレイン領域は、前記下層配線に接続されていることを特徴としている。
このようにすれば、上層配線を介してゲート信号をゲート電極に付与することができる。また、下層配線を介してソース信号を半導体層に付与することができる。もしくは、下層配線を介して半導体層のドレイン信号を各種素子に付与することができる。
従って、上記の電気光学装置と同様の効果が得られる。

また、上記の電気光学装置においては、前記半導体層よりも下層側に遮光層が形成されていることを特徴としている。
このようにすれば、上記の電気光学装置と同様の効果が得られるだけでなく、半導体層に光が入射することに起因する光リークを抑制できる。

また、上記の電気光学装置においては、前記下層配線は、遮光層であることを特徴としている。
このようにすれば、上記の電気光学装置と同様の効果が得られるだけでなく、下層配線が光リークを抑制すると共に、当該下層配線を介してゲート信号、ソース信号、及びドレイン信号を付与することができる。

また、上記の電気光学装置においては、前記スイッチング素子は、前記ゲート電極を前記半導体層よりも下層側に備え、前記下層配線が延在することにより前記ゲート電極が形成されていることを特徴としている。
このようにすれば、上記の電気光学装置と同様の効果が得られるだけでなく、下層配線が延在することでゲート配線が構成されているので、当該下層配線を介してゲート信号をゲート電極に付与することができる。
また、下層配線は、屈曲部を有しつつ延在することでゲート電極を構成していることが好ましい。このように、屈曲部を有することで、一方向のみに延在することなく、限られた平面パターンの中で、所定の位置にゲート電極を配置することができる。例えば、下層配線をドレイン配線やソース配線に倣う方向に形成し、屈曲部を介して、ゲート電極のみのをチャネル領域に対向する位置に配置することができる。

また、上記の電気光学装置においては、前記スイッチング素子は、前記ゲート電極を前記半導体層よりも上層側に備え、前記下層配線は、コンタクトホールを介して前記ゲート電極と接続されていることを特徴としている。
このようにすれば、上記の電気光学装置と同様の効果が得られるだけでなく、下層配線とコンタクトホールを介して、ゲート信号をゲート電極に付与することができる。

また、上記の電気光学装置においては、前記スイッチング素子は、第１導電型の半導体層を有するスイッチング素子と、第２導電型の半導体層を有するスイッチング素子とを具備していることを特徴としている。
ここで、第１導電型の半導体層と第２導電型の半導体層においては、主キャリアが異なっているので、本発明は、上記の電気光学装置と同様の効果が得られるだけでなく、主キャリアが異なる半導体層を備えるスイッチング素子を実現できる。

また、上記の電気光学装置においては、前記スイッチング素子が、トランスミッション素子を構成することを特徴としている。
トランスミッションゲート素子の場合、逆導電型の２つのスイッチング素子を並列に接続する構成となっていることが一般に知られている。従って、必然的にゲート入力が２つ必要になる。これにより、スイッチング素子を１つのみ有する場合と比較して、配線の引き回しが混み合ってしまう。これを解消するために、配線の高精細化を図った場合では、配線抵抗が大きくなり、電気光学装置の表示特性に影響を与えてしまうという問題が顕著になる。
これに対し、本発明のスイッチング素子をトランスミッション素子に採用することにより、ゲート配線が増加した場合でも、当該ゲート配線が積層構造として構成されるので、積層構造の中でゲート配線、下層配線、上層配線の線幅や、ピッチの寸法を所望に設定できるので、当該寸法の自由度が大きくなり、配線抵抗の上昇を抑制できる。従って、制限された平面積内に充分な線幅でトランスミッション素子を形成することができる。従って、表示特性が優れた電気光学装置を実現できる。

また、上記の電気光学装置においては、前記トランスミッション素子は、サンプルホルダ回路又はデマルチプレクサ回路に設けられていることを特徴としている。
このようにすれば、スイッチング素子の構造が立体化されたサンプルホルダ回路やデマルチプレクサ回路を実現できる。また、配線数が増加した場合でも、当該配線を積層構造として配置された回路を実現できる。また、このように積層構造を形成することにより、配線を配置するための平面面積の増加が抑制された回路を実現できる。また、積層構造の中で配線の線幅やピッチの寸法を所望に設定することができ、当該寸法の自由度が大きくなり、充分な表示特性が得られる線幅でスイッチング素子を形成できる。

また、本発明の投射型表示装置は、先に記載の電気光学装置を光変調手段として備えたことを特徴としている。
このようにすれば、高精細な画像表示を実現できると共に、表示特性が優れた投射型表示装置を実現できる。

以下、本発明の実施形態について、図面を参照して説明する。
本実施形態では、電気光学装置の一形態である液晶装置について説明する。
なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
また、本明細書では、液晶装置の各構成部材における液晶層側を内側と呼び、その反対側を外側と呼ぶことにする。また、「非選択電圧印加時」および「選択電圧印加時」とは、それぞれ「液晶層への印加電圧が液晶のしきい値電圧近傍である時」および「液晶層への印加電圧が液晶のしきい値電圧に比べて十分高い時」を意味しているものとする。

（第１実施形態）
最初に、本発明の第１実施形態に係る液晶装置につき、図１〜図４を参照して説明する。第１実施形態に係る液晶装置は、一対の基板により液晶層が挟持された液晶パネルと、その液晶パネルの外側に各々配置された偏光板とを有するものである。なお、本実施形態では、スイッチング素子として薄膜トランジスタ（Thin Film Transistor、以下ＴＦＴという）素子を用いたアクティブマトリクス方式の透過型液晶パネルを例にして説明する。

（液晶パネルの回路図）
図１は、液晶パネルの回路図である。
透過型液晶パネルの画像表示領域を構成すべくマトリクス状に配置された複数のドットには、画素電極９が形成されている。また、その画素電極９の側方には、当該画素電極９への通電制御を行うためのスイッチング素子であるＴＦＴ素子３０が形成されている。このＴＦＴ素子３０のソース領域には、データ線６ａが電気的に接続されている。また、データ線６ａは、サンプルホルダ回路７０を介してデータ線駆動回路７１に接続されている。

サンプルホルダ回路７０は、各データ線６ａに対応したトランスミッション素子（スイッチング素子）７０ａを備えている。トランスミッション素子７０ａの各々には、ｎ型トランジスタ（スイッチング素子）とｐ型トランジスタ（スイッチング素子）とが設けられている。そして、当該トランジスタのソース領域に付与された画像信号Ｓ１、Ｓ２、…、Ｓｎは、データ線駆動回路７１の駆動信号に応じて、各データ線６ａに供給されるようになっている。
このようなトランスミッション素子７０ａを有するサンプルホルダ回路７０は、ｎ型トランジスタとｐ型トランジスタとを備えることにより、正の寄生容量と負の寄生容量を相殺させて、寄生容量に起因するデータ線６ａの電位変動を抑制するようになっている。
なお、画像信号Ｓ１、Ｓ２、…、Ｓｎは、各データ線６ａに対してこの順に線順次で供給してもよく、相隣接する複数のデータ線６ａに対してグループ毎に供給してもよい。

また、ＴＦＴ素子３０のゲートには、走査線３ａが電気的に接続されている。また、走査線３ａは、ゲート線駆動回路７２に接続されている。当該ゲート線駆動回路７２が駆動することにより、走査線３ａには、所定のタイミングでパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍが供給される。なお、走査信号Ｇ１、Ｇ２、…、Ｇｍは、各走査線３ａに対してこの順に線順次で印加する。

また、ＴＦＴ素子３０のドレイン領域には、画素電極９が電気的に接続されている。そして、走査線３ａから供給された走査信号Ｇ１、Ｇ２、…、Ｇｍにより、スイッチング素子であるＴＦＴ素子３０を一定期間だけオン状態にすると、データ線６ａから供給された画像信号Ｓ１、Ｓ２、…、Ｓｎが、各画素の液晶に所定のタイミングで書き込まれる。

液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、画素電極９と後述する共通電極との間に形成される液晶容量で一定期間保持される。
また、画素電極９と容量線３ｂとの間には、液晶容量と並列に蓄積容量１７が配置されており、液晶容量で保持された画像信号Ｓ１、Ｓ２、…、Ｓｎのリークを防止するようになっている。
このように、液晶に電圧信号が印加されると、印加された電圧レベルにより液晶分子の配向状態が変化する。これにより、液晶に入射した光が変調されて階調表示が可能となる。

（液晶パネルの平面構造）
図２は、液晶パネルの平面構造の説明図である。
本実施形態の液晶パネルでは、ＴＦＴアレイ基板上に、インジウム錫酸化物（Indium Tin Oxide、以下ＩＴＯという）等の透明導電性材料からなる矩形状の画素電極９（破線９ａによりその輪郭を示す）が、マトリクス状に配列形成されている。また、画素電極９の縦横の境界に沿って、データ線６ａ、走査線３ａおよび容量線３ｂが設けられている。本実施形態では、各画素電極９の形成された領域がドットであり、マトリクス状に配置されたドット毎に表示を行うことが可能な構造になっている。

ＴＦＴ素子３０は、ポリシリコン膜等からなる半導体層１ａを中心として形成されている。半導体層１ａのソース領域（後述）には、コンタクトホール５を介して、データ線６ａが電気的に接続されている。また、半導体層１ａのドレイン領域（後述）には、コンタクトホール８を介して、画素電極９が電気的に接続されている。一方、半導体層１ａにおける走査線３ａとの対向部分には、チャネル領域１ａ’が形成されている。なお走査線３ａは、チャネル領域１ａ’との対向部分においてゲート電極として機能する。

容量線３ｂは、走査線３ａに沿って略直線状に伸びる本線部（すなわち平面的に見て、走査線３ａに沿って形成された第１領域）と、データ線６ａとの交点からデータ線６ａに沿って前段側（図中上向き）に突出した突出部（すなわち平面的に見て、データ線６ａに沿って延設された第２領域）とによって構成されている。また、図２中に右上がりの斜線で示した領域には、第１遮光層１１ａが形成されている。そして、容量線３ｂの突出部と第１遮光層１１ａとがコンタクトホール１３を介して電気的に接続され、後述する蓄積容量が形成されている。

（液晶パネルの断面構造）
図３は、液晶パネルの断面構造の説明図であって、図２のＡ−Ａ’線における側面断面図である。
図３に示すように、液晶パネル６０は、ＴＦＴアレイ基板１０と、これに対向配置された対向基板２０と、これらの間に挟持された液晶層５０とを主体として構成されている。ＴＦＴアレイ基板１０は、ガラスや石英等の透光性材料からなる基板本体１０Ａ、およびその内側に形成されたＴＦＴ素子３０や画素電極９、配向膜１６などを主体として構成されている。一方の対向基板２０は、ガラスや石英等の透光性材料からなる基板本体２０Ａ、およびその内側に形成された共通電極２１や配向膜２２などを主体として構成されている。

ＴＦＴアレイ基板１０の表面には、後述する第１遮光層１１ａおよび第１層間絶縁膜１２が形成されている。そして、第１層間絶縁膜１２の表面に半導体層１ａが形成され、この半導体層１ａを中心としてＴＦＴ素子３０が形成されている。半導体層１ａにおける走査線３ａとの対向部分にはチャネル領域１ａ’が形成され、その両側にソース領域およびドレイン領域が形成されている。なお、このＴＦＴ素子３０はＬＤＤ（Lightly Doped Drain）構造を採用しているため、ソース領域およびドレイン領域に、それぞれ不純物濃度が相対的に高い高濃度領域と、相対的に低い低濃度領域（ＬＤＤ領域）とが形成されている。すなわち、ソース領域には低濃度ソース領域１ｂと高濃度ソース領域１ｄとが形成され、ドレイン領域には低濃度ドレイン領域１ｃと高濃度ドレイン領域１ｅとが形成されている。

半導体層１ａの表面には、ゲート絶縁膜２が形成されている。そして、ゲート絶縁膜２の表面に走査線３ａが形成されて、その一部がゲート電極を構成している。また、ゲート絶縁膜２および走査線３ａの表面には、第２層間絶縁膜４が形成されている。そして、第２層間絶縁膜４の表面にデータ線６ａが形成され、第２層間絶縁膜４に形成されたコンタクトホール５を介して、データ線６ａが高濃度ソース領域１ｄと電気的に接続されている。更に、第２層間絶縁膜４およびデータ線６ａの表面には、第３層間絶縁膜７が形成されている。そして、第３層間絶縁膜７の表面に画素電極９が形成され、第２層間絶縁膜４および第３層間絶縁膜７に形成されたコンタクトホール８を介して、画素電極９が高濃度ドレイン領域１ｅと電気的に接続されている。更に、画素電極９を覆うように、ポリイミド等からなる配向膜１６が形成されている。配向膜１６の表面にはラビング等が施され、非選択電圧印加時における液晶分子の配向方向を規制しうるようになっている。

なお、本実施形態では、半導体層１ａを延設して第１蓄積容量電極１ｆが形成されている。また、ゲート絶縁膜２を延設して誘電体膜が形成され、その表面に容量線３ｂが配置されて第２蓄積容量電極が形成されている。これらにより、上記の蓄積容量１７が構成されている。

また、ＴＦＴ素子３０の形成領域に対応するＴＦＴアレイ基板１０の表面に、第１遮光層１１ａが形成されている。第１遮光層１１ａは、液晶パネルに入射した光が、半導体層１ａのチャネル領域１ａ'、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃに侵入することを防止するものである。なお、第１遮光層１１ａは、第１層間絶縁膜１２に形成されたコンタクトホール１３を介して、前段あるいは後段の容量線３ｂと電気的に接続されている。これにより、第１遮光層１１ａは第３蓄積容量電極として機能し、第１層間絶縁膜１２を誘電体膜として、第１蓄積容量電極１ｆとの間に新たな蓄積容量が形成されている。

一方、データ線６ａ、走査線３ａおよびＴＦＴ素子３０の形成領域に対応する対向基板２０の表面には、第２遮光層２３が形成されている。第２遮光層２３は、液晶パネルに入射した光が、半導体層１ａのチャネル領域１ａ’や低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに侵入するのを防止するものである。また、対向基板２０および第２遮光層２３の表面には、ほぼ全面にわたってＩＴＯ等の導電体からなる共通電極２１が形成されている。更に、共通電極２１の表面には、ポリイミド等からなる配向膜２２が形成されている。配向膜２２の表面にはラビング等が施され、非選択電圧印加時における液晶分子の配向方向を規制しうるようになっている。

そして、ＴＦＴアレイ基板１０と対向基板２０との間には、ネマチック液晶からなる液晶層５０が挟持されている。このネマチック液晶分子は、正の誘電率異方性を示すものであり、非選択電圧印加時に水平に配向し、選択電圧印加時に垂直配向するようになっている。また、ネマチック液晶分子は、正の屈折率異方性を示すものであり、その複屈折と液晶層厚との積（リタデーション）Δｎｄは、例えば約０．４０μｍ（６０℃）となっている。
なお、ＴＦＴアレイ基板１０の配向膜１６による配向規制方向と、対向基板２０の配向膜２２による配向規制方向は、約９０°ねじれた状態で配置されている。これにより、本実施形態の液晶パネル６０は、ツイステッドネマチックモードで動作するようになっている。

なお、本実施形態においては、液晶層５０としてネマチック液晶を採用しているが、これに替えて誘電異方性が負の液晶材料、即ち、垂直配向液晶を採用してもよい。この場合、配向膜２２は酸化シリコン膜等の無機材料によって形成されることが好ましい。また、当該配向膜２２は、例えば、斜方蒸着法によって形成されることにより、垂直配向液晶にプレチルトを付与させることが好ましい。

また、液晶パネル６０における基板本体１０Ａ、２０Ａの外側には、不図示の偏光板が配置される。換言すれば、液晶パネル６０の光入射側及び光出射側に偏光板が配置される。
偏光板は、その吸収軸方向の直線偏光を吸収し、透過軸方向の直線偏光を透過する機能を有する。液晶パネル６０の両面に各々配置された偏光板は、各々の吸収軸及び透過軸が直交するように配置されている。
なお、液晶パネル６０と偏光板との間には、サファイヤガラスや水晶等の熱伝導率が高い光透過性材料で構成された支持基板を配置してもよい。また、偏光板と液晶パネル６０との間に位相差板等の光学補償板を配置してもよい。

（トランスミッション素子の構造）
次に、図４を参照し、トランスミッション素子の構造について説明する。
図４（ａ）は、トランスミッション素子の平面図である。図４（ｂ）はトランスミッション素子の断面構造の説明図であって図４（ａ）のＢ−Ｂ’線における側面断面図である。
なお、図４（ａ）においては、トランスミッション素子を構成する各種配線の積層構造を説明するために、当該配線を透過した図となっている。

図４（ａ）に示すように、トランスミッション素子７０ａは、紙面上下方向に延在した配線構造を立体的に備えたものである。また、トランスミッション素子７０ａは、当該上下方向に倣って、ｎ型トランジスタ７５ｎとｐ型トランジスタ７５ｐとを備えたものである。このようなトランジスタ７５ｎ、７５ｐは、後述するように各種配線や半導体層によって立体的に構成されている。
ここで、ｎ型トランジスタ７５ｎは、第１半導体層（第１導電型の半導体層）８０ｎ及びゲート電極８１ｎによって構成され、ｐ型トランジスタ７５ｐは、第２半導体層（第２導電型の半導体層）８０ｐ及びゲート電極８１ｐによって構成されている。なお、第１半導体層８０ｎとゲート電極８１ｎとの間と、第２半導体層８０ｐとゲート電極８１ｐとの間には、ゲート絶縁膜が形成されている。
また、トランスミッション素子７０ａは、このようなｎ型トランジスタ７５ｎ及びｐ型トランジスタ７５ｐに接続されたドレイン配線（上層配線）８２と、ソース配線（上層配線）８３と、ゲート下層引出線（下層配線）８４と、ゲート上層引出線（上層配線）８５とを具備し、更に遮光層９０を備えた構成となっている。

また、図４（ｂ）に示すように、トランスミッション素子７０ａは、下層側から上層側に向けた立体的な配線構造を有している。具体的には、最下層にゲート下層引出線８４及び遮光層９０が配置され、その上層側には半導体層８０ｎ、８０ｐが配置され、更にその上層側にはゲート電極８１ｎ、８１ｐが配置され、また、更にその上層側にはドレイン配線８２、ソース配線８３、及びゲート上層引出線８５が配置されている。
また、このような積層構造においては、各種配線層や半導体層の上層及び下層に、層間絶縁膜が形成されている。また、層間絶縁膜にコンタクトホールが形成されることにより、各種配線同士の導通や、配線と半導体層との導通が得られている。

また、ドレイン配線８２は、図１におけるデータ線６ａに対応している。そして、ソース配線８３の画像信号Ｓ１、Ｓ２、…、Ｓｎは、ゲート電極８１ｎ、８１ｐのゲート信号に応じて、ドレイン配線８２に付与されるようになっている。
また、ゲート電極８１ｎ、８１ｐは、データ線駆動回路７１の駆動信号が付与される配線である。

次に、トランスミッション素子７０ａにおける各構成要素について説明する。
第１半導体層８０ｎ及び第２半導体層８０ｐは、シリコン原子を主成分とする材料とする層膜であり、各種真空成膜法によって形成されると共に、所定領域に不純物がドーピングされたものである。
ここで、第１半導体層８０ｎは、リン原子等の５価の原子がシリコン層にドーピングされて形成されたソース領域及びドレイン領域と、当該ソース領域と当該ドレイン領域との間に位置するチャネル領域とからなる。そして、チャネル領域に対向する位置にゲート絶縁膜を介してゲート電極８１ｎが配置されることで、ｎ型トランジスタ８０ｎが構成される。当該ｎ型トランジスタ８０ｎにおいては、主として電子をキャリアとするスイッチング素子として機能する。
一方、第２半導体層８０ｐは、ボロン原子等の３価の原子がシリコン層にドーピングされて形成されたソース領域及びドレイン領域と、当該ソース領域と当該ドレイン領域との間に位置するチャネル領域とからなる。そして、チャネル領域に対向する位置にゲート絶縁膜を介してゲート電極８１ｐが配置されることで、ｐ型トランジスタ８０ｐが構成される。当該ｐ型トランジスタ８０ｐにおいては、主としてホールをキャリアとするスイッチング素子として機能する。
また、このような第２半導体層８０ｐ及び第１半導体層８０ｎにおいては、その膜厚は約４０ｎｍであることが好ましい。
なお、このようなｎ型及びｐ型のソース領域とドレイン領域とにおいては、不純物濃度を異ならせた高濃度領域と低濃度領域を形成してもよい。

また、ゲート電極８１ｎ、８１ｐは、第１半導体層８０ｎ及び第２半導体層８０ｐの上層に設けられた配線であり、チャネル領域に対向する位置に形成されるものである。また、ゲート電極８１ｎ、８１ｐと第１半導体層８０ｎ及び第２半導体層８０ｐの間には、ゲート絶縁膜が形成されている。
また、平面パターンにおいて、ゲート電極８１ｎ、８１ｐは、ドレイン配線８２とソース配線８３の間に位置していると共に、第１半導体層８０ｎ及び第２半導体層８０ｐのチャネル領域に対向して位置している。また、ゲート電極８１ｎ、８１ｐは、ドレイン配線８２の端部近傍とソース配線８３の端部近傍に屈曲部Ｋを有している。このような屈曲部Ｋを備えることにより、ゲート電極８１ｎは、ゲート上層引出線８５と対向配置することが可能となっている。また、ゲート電極８１ｐは、ゲート下層引出線８４と対向配置することが可能となっている。

そして、ゲート電極８１ｎは、コンタクトホール８８を介して、ゲート上層引出線８５に接続されており、ゲート電極８１ｐは、コンタクトホール８９を介して、ゲート下層引出線８４に接続されている。
ゲート電極８１ｎ、８１ｐの材料としては、Ａｌ等の低抵抗金属材料を採用することが好ましい。また、当該ゲート電極８１ｎ、８１ｐの形状はトランジスタ特性に影響を与えることから、良好なカバレッジ形状となるように形成されている。
また、図４（ｂ）に示すように、ゲート電極８１ｎ、８１ｐの線幅ｄは３．５０μｍとなっている。また、その膜厚は３５００ｎｍとなっている。

また、ドレイン配線８２は、第１半導体層８０ｎ及び第２半導体層８０ｐの上層に設けられた配線であり、コンタクトホール８６ｎ、８６ｐを介して、第１半導体層８０ｎ及び第２半導体層８０ｐにおける各々のドレイン領域に導通している。
また、ソース配線８３は、第１半導体層８０ｎ及び第２半導体層８０ｐの上層に設けられた配線であり、コンタクトホール８７ｎ、８７ｐを介して、第１半導体層８０ｎ及び第２半導体層８０ｐにおける各々のソース領域に導通している。
また、ドレイン配線８２及びソース配線８３は、各種真空成膜法によってＡｌ等の低抵抗金属材料を全面成膜した後に、フォトリソグラフィ技術によってパターニングして形成されるものである。

また、図４（ｂ）に示すように、ドレイン配線８２及びソース配線８３の各々の線幅ｂは４．０μｍとなっている。また、両者の間隔ｃは１．０μｍとなっている。従って、トランスミッション素子７０ａの総幅ａは９．０μｍとなる。また、ドレイン配線８２及びソース配線８３の膜厚は３５０ｎｍとなっている。
また、コンタクトホール８６ｎ、８７ｎとゲート電極８１ｎ、８１ｐの間隔ｅは１．５０μｍとなっている。また、コンタクトホール８６ｎ、８７ｎと、第１半導体層８０ｎ及び第２半導体層８０ｐの端面との間隔ｆは０．２５μｍとなっている。

また、ゲート下層引出線８４は、ソース配線８３の線幅と同幅に形成され、その平面的な配置もソース配線８３と同じになっている。また、ゲート下層引出線８４は、上記のようにゲート電極８１ｐとコンタクトホール８９を介して接続されている。
また、遮光層９０は、ドレイン配線８２の線幅と同じになるように形成され、その平面的な配置もドレイン配線８２と同じになっている。また、当該遮光層９０によって、第１半導体層８０ｎ及び第２半導体層８０ｐの光リークを抑制するようになっている。
このようなゲート下層引出線８４及び遮光層９０の材料としては、遮光性に優れた材料を採用することが好ましく、本実施形態ではＷＳｉを採用している。従って、ゲート下層引出線８４は、ゲート電極８１ｐにゲート信号を付与するだけでなく、遮光層としての機能を有する。

また、ＷＳｉ材料においては、ゲート下層引出線８４が低抵抗配線となるように、所望の膜厚に調整されていることが好ましく、本実施形態では２０００ｎｍで形成されている。ここで、ＷＳｉ材料は、一般的に低抵抗金属として知られているＡｌよりも電気抵抗が高いために、ゲート下層引出線８４においてゲート信号の電圧降下が生じやすくなるが、上記のようにＷＳｉ材料の膜厚が所望に調整されることにより、ゲート下層引出線８４における電圧降下の影響を受けにくく、ゲート電極８１ｐに所定のゲート信号を付与することが可能となる。
また、ゲート下層引出線８４及び遮光層９０の線幅ｇは４．０μｍとなっている。

また、ゲート上層引出線８５は、ドレイン配線８２の線幅と同じになるように形成され、その平面的な配置もドレイン配線８２と同じになっている。また、ゲート上層引出線８５は、上記のようにゲート電極８１ｎとコンタクトホール８８を介して接続されている。
また、ゲート上層引出線８５は、ドレイン配線８２及びソース配線８３と同時に形成される。即ち、Ａｌ材料を成膜した後に、フォトリソグラフィ技術によってパターニング形成されるものである。従って、ゲート上層引出線８５の膜厚もドレイン配線８２及びソース配線８３と同じである。
このように構成されたトランスミッション素子７０ａにおいては、上記のような積層構造が形成されていることから、幅１０μｍ以下の平面パターンに形成することが可能となる。

上述したように、本実施形態の液晶装置においては、トランスミッション素子７０ａが半導体層８０ｎ、８０ｐよりも下層側にゲート下層引出線８４を備えた構成を有しているので、ゲート下層引出線８４を介してゲート信号をゲート電極８１ｐに付与することができる。また、トランスミッション素子７０ａを構成する配線構造が立体化されるので、配線数や半導体層の数が増加した場合でも、当該配線を積層構造として配置することができる。従って、このような積層構造が形成されることにより、配線を配置するための平面面積が増加することなく、所定の平面面積内に配線を形成できる。一例として、幅１０μｍ以内にトランスミッション素子７０ａを形成できる。また、このような積層構造を構成することにより、各種配線の線幅やピッチの寸法を所望に設定できるので、当該寸法の自由度が大きくなり、配線抵抗の上昇を抑制できる。従って、充分な線幅でトランスミッション素子７０ａを形成可能となるので、表示特性が優れた液晶装置を実現できる。

また、半導体層８０ｎ、８０ｐにおけるドレイン領域及びソース領域は、半導体層８０ｎ、８０ｐよりも上層側に設けられたドレイン配線８２及びソース配線８３に接続されているので、ソース配線８３を介して画像信号を半導体層８０ｎ、８０ｐに付与することができる。また、ドレイン配線８２を介して半導体層８０ｎ、８０ｐのドレイン信号、即ち、画像信号をデータ線６ａに付与することができる。
また、ゲート電極８１ｎは、半導体層８０ｎ、８０ｐよりも上層側に設けられたゲート上層引出線８５に接続されているので、当該ゲート上層引出線８５を介してゲート信号をゲート電極８１ｎに付与することができる。

また、ゲート電極８１ｐは、半導体層８０ｐよりも上層側に設けられ、コンタクトホール８９を介してゲート下層引出線８４とゲート電極８１ｐとが接続されているので、コンタクトホール８９を介して、ゲート下層引出線８４からゲート電極８１ｐにゲート信号を付与することができる。

また、半導体層８０ｎ、８０ｐよりも下層側に、遮光層９０を備えるので、半導体層８０ｎ、８０ｐに光が入射することに起因する光リークを抑制できる。また、ゲート下層引出線８４は遮光層９０と同様に遮光性を有するので、ゲート信号をゲート電極８１ｐに付与するだけでなく、光リークを抑制できる。

また、サンプルホルダ回路７０において、上記のトランスミッション素子７０ａが形成されているので、上記の効果が得られるだけでなく、寄生容量を抑制でき、電位の変動が抑制された液晶装置を提供できる。

（第２実施形態）
次に、本発明の第２実施形態に係る液晶装置につき、図５を参照して説明する。
本実施形態と第１実施形態とは、トランスミッション素子の構造のみが相違している。
本実施形態においては、相違する部分についてのみ説明し、同一構成には同一符号を付して説明を簡略化する。

（トランスミッション素子の構造）
図５（ａ）は、トランスミッション素子の平面図である。図５（ｂ）はトランスミッション素子の断面構造の説明図であって図５（ａ）のＣ−Ｃ’線における側面断面図である。
なお、図５（ａ）においては、トランスミッション素子を構成する各種配線の積層構造を説明するために、当該配線を透過した図となっている。

図５（ａ）に示すように、トランスミッション素子７０ａ’は、紙面上下方向に延在した配線構造を立体的に備えたものである。また、トランスミッション素子７０ａ’は、当該上下方向に倣って、ｎ型トランジスタ７５ｎ’とｐ型トランジスタ７５ｐ’とを備えたものである。このようなトランジスタ７５ｎ’、７５ｐ’は、各種配線や半導体層によって立体的に構成されている。また、図５（ｂ）に示すように、ｎ型トランジスタ７５ｎ’及びｐ型トランジスタ７５ｐは、ゲート電極８１ｎ、８１ｐを半導体層８０ｎ、８０ｐよりも下層側に備えたバックゲート構造を有している。更に、遮光層９１と、ゲート下層引出線８４ｎ、８４ｐとが設けられており、第１実施形態に示したようなゲート上層引出線８５を備えていない構成となっている。ここで、遮光層９１は、上記の遮光層９０と同じように、半導体層８０ｎ、８０ｐにおける光リークを抑制する機能を有するものである。

また、ゲート下層引出線８４ｎ、８４ｐは、本発明の下層配線として機能すると共に、半導体層８０ｎ、８０ｐの各々のチャネル領域に対向する位置に延在するゲート電極８１ｎ、８１ｐを構成している。
具体的に説明すると、ゲート下層引出線８４ｎ、８４ｐの各々は、屈曲部Ｌ１、Ｌ２を有しており、当該屈曲部Ｌ１、Ｌ２を介してゲート電極８１ｎ、８１ｐが半導体層８０ｎ、８０ｐの各々のチャネル領域に対向配置するようになっている。
このような屈曲部Ｌ１、Ｌ２を有することにより、ゲート下層引出線８４ｐは、ソース配線８３と同幅、同位置に配置することが可能となると共に、ゲート下層引出線８４ｎは、ドレイン配線８２が延在する一方向上において同幅で配置することが可能となっている。また、半導体層８０ｎ、８０ｐの各々のチャネル領域に対向するようにゲート電極８１ｎ、８１ｐが構成可能となっている。
また、トランジスタ７５ｎ’、７５ｐ’の幅は、上記の第１実施形態に記載したように、ドレイン配線８２の線幅と、ソース配線８３の線幅と、両配線の間隔との和の値となっており、例えば１０μｍとなっている。
従って、屈曲部Ｌ１、Ｌ２が形成されることにより、このような幅の中にトランジスタ７５ｎ’、７５ｐ’を形成することが可能となっている。
また、ゲート下層引出線８４ｎ、８４ｐの各々は、ゲート電極８１ｎ、８１ｐの線幅よりも太く形成されており、配線抵抗の低減化が施されている。

このようなトランスミッション素子７０ａ’の積層構造について説明すると、最下層に遮光層９０、９１が配置され、その上層側にはゲート電極８１ｎ、８１ｐ、ゲート下層引出線８４ｎ、８４ｐが配置され、更にその上層側には半導体層８０ｎ、８０ｐが配置され、また、更にその上層側にはドレイン配線８２及びソース配線８３が配置されている。
また、このような積層構造においては、各種配線層や半導体層の上層及び下層に、層間絶縁膜が形成されている。また、層間絶縁膜にコンタクトホールが形成されることにより、ソース配線８３と半導体層８０ｎ、８０ｐのドレイン領域との導通や、ドレイン配線８２と半導体層８０ｎ、８０ｐのソース領域との導通が得られている。

上述したように、本実施形態においては、上述の第１実施形態と同様の効果が得られるだけでなく、ゲート下層引出線８４ｎ、８４ｐが延在することでゲート電極８１ｎ、８１ｐが形成されているので、当該ゲート下層引出線８４ｎ、８４ｐを介してゲート信号をゲート電極８１ｎ、８１ｐに付与することができる。
また、ゲート上層引出線が不要となり、これと接続するコンタクトホールも不要となるので、配線パターンのレイアウトを簡素化できる。

また、ゲート下層引出線８４ｎ、８４ｐが屈曲部Ｌ１、Ｌ２を有することで、当該ゲート下層引出線８４ｎ、８４ｐが一方向のみに延在することなく、限られた平面パターンの中で、ゲート電極８１ｎ、８１ｐをチャネル領域に対向配置することができる。

なお、上記の第１及び第２実施形態においては、トランスミッション素子７０ａ、７０ａ’は、サンプルホルダ回路７０において設けられているが、当該トランスミッション素子７０ａ、７０ａ’は、サンプルホルダ回路７０以外にも、デマルチプレクサ回路において設けられていてもよい。
このようにすれば、トランスミッション素子７０ａの構造が立体化されたデマルチプレクサ回路を実現できる。また、デマルチプレクサ回路における配線数が増加した場合でも、当該配線を積層構造として配置された回路を実現できる。また、デマルチプレクサ回路において、配線の線幅やピッチの寸法を所望に設定することができ、当該寸法の自由度が大きくなり、充分な表示特性が得られる線幅でトランスミッション素子７０ａを形成できる。

また、上記の第１及び第２実施形態においては、半導体層８０ｎ、８０ｐにおけるドレイン領域及びソース領域が、上層配線としてのドレイン配線８２とソース配線８３に接続された構成を採用しているが、当該ドレイン領域及びソース領域は、半導体層８０ｎ、８０ｐよりも下層側に位置する引出線に接続された構成を採用してもよい。

なお、上記の第１及び第２実施形態においては、トランスミッション素子７０ａ、７０ａ’の構造について説明したが、当該素子を限定することなく、他のスイッチング素子の構成において、上述の積層構造を採用してもよい。このようにすれば、配線数が多い場合であっても、所定の平面面積内に当該スイッチング素子を形成することができる。
このようなスイッチング素子は、液晶装置の駆動回路に用いるだけでなく、画素を構成する各ドットのスイッチング素子として用いてもよい。

なお、本実施形態においては、電気光学装置として液晶装置を例示して説明したが、当該液晶装置を限定することなく、他の電気光学装置におけるスイッチング素子において適用できる。
このような電気光学装置としては、有機ＥＬ（エレクトロルミネッセンス）表示装置、電気泳動表示装置、プラズマ発光や電子放出による蛍光等を用いた装置（例えば、ＰＤＰ、ＦＥＤ、ＳＥＤ）、等を例示できる。

（投射型表示装置）
次に、図６を参照し、上記の液晶装置を備えた投射型表示装置について説明する。
図６は、投射型表示装置の要部を示す概略構成図である。この投射型表示装置は、上述した実施形態に係る液晶装置を光変調手段として備えたものである。

図６において、８１０は光源、８１３、８１４はダイクロイックミラー、８１５、８１６、８１７は反射ミラー、８１８は入射レンズ、８１９はリレーレンズ、８２０は出射レンズ、８２２、８２３、８２４は本発明の液晶装置からなるライトバルブ（光変調手段）、８２５はクロスダイクロイックプリズム、８２６は投射レンズである。光源８１０は、メタルハライド等のランプ８１１とランプの光を反射するリフレクタ８１２とからなる。

ダイクロイックミラー８１３は、光源８１０からの白色光に含まれる赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー８１７で反射されて、赤色光用ライトバルブ８２２に入射される。また、ダイクロイックミラー８１３で反射された緑色光は、ダイクロイックミラー８１４によって反射され、緑色光用ライトバルブ８２３に入射される。さらに、ダイクロイックミラー８１３で反射された青色光は、ダイクロイックミラー８１４を透過する。青色光に対しては、長い光路による光損失を防ぐため、入射レンズ８１８、リレーレンズ８１９および出射レンズ８２０を含むリレーレンズ系からなる導光手段８２１が設けられている。この導光手段８２１を介して、青色光が青色光用ライトバルブ８２４に入射される。

各ライトバルブにより変調された３つの色光は、クロスダイクロイックプリズム８２５に入射する。このクロスダイクロイックプリズム８２５は４つの直角プリズムを貼り合わせたものであり、その界面には赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とがＸ字状に形成されている。これらの誘電体多層膜により３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ８２６によってスクリーン８２２上に投写され、画像が拡大されて表示される。
このように、投射型表示装置のライトバルブ８２２，８２３，８２４として、上述した実施形態に係る液晶装置を使用すれば、高精細な画像表示を実現できると共に、寄生容量に起因する電位変動が抑制されているので、表示特性が優れた投射型表示装置を実現できる。

また、本発明の技術的範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。たとえば、実施形態ではスイッチング素子としてＴＦＴを備えた液晶ライトバルブを例にして説明したが、スイッチング素子として薄膜ダイオード（Thin Film Diode）等の二端子型素子を採用してもよい。また、実施形態では透過型液晶ライトバルブを備えた３板式の投射型表示装置を例にして説明したが、単板式の投射型表示装置や直視型表示装置に適用することも可能である。

本発明の電気光学装置の液晶装置における液晶パネルの回路図。 本発明の電気光学装置の液晶装置における液晶パネルの平面構造の説明図。 本発明の電気光学装置の液晶装置における液晶パネルの断面構造の説明図。 本発明の電気光学装置の液晶装置におけるトランスミッション素子の構造図。 本発明の電気光学装置の液晶装置におけるトランスミッション素子の構造図。 本発明の投射型表示装置の要部を示す概略構成図。

符号の説明

７０ サンプルホルダ回路、７０ａ、７０ａ’ トランスミッション素子（スイッチング素子）、８０ｎ 第１半導体層（半導体層）、８０ｐ 第２半導体層（半導体層）、８１ｎ、８１ｐ ゲート電極、８２ ドレイン配線（上層配線）、８３ ソース配線（上層配線）、８４、８４ｎ、８４ｐ ゲート下層引出線（下層配線）、８５ ゲート上層引出線（上層配線）、８６ｎ、８６ｐ、８７ｎ、８７ｐ コンタクトホール、９０、９１ 遮光層、８２２、８２３、８２４ ライトバルブ（光変調手段）

Claims (13)

1. 平面視で一方向に配置された第１導電型トランジスタと第２導電型トランジスタからなるトランスミッション素子を備えた電気光学装置であって、
   前記トランスミッション素子は、下層側から上層側へ、下層配線、前記第１導電型トランジスタの第１導電型半導体層及び前記第２導電型トランジスタの第２導電型半導体層、並びに上層配線、がこの順に設けられ、
   前記上層配線は、前記第１導電型半導体層及び前記第２導電型半導体層のソース領域に接続されたソース配線と、前記第１導電型半導体層及び前記第２導電型半導体層のドレイン領域に接続されたドレイン配線と、を有し、
   前記ソース配線及び前記ドレイン配線は、平面視で前記一方向に沿って設けられ、
   前記下層配線は、前記ソース配線又は前記ドレイン配線と平面的に重なるように前記一方向に延在して設けられ、前記第１導電型トランジスタ及び前記第２導電型トランジスタのゲート電極の一方に電気的に接続されており、
   前記第１導電型トランジスタ及び前記第２導電型トランジスタのゲート電極は、それぞれ前記第１導電型半導体層及び前記第２導電型半導体層と前記上層配線との間に形成されていることを特徴とする電気光学装置。
2. 平面視で一方向に配置された第１導電型トランジスタと第２導電型トランジスタからなるトランスミッション素子を備えた電気光学装置であって、
   前記トランスミッション素子は、下層側から上層側へ、下層配線、前記第１導電型トランジスタの第１導電型半導体層及び前記第２導電型トランジスタの第２導電型半導体層、並びに上層配線、がこの順に設けられ、
   前記上層配線は、前記第１導電型半導体層及び前記第２導電型半導体層のソース領域に接続されたソース配線と、前記第１導電型半導体層及び前記第２導電型半導体層のドレイン領域に接続されたドレイン配線と、を有し、
   前記ソース配線及び前記ドレイン配線は、平面視で前記一方向に沿って設けられ、
   前記下層配線は、前記ソース配線又は前記ドレイン配線と平面的に重なるように前記一方向に延在して設けられ、前記第１導電型トランジスタ及び前記第２導電型トランジスタのゲート電極に電気的に接続されており、
   前記第１導電型トランジスタ及び前記第２導電型トランジスタのゲート電極は、それぞれ前記下層配線と同層に形成されていることを特徴とする電気光学装置。
3. 前記第１導電型トランジスタ及び前記第２導電型トランジスタの前記ゲート電極は、前記上層配線の下層側に前記一方向に延在して設けられ、前記第１導電型トランジスタ及び前記第２導電型トランジスタのチャネルの方向は前記一方向と直交していることを特徴とする請求項１または請求項２に記載の電気光学装置。
4. 前記第１導電型トランジスタ及び前記第２導電型トランジスタの前記ゲート電極は、前記上層配線又は前記下層配線と平面的に重なる領域に向けて屈曲する屈曲部を有していることを特徴とする請求項１から請求項３のいずれか一項に記載の電気光学装置。
5. 前記一方向と直交する方向の前記トランスミッション素子の総幅は、前記一方向と直交する方向の前記ソース配線及び前記ドレイン配線の線幅と、前記ソース配線と前記ドレイン配線の間隔との和に等しいことを特徴とする請求項１から請求項４のいずれか一項に記載の電気光学装置。
6. 前記下層配線の前記一方向と直交する方向の線幅が、前記下層配線と平面的に重なる前記ソース配線又は前記ドレイン配線の前記一方向と直交する方向の線幅と等しいことを特徴とする請求項１から請求項５のいずれか一項に記載の電気光学装置。
7. 前記第１導電型トランジスタ及び前記第２導電型トランジスタの前記ゲート電極は、前記一方向と直交する方向の線幅が前記ソース配線と前記ドレイン配線の間隔よりも大きく、一部が前記ソース配線及び前記ドレイン配線と平面的に重なるように設けられていることを特徴とする請求項１から請求項６のいずれか一項に記載の電気光学装置。
8. 前記第１導電型半導体層及び前記第２導電型半導体層は、それぞれ前記ソース配線、前記ドレイン配線及びこれらの間の領域と平面的に重なるように配置されていることを特徴とする請求項１から請求項７のいずれか一項に記載の電気光学装置。
9. 前記第１導電型半導体層及び前記第２導電型半導体層の下層側で、前記ソース配線又は前記ドレイン配線と平面的に重なる領域に遮光層が形成されており、
   前記遮光層は前記下層配線と同層に形成されることを特徴とする請求項１に記載の電気光学装置。
10. 前記第１導電型半導体層及び前記第２導電型半導体層の下層側で、前記ソース配線又は前記ドレイン配線と平面的に重なる領域に遮光層が形成されており、
    前記遮光層は前記下層配線の下層に形成されることを特徴とする請求項２に記載の電気光学装置。
11. 前記下層配線は、遮光層であることを特徴とする請求項１または請求項２に記載の電気光学装置。
12. 前記上層配線は、前記第１導電型トランジスタ又は前記第２導電型トランジスタの前記ゲート電極の他方に接続されたゲート上層引出線を有し、
    前記ゲート上層引出線は前記ソース配線又は前記ドレイン配線の前記一方向に隣接し、前記一方向に沿って設けられていることを特徴とする請求項１に記載の電気光学装置。
13. 請求項１から請求項１２のいずれか一項に記載の電気光学装置を光変調手段として備えたことを特徴とする投射型表示装置。

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