JP2003297851A - 半導体表示装置及びその製造方法 - Google Patents
半導体表示装置及びその製造方法Info
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- JP2003297851A JP2003297851A JP2003022291A JP2003022291A JP2003297851A JP 2003297851 A JP2003297851 A JP 2003297851A JP 2003022291 A JP2003022291 A JP 2003022291A JP 2003022291 A JP2003022291 A JP 2003022291A JP 2003297851 A JP2003297851 A JP 2003297851A
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Abstract
(57)【要約】
【課題】より表示品位の高い半導体表示装置及びその製
造方法を提供することにある。 【解決手段】画素領域の各ドットに対応してこれを駆動
するトランジスタＤＴＦＴが形成されている（図２
（ａ））。一方、画素領域の周辺には、駆動回路を構成
するトランジスタＴＦＴが形成されている（図２
（ｂ））。このトランジスタＤＴＦＴを構成する多結晶
シリコン１０と、トランジスタＴＦＴを構成する多結晶
シリコン１５とは、同一非晶質シリコンに対するレーザ
照射工程にて生成される。ただし、トランジスタＤＴＦ
Ｔの下方には放熱性に優れた遮光層配線ＳＬが形成され
ている。このため、このトランジスタＤＴＦＴを構成す
る多結晶シリコン１０の結晶粒の粒径は、トランジスタ
ＴＦＴを構成する多結晶シリコン１５の結晶粒の粒径よ
りも小さく設定される。
造方法を提供することにある。 【解決手段】画素領域の各ドットに対応してこれを駆動
するトランジスタＤＴＦＴが形成されている（図２
（ａ））。一方、画素領域の周辺には、駆動回路を構成
するトランジスタＴＦＴが形成されている（図２
（ｂ））。このトランジスタＤＴＦＴを構成する多結晶
シリコン１０と、トランジスタＴＦＴを構成する多結晶
シリコン１５とは、同一非晶質シリコンに対するレーザ
照射工程にて生成される。ただし、トランジスタＤＴＦ
Ｔの下方には放熱性に優れた遮光層配線ＳＬが形成され
ている。このため、このトランジスタＤＴＦＴを構成す
る多結晶シリコン１０の結晶粒の粒径は、トランジスタ
ＴＦＴを構成する多結晶シリコン１５の結晶粒の粒径よ
りも小さく設定される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体表示装置及
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】半導体表示装置として、液晶表示装置や
エレクトロルミネッセンス（以下、ＥＬ）表示装置等の
表示装置がある。そして、こうした表示装置のうち、高
精細表示装置などには、表示の最小単位である各ドット
に対応して薄膜トランジスタ（以下、ＴＦＴ）等の駆動
素子が形成される、いわゆるアクティブマトリクス型が
採用される。
エレクトロルミネッセンス（以下、ＥＬ）表示装置等の
表示装置がある。そして、こうした表示装置のうち、高
精細表示装置などには、表示の最小単位である各ドット
に対応して薄膜トランジスタ（以下、ＴＦＴ）等の駆動
素子が形成される、いわゆるアクティブマトリクス型が
採用される。
【０００３】このアクティブマトリクス方式の表示装置
では、液晶容量やＥＬ素子等の表示素子を画素ごとに駆
動する駆動素子と、信号線を介してこの駆動素子を駆動
する駆動回路とを備えている。そして、駆動回路によっ
て各画素の各駆動素子が制御されて表示素子が駆動され
る。
では、液晶容量やＥＬ素子等の表示素子を画素ごとに駆
動する駆動素子と、信号線を介してこの駆動素子を駆動
する駆動回路とを備えている。そして、駆動回路によっ
て各画素の各駆動素子が制御されて表示素子が駆動され
る。
【０００４】こうした半導体表示装置にあっては、単結
晶粒シリコンの集合した多結晶シリコンがよく用いられ
る。この多結晶シリコンが能動層に用いられたＴＦＴで
は、多結晶シリコンの粒径がその性能に大きく影響す
る。一般的には、駆動素子や駆動回路内の素子の能動層
に用いられる多結晶シリコンの粒径が大きいほど、その
ＴＦＴの能力が向上すると考えられている。これは、結
晶粒の界面である粒界は素子を流れるキャリアに対し負
荷（トラップ）として作用するため、粒径が大きいほど
ＴＦＴのチャネル内に存在する粒界の割合が減少するた
めである。このため、多結晶シリコンを大粒径化する様
々な手法が提案されてきており、これら手法を用いて大
粒径の多結晶シリコンを用いた表示装置の開発も進めら
れている。
晶粒シリコンの集合した多結晶シリコンがよく用いられ
る。この多結晶シリコンが能動層に用いられたＴＦＴで
は、多結晶シリコンの粒径がその性能に大きく影響す
る。一般的には、駆動素子や駆動回路内の素子の能動層
に用いられる多結晶シリコンの粒径が大きいほど、その
ＴＦＴの能力が向上すると考えられている。これは、結
晶粒の界面である粒界は素子を流れるキャリアに対し負
荷（トラップ）として作用するため、粒径が大きいほど
ＴＦＴのチャネル内に存在する粒界の割合が減少するた
めである。このため、多結晶シリコンを大粒径化する様
々な手法が提案されてきており、これら手法を用いて大
粒径の多結晶シリコンを用いた表示装置の開発も進めら
れている。
【０００５】
【発明が解決しようとする課題】ところが、上記大粒径
多結晶シリコンのＴＦＴを用いた表示装置にあっては、
ＴＦＴの性能にバラツキがあり、かえって表示品質の低
下を招く可能性がある。以下、これについて図７を用い
て説明する。
多結晶シリコンのＴＦＴを用いた表示装置にあっては、
ＴＦＴの性能にバラツキがあり、かえって表示品質の低
下を招く可能性がある。以下、これについて図７を用い
て説明する。
【０００６】すなわち、図７（ａ−１）に示されるよう
に、結晶粒がチャネル領域の大きさと比較して小さい場
合には、図７（ａ−２）に示されるように、異なる位置
に形成された各チャネルに存在する粒界の割合はほぼ等
しくなる。これに対し、図７（ｂ−１）に示されるよう
に粒径が大きな場合には、チャネルを形成する位置によ
って、各チャネルに存在する粒界の割合にバラツキが生
じる。すなわち、図７（ｂ−２）のケースＡのようにチ
ャネルに存在する粒界の割合が非常に小さいことがある
反面、ケースＢのようにチャネルに存在する粒界の割合
が大きくなることもある。このように、多結晶シリコン
が大粒径化であると、ＴＦＴの各チャネルに存在する粒
界の割合がその位置によって大きく異なるため、ＴＦＴ
間で特性にバラツキを生じさせることとなる。そして、
このようなＴＦＴを表示装置の駆動素子に用いると表示
にバラツキが発生し、表示品質が低下してしまうのであ
る。
に、結晶粒がチャネル領域の大きさと比較して小さい場
合には、図７（ａ−２）に示されるように、異なる位置
に形成された各チャネルに存在する粒界の割合はほぼ等
しくなる。これに対し、図７（ｂ−１）に示されるよう
に粒径が大きな場合には、チャネルを形成する位置によ
って、各チャネルに存在する粒界の割合にバラツキが生
じる。すなわち、図７（ｂ−２）のケースＡのようにチ
ャネルに存在する粒界の割合が非常に小さいことがある
反面、ケースＢのようにチャネルに存在する粒界の割合
が大きくなることもある。このように、多結晶シリコン
が大粒径化であると、ＴＦＴの各チャネルに存在する粒
界の割合がその位置によって大きく異なるため、ＴＦＴ
間で特性にバラツキを生じさせることとなる。そして、
このようなＴＦＴを表示装置の駆動素子に用いると表示
にバラツキが発生し、表示品質が低下してしまうのであ
る。
【０００７】本発明はこうした実情に鑑みてなされたも
のであり、その目的は、より表示品位の高い半導体表示
装置及びその製造方法を提供することにある。
のであり、その目的は、より表示品位の高い半導体表示
装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
画素領域内の各表示素子に対応して該画素領域内に形成
された駆動素子と、該画素領域外に設けられ該駆動素子
を駆動する駆動回路とを備えた半導体表示装置におい
て、前記駆動素子を構成する多結晶半導体の結晶粒の粒
径が、前記駆動回路内の素子を構成する多結晶半導体の
結晶粒の粒径よりも小さく設定されてなることをその要
旨とする。
画素領域内の各表示素子に対応して該画素領域内に形成
された駆動素子と、該画素領域外に設けられ該駆動素子
を駆動する駆動回路とを備えた半導体表示装置におい
て、前記駆動素子を構成する多結晶半導体の結晶粒の粒
径が、前記駆動回路内の素子を構成する多結晶半導体の
結晶粒の粒径よりも小さく設定されてなることをその要
旨とする。
【０００９】請求項２記載の発明は、請求項１記載の発
明において、前記駆動素子及び駆動回路内の素子を構成
する多結晶半導体は透明基板上に形成されたバッファ層
上に形成されており、前記透明基板及び前記バッファ層
間のうちの前記駆動素子に対応する部分には、金属層が
形成されてなることをその要旨とする。
明において、前記駆動素子及び駆動回路内の素子を構成
する多結晶半導体は透明基板上に形成されたバッファ層
上に形成されており、前記透明基板及び前記バッファ層
間のうちの前記駆動素子に対応する部分には、金属層が
形成されてなることをその要旨とする。
【００１０】請求項３記載の発明は、請求項２記載の発
明において、前記金属層は、前記透明基板側からの前記
駆動素子への光の照射を遮る金属からなる遮光層である
ことをその要旨とする。
明において、前記金属層は、前記透明基板側からの前記
駆動素子への光の照射を遮る金属からなる遮光層である
ことをその要旨とする。
【００１１】請求項４記載の発明は、請求項２又は３の
発明において、前記金属層には、該金属層の上方に形成
された、対応する前記画素領域の駆動素子を走査する走
査線と同一信号、又は定電圧が印加されることをその要
旨とする。
発明において、前記金属層には、該金属層の上方に形成
された、対応する前記画素領域の駆動素子を走査する走
査線と同一信号、又は定電圧が印加されることをその要
旨とする。
【００１２】請求項５記載の発明は、画素領域内の各表
示素子に対応して設けられる駆動素子と、該駆動素子を
駆動する駆動回路とを形成すべく、絶縁層上に形成され
半導体層に光エネルギを照射して該半導体層を多結晶化
する半導体表示装置の製造方法であって、前記光エネル
ギの照射に先立ち、前記絶縁層の下方であって且つ前記
駆動素子に対応した領域に金属層を形成した後、前記金
属層及び前記駆動素子間の前記絶縁層の膜厚を調整する
ことで、前記光エネルギによって結晶化される前記駆動
素子の部分の半導体層の粒径を前記駆動回路の部分の半
導体層の粒径よりも小さくすることをその要旨とする。
示素子に対応して設けられる駆動素子と、該駆動素子を
駆動する駆動回路とを形成すべく、絶縁層上に形成され
半導体層に光エネルギを照射して該半導体層を多結晶化
する半導体表示装置の製造方法であって、前記光エネル
ギの照射に先立ち、前記絶縁層の下方であって且つ前記
駆動素子に対応した領域に金属層を形成した後、前記金
属層及び前記駆動素子間の前記絶縁層の膜厚を調整する
ことで、前記光エネルギによって結晶化される前記駆動
素子の部分の半導体層の粒径を前記駆動回路の部分の半
導体層の粒径よりも小さくすることをその要旨とする。
【００１３】請求項６記載の発明は、透明基板上に、表
示装置の画素領域内の各表示素子に対応して設けられる
駆動素子と、該駆動素子を駆動する駆動回路とを形成す
る半導体表示装置の製造方法であって、前記透明基板上
の前記駆動素子を形成する領域に対応して金属からなる
遮光層を形成する工程と、前記透明基板及び前記遮光層
上にバッファ層を形成する工程と、前記バッファ層上に
半導体層を形成する工程と、同半導体層にレーザを照射
して前記半導体層を多結晶化させる工程とを備えること
をその要旨とする。
示装置の画素領域内の各表示素子に対応して設けられる
駆動素子と、該駆動素子を駆動する駆動回路とを形成す
る半導体表示装置の製造方法であって、前記透明基板上
の前記駆動素子を形成する領域に対応して金属からなる
遮光層を形成する工程と、前記透明基板及び前記遮光層
上にバッファ層を形成する工程と、前記バッファ層上に
半導体層を形成する工程と、同半導体層にレーザを照射
して前記半導体層を多結晶化させる工程とを備えること
をその要旨とする。
【００１４】
【発明の実施の形態】以下、本発明にかかる半導体表示
装置及びその製造方法を、液晶表示装置及びその製造方
法に適用した一実施形態について、図面を参照しつつ説
明する。
装置及びその製造方法を、液晶表示装置及びその製造方
法に適用した一実施形態について、図面を参照しつつ説
明する。
【００１５】図１に、本実施形態にかかる液晶表示装置
の回路図を示す。
の回路図を示す。
【００１６】この液晶表示装置は、図１に示されるよう
に、画素領域に形成された画素回路１００と、同画素領
域の周囲に設けられるドライバ領域の駆動回路１０１と
からなり、駆動回路１０１は、サンプリングスイッチＳ
Ｗ及び水平走査ドライバ１１０及び垂直走査ドライバ１
２０を備えている。なお、画素回路１００及び駆動回路
１０１は、同一の基板上に形成されている。
に、画素領域に形成された画素回路１００と、同画素領
域の周囲に設けられるドライバ領域の駆動回路１０１と
からなり、駆動回路１０１は、サンプリングスイッチＳ
Ｗ及び水平走査ドライバ１１０及び垂直走査ドライバ１
２０を備えている。なお、画素回路１００及び駆動回路
１０１は、同一の基板上に形成されている。
【００１７】ここで、画素回路１００には、各画素に対
応して一対の画素電極ＰＥ及び対向電極ＣＥ間に表示素
子となる液晶ＬＣ（液晶容量）が備えられており、これ
ら各画素に対応した対向電極ＣＥは互いに導通状態とさ
れており、同電位（Ｖcom）に設定されている。これに
対し、画素電極ＰＥは、トップゲート型ダブルゲートト
ランジスタＤＴＦＴのソースＳと、水平走査方向に配列
された保持容量Ｃscの一方の電極とに接続されている。
なお、各画素の保持容量Ｃscの他方の電極は、水平走査
方向に設けられた保持容量線ＣＬに接続され、各保持容
量線ＣＬは電圧供給線ＶＳを介して互いに接続されてい
る。そして、この電圧供給線ＶＳには、ダブルゲートト
ランジスタＤＴＦＴのチャネルの下方に設けられた遮光
層配線ＳＬが接続されている。
応して一対の画素電極ＰＥ及び対向電極ＣＥ間に表示素
子となる液晶ＬＣ（液晶容量）が備えられており、これ
ら各画素に対応した対向電極ＣＥは互いに導通状態とさ
れており、同電位（Ｖcom）に設定されている。これに
対し、画素電極ＰＥは、トップゲート型ダブルゲートト
ランジスタＤＴＦＴのソースＳと、水平走査方向に配列
された保持容量Ｃscの一方の電極とに接続されている。
なお、各画素の保持容量Ｃscの他方の電極は、水平走査
方向に設けられた保持容量線ＣＬに接続され、各保持容
量線ＣＬは電圧供給線ＶＳを介して互いに接続されてい
る。そして、この電圧供給線ＶＳには、ダブルゲートト
ランジスタＤＴＦＴのチャネルの下方に設けられた遮光
層配線ＳＬが接続されている。
【００１８】各画素に設けられたこのダブルゲートトラ
ンジスタＤＴＦＴのドレインＤには垂直走査方向に沿っ
て設けられたデータ信号線（ドレイン信号線）ＤＬが、
また、ゲートＧには水平走査方向に沿って設けられた走
査線（ゲート信号線）ＧＬがそれぞれ接続されている。
これらデータ信号線ＤＬ及びゲート信号線ＧＬにドライ
バ１１０、１２０によって選択的にデータ信号、走査信
号が印加されることで、特定のトランジスタＤＴＦＴが
駆動される。
ンジスタＤＴＦＴのドレインＤには垂直走査方向に沿っ
て設けられたデータ信号線（ドレイン信号線）ＤＬが、
また、ゲートＧには水平走査方向に沿って設けられた走
査線（ゲート信号線）ＧＬがそれぞれ接続されている。
これらデータ信号線ＤＬ及びゲート信号線ＧＬにドライ
バ１１０、１２０によって選択的にデータ信号、走査信
号が印加されることで、特定のトランジスタＤＴＦＴが
駆動される。
【００１９】すなわち、データ信号線ＤＬには、ＣＭＯ
Ｓトランスミッションゲートからなるサンプリングスイ
ッチＳＷが接続されている。そして、上記水平走査ドラ
イバ１１０から特定のスイッチＳＷのｐチャネル及びｎ
チャネルのトランジスタのゲートにそれぞれ反転した論
理値を有するパルス信号が印加されることで、特定のデ
ータ信号線ＤＬが選択される。また、スイッチＳＷと接
続されるビデオ信号線ＶＬには、輝度信号である映像信
号が順次印加されている。これにより、スイッチＳＷに
よって選択されたデータ信号線ＤＬに各画素用ビデオデ
ータ信号が出力され、このデータ信号線ＤＬに接続され
ているトランジスタＤＴＦＴのドレインＤに印加され
る。
Ｓトランスミッションゲートからなるサンプリングスイ
ッチＳＷが接続されている。そして、上記水平走査ドラ
イバ１１０から特定のスイッチＳＷのｐチャネル及びｎ
チャネルのトランジスタのゲートにそれぞれ反転した論
理値を有するパルス信号が印加されることで、特定のデ
ータ信号線ＤＬが選択される。また、スイッチＳＷと接
続されるビデオ信号線ＶＬには、輝度信号である映像信
号が順次印加されている。これにより、スイッチＳＷに
よって選択されたデータ信号線ＤＬに各画素用ビデオデ
ータ信号が出力され、このデータ信号線ＤＬに接続され
ているトランジスタＤＴＦＴのドレインＤに印加され
る。
【００２０】一方、垂直走査ドライバ１２０は順次選択
した特定のゲート信号線ＧＬに選択（走査）信号を出力
する。これにより、このゲート信号線ＧＬに接続されて
いるトランジスタＤＴＦＴがオン状態となり、このトラ
ンジスタＤＴＦＴのドレインＤが接続されているデータ
信号線ＤＬに印加されているビデオデータ信号が、該ト
ランジスタＤＴＦＴのドレイン・ソース間を介して上記
画素電極ＰＥに印加される。また、ビデオデータ信号に
応じた電荷がこのソースと画素電極ＰＥとに接続された
保持容量に蓄積される。
した特定のゲート信号線ＧＬに選択（走査）信号を出力
する。これにより、このゲート信号線ＧＬに接続されて
いるトランジスタＤＴＦＴがオン状態となり、このトラ
ンジスタＤＴＦＴのドレインＤが接続されているデータ
信号線ＤＬに印加されているビデオデータ信号が、該ト
ランジスタＤＴＦＴのドレイン・ソース間を介して上記
画素電極ＰＥに印加される。また、ビデオデータ信号に
応じた電荷がこのソースと画素電極ＰＥとに接続された
保持容量に蓄積される。
【００２１】次に、図２を参照して、この液晶表示装置
の断面構造について説明する。なお、図２（ａ）には、
液晶表示装置のうち、上記画素回路１００内のトランジ
スタＤＴＦＴ及び画素電極ＰＥ近傍を、また、図２
（ｂ）には、上記水平走査ドライバ１１０や垂直走査ド
ライバ１２０、更にはスイッチＳＷを構成するトランジ
スタの断面図を示す。
の断面構造について説明する。なお、図２（ａ）には、
液晶表示装置のうち、上記画素回路１００内のトランジ
スタＤＴＦＴ及び画素電極ＰＥ近傍を、また、図２
（ｂ）には、上記水平走査ドライバ１１０や垂直走査ド
ライバ１２０、更にはスイッチＳＷを構成するトランジ
スタの断面図を示す。
【００２２】図２（ａ）に示されるように、ガラス基板
１上には、その側壁がテーパ状に形成された例えばクロ
ム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タ
ングステン（Ｗ）等の金属からなる遮光層配線ＳＬが例
えば膜厚「２００ｎｍ」にて形成されている。そして、
これら遮光層配線ＳＬ及びガラス基板１を覆って、これ
ら遮光層配線ＳＬの形成領域及び非形成領域間を平坦化
する酸化シリコン（ＳｉＯ2）からなるバッファ層２が
形成されている。このバッファ層２は、例えば「５０ｎ
ｍ」〜「１０００ｎｍ」、望ましくは「１００ｎｍ」〜
「３００ｎｍ」の膜厚にて形成されている。そして、こ
のバッファ層２の上面には、膜厚が例えば「５０ｎｍ」
の多結晶シリコン１０が形成されており、この多結晶シ
リコン１０には不純物が導入されることで導電性が付与
され、上記トランジスタＤＴＦＴのソースＳ、チャネル
Ｃ、ドレインＤがそれぞれ形成されている。そして、多
結晶シリコン１０上には酸化シリコン（ＳｉＯ2）から
なる上記トランジスタＤＴＦＴのゲート絶縁膜を構成す
る絶縁膜１１が例えば膜厚「１００ｎｍ」にて形成され
ている。またその上には、例えばクロム（Ｃｒ）、モリ
ブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）
等の金属からなる上記トランジスタＤＴＦＴのゲートＧ
が例えば膜厚「２００ｎｍ」にて形成されている。
１上には、その側壁がテーパ状に形成された例えばクロ
ム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タ
ングステン（Ｗ）等の金属からなる遮光層配線ＳＬが例
えば膜厚「２００ｎｍ」にて形成されている。そして、
これら遮光層配線ＳＬ及びガラス基板１を覆って、これ
ら遮光層配線ＳＬの形成領域及び非形成領域間を平坦化
する酸化シリコン（ＳｉＯ2）からなるバッファ層２が
形成されている。このバッファ層２は、例えば「５０ｎ
ｍ」〜「１０００ｎｍ」、望ましくは「１００ｎｍ」〜
「３００ｎｍ」の膜厚にて形成されている。そして、こ
のバッファ層２の上面には、膜厚が例えば「５０ｎｍ」
の多結晶シリコン１０が形成されており、この多結晶シ
リコン１０には不純物が導入されることで導電性が付与
され、上記トランジスタＤＴＦＴのソースＳ、チャネル
Ｃ、ドレインＤがそれぞれ形成されている。そして、多
結晶シリコン１０上には酸化シリコン（ＳｉＯ2）から
なる上記トランジスタＤＴＦＴのゲート絶縁膜を構成す
る絶縁膜１１が例えば膜厚「１００ｎｍ」にて形成され
ている。またその上には、例えばクロム（Ｃｒ）、モリ
ブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）
等の金属からなる上記トランジスタＤＴＦＴのゲートＧ
が例えば膜厚「２００ｎｍ」にて形成されている。
【００２３】なお、上記遮光層配線ＳＬは、上記トラン
ジスタＴＦＴのゲートＧ及び上記ゲート信号線ＧＬに沿
ってその鉛直下方領域を覆う態様にて形成されている。
これにより、同遮光層配線ＳＬによってガラス基板１側
からの光がチャネルＣに入射することを防ぐ。
ジスタＴＦＴのゲートＧ及び上記ゲート信号線ＧＬに沿
ってその鉛直下方領域を覆う態様にて形成されている。
これにより、同遮光層配線ＳＬによってガラス基板１側
からの光がチャネルＣに入射することを防ぐ。
【００２４】また、上記多結晶シリコン１０及び絶縁膜
１１上には、上記保持容量Ｃの他方の電極１２がゲート
Ｇと同一の金属にて形成されている。そして、これら絶
縁膜１１及ゲートＧ、電極１２の上方には、例えば膜厚
「１００ｎｍ」のシリコン窒化膜及び例えば膜厚「５０
０ｎｍ」のシリコン酸化膜を順次積層した層間絶縁膜２
０が形成されている。この層間絶縁膜２０には、コンタ
クトホール２１が形成されている。そして、このコンタ
クトホール２１内から上記層間絶縁膜２０の上方にかけ
て、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、モリ
ブデン（Ｍｏ）が順次「１００ｎｍ」、「４００ｎ
ｍ」、「１００ｎｍ」の膜厚にて積層されたデータ信号
線ＤＬ及び電極２２が形成されている。更に、これら層
間絶縁膜２０やデータ信号線ＤＬ、電極２２を覆って、
平坦化絶縁膜３０が形成されている。そしてこの平坦化
絶縁膜３０の上にはＩＴＯ（Indium Tin Oxide）からな
る上記画素電極ＰＥが例えば膜厚「８５ｎｍ」にて形成
され、平坦化絶縁膜３０に形成されたコンタクトホール
を介して画素電極ＰＥは電極２２に接続されている。
１１上には、上記保持容量Ｃの他方の電極１２がゲート
Ｇと同一の金属にて形成されている。そして、これら絶
縁膜１１及ゲートＧ、電極１２の上方には、例えば膜厚
「１００ｎｍ」のシリコン窒化膜及び例えば膜厚「５０
０ｎｍ」のシリコン酸化膜を順次積層した層間絶縁膜２
０が形成されている。この層間絶縁膜２０には、コンタ
クトホール２１が形成されている。そして、このコンタ
クトホール２１内から上記層間絶縁膜２０の上方にかけ
て、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、モリ
ブデン（Ｍｏ）が順次「１００ｎｍ」、「４００ｎ
ｍ」、「１００ｎｍ」の膜厚にて積層されたデータ信号
線ＤＬ及び電極２２が形成されている。更に、これら層
間絶縁膜２０やデータ信号線ＤＬ、電極２２を覆って、
平坦化絶縁膜３０が形成されている。そしてこの平坦化
絶縁膜３０の上にはＩＴＯ（Indium Tin Oxide）からな
る上記画素電極ＰＥが例えば膜厚「８５ｎｍ」にて形成
され、平坦化絶縁膜３０に形成されたコンタクトホール
を介して画素電極ＰＥは電極２２に接続されている。
【００２５】これに対し、上記水平走査ドライバ１１０
や垂直走査ドライバ１２０、スイッチＳＷを構成するト
ランジスタＴＦＴ部分は、図２（ｂ）に示されるよう
に、基板上に遮光層ＳＬがないことを除き画素領域と同
様に、ガラス基板１上に形成されたバッファ層２上に形
成されている。すなわち、同バッファ層２上に形成され
た多結晶シリコン１５に不純物が導入されるなどしてド
レインＤ、チャネルＣ、ソースＳが形成されている。そ
して、これらドレインＤ、チャネルＣ、ソースＳの形成
された多結晶シリコン１５上には、ゲート絶縁膜を構成
する酸化シリコンからなる絶縁膜１１が形成されてい
る。更に、その上方に、上記ダブルゲートトランジスタ
ＤＴＦＴのゲートＧと同一素材からなるゲートＧが形成
されている。これら絶縁膜１１やゲートＧ上方には、上
記画素領域と同様、層間絶縁膜２０、コンタクトホール
２１、電極２２が形成されている。
や垂直走査ドライバ１２０、スイッチＳＷを構成するト
ランジスタＴＦＴ部分は、図２（ｂ）に示されるよう
に、基板上に遮光層ＳＬがないことを除き画素領域と同
様に、ガラス基板１上に形成されたバッファ層２上に形
成されている。すなわち、同バッファ層２上に形成され
た多結晶シリコン１５に不純物が導入されるなどしてド
レインＤ、チャネルＣ、ソースＳが形成されている。そ
して、これらドレインＤ、チャネルＣ、ソースＳの形成
された多結晶シリコン１５上には、ゲート絶縁膜を構成
する酸化シリコンからなる絶縁膜１１が形成されてい
る。更に、その上方に、上記ダブルゲートトランジスタ
ＤＴＦＴのゲートＧと同一素材からなるゲートＧが形成
されている。これら絶縁膜１１やゲートＧ上方には、上
記画素領域と同様、層間絶縁膜２０、コンタクトホール
２１、電極２２が形成されている。
【００２６】このように、画素領域でもドライバ領域で
も同様の材料から成るＴＦＴが形成され、特に両領域の
ＴＦＴはそれぞれ能動層に多結晶シリコン層１０，１５
が採用されている。そして、本実施形態では、画素領域
に形成されたダブルゲートトランジスタＤＴＦＴを構成
する多結晶シリコン１０の結晶粒の粒径は、上記水平走
査ドライバ１１０等のトランジスタＴＦＴを構成する多
結晶シリコン１５の結晶粒の粒径よりも小さく設定され
ている。詳しくは、画素領域のトランジスタＤＴＦＴの
チャネルＣ及びその近傍の多結晶シリコンの結晶粒の粒
径は、ドライバ領域のトランジスタＤＴＦＴのチャネル
Ｃのサイズよりも十分小さく設定されている。
も同様の材料から成るＴＦＴが形成され、特に両領域の
ＴＦＴはそれぞれ能動層に多結晶シリコン層１０，１５
が採用されている。そして、本実施形態では、画素領域
に形成されたダブルゲートトランジスタＤＴＦＴを構成
する多結晶シリコン１０の結晶粒の粒径は、上記水平走
査ドライバ１１０等のトランジスタＴＦＴを構成する多
結晶シリコン１５の結晶粒の粒径よりも小さく設定され
ている。詳しくは、画素領域のトランジスタＤＴＦＴの
チャネルＣ及びその近傍の多結晶シリコンの結晶粒の粒
径は、ドライバ領域のトランジスタＤＴＦＴのチャネル
Ｃのサイズよりも十分小さく設定されている。
【００２７】このように設定することで、画素回路１０
０のトランジスタＤＴＦＴと、上記水平走査ドライバ１
１０等の駆動回路１０１のトランジスタＴＦＴとにそれ
ぞれ適切な特性を付与する。
０のトランジスタＤＴＦＴと、上記水平走査ドライバ１
１０等の駆動回路１０１のトランジスタＴＦＴとにそれ
ぞれ適切な特性を付与する。
【００２８】すなわち、画素回路１００のトランジスタ
ＤＴＦＴについては、そのチャネルＣに存在する結晶粒
の粒界の割合のバラツキに起因するトランジスタ特性の
バラツキが表示品位に大きく影響する。これは例えば、
ビデオデータ信号（表示信号）を確定するようトランジ
スタＤＴＦＴのゲート信号をＯＦＦする際のノイズ信号
がばらつきを生じているためと考えられる。このため、
同トランジスタＤＴＦＴの能動層に用いられる多結晶シ
リコンの粒径については、チャネル幅やチャネル長より
も十分小さく設定することで、各画素のトランジスタＤ
ＴＦＴの各チャネルＣに存在する結晶粒の粒界の割合を
各画素で全て略等しくする。
ＤＴＦＴについては、そのチャネルＣに存在する結晶粒
の粒界の割合のバラツキに起因するトランジスタ特性の
バラツキが表示品位に大きく影響する。これは例えば、
ビデオデータ信号（表示信号）を確定するようトランジ
スタＤＴＦＴのゲート信号をＯＦＦする際のノイズ信号
がばらつきを生じているためと考えられる。このため、
同トランジスタＤＴＦＴの能動層に用いられる多結晶シ
リコンの粒径については、チャネル幅やチャネル長より
も十分小さく設定することで、各画素のトランジスタＤ
ＴＦＴの各チャネルＣに存在する結晶粒の粒界の割合を
各画素で全て略等しくする。
【００２９】これに対し、上記駆動回路１０１のトラン
ジスタＴＦＴについては、能動層の多結晶シリコンの粒
径がある程度大型化しても、表示品位にさほど影響しな
い。これは、駆動回路１０１のトランジスタＴＦＴのチ
ャネル幅が上記トランジスタＤＴＦＴのチャネル幅と比
較して大きく設定されるため特性ばらつきが平均化する
ためであると考えられる。また、たとえ駆動回路でのト
ランジスタの特性にばらつきが生じた場合でも、駆動パ
ルスのタイミングが変化するだけであり、画素駆動素子
のように表示信号に直接影響を与えることはない。この
ため、駆動回路１０１のトランジスタＴＦＴに関して
は、駆動能力（高速動作能力）を確保すべく、同トラン
ジスタＴＦＴを構成する多結晶シリコンの結晶粒の粒径
をある程度大きくする。
ジスタＴＦＴについては、能動層の多結晶シリコンの粒
径がある程度大型化しても、表示品位にさほど影響しな
い。これは、駆動回路１０１のトランジスタＴＦＴのチ
ャネル幅が上記トランジスタＤＴＦＴのチャネル幅と比
較して大きく設定されるため特性ばらつきが平均化する
ためであると考えられる。また、たとえ駆動回路でのト
ランジスタの特性にばらつきが生じた場合でも、駆動パ
ルスのタイミングが変化するだけであり、画素駆動素子
のように表示信号に直接影響を与えることはない。この
ため、駆動回路１０１のトランジスタＴＦＴに関して
は、駆動能力（高速動作能力）を確保すべく、同トラン
ジスタＴＦＴを構成する多結晶シリコンの結晶粒の粒径
をある程度大きくする。
【００３０】このように画素回路１００のトランジスタ
ＤＴＦＴと駆動回路１０１のトランジスタＴＦＴとの特
性をそれぞれ最適化すべく、本実施形態では、多結晶シ
リコン１０及び１５を同一のレーザ照射工程によって形
成する際、遮光層配線ＳＬを用いる。すなわち、上述し
たように遮光層配線ＳＬは金属からできているために、
放熱効果を有する。このため、同一の非晶質シリコンに
レーザを照射して多結晶化させたとしても、その下方に
遮光層配線ＳＬの形成された部分については、それ以外
の部分と比較して多結晶化に利用されるレーザエネルギ
量が少なくなり、出来上がった多結晶シリコンの結晶粒
の粒径も小さくなる。このため、遮光層配線ＳＬ及び非
晶質シリコン間に備えられた上記バッファ層２の膜厚
（図中、「ｄ」）を調整することで、レーザ照射時の遮
光層配線ＳＬによる放熱度合いを調整することができ、
ひいては、遮光層配線ＳＬの上方の結晶粒の粒径を調整
することができる。
ＤＴＦＴと駆動回路１０１のトランジスタＴＦＴとの特
性をそれぞれ最適化すべく、本実施形態では、多結晶シ
リコン１０及び１５を同一のレーザ照射工程によって形
成する際、遮光層配線ＳＬを用いる。すなわち、上述し
たように遮光層配線ＳＬは金属からできているために、
放熱効果を有する。このため、同一の非晶質シリコンに
レーザを照射して多結晶化させたとしても、その下方に
遮光層配線ＳＬの形成された部分については、それ以外
の部分と比較して多結晶化に利用されるレーザエネルギ
量が少なくなり、出来上がった多結晶シリコンの結晶粒
の粒径も小さくなる。このため、遮光層配線ＳＬ及び非
晶質シリコン間に備えられた上記バッファ層２の膜厚
（図中、「ｄ」）を調整することで、レーザ照射時の遮
光層配線ＳＬによる放熱度合いを調整することができ、
ひいては、遮光層配線ＳＬの上方の結晶粒の粒径を調整
することができる。
【００３１】図３に、非晶質シリコン及び遮光層間、若
しくは非晶質シリコン及びガラス基板間の酸化シリコン
膜厚と、レーザの照射によりこれら非晶質シリコンを多
結晶化したときの結晶粒の粒径との関係とを示す。
しくは非晶質シリコン及びガラス基板間の酸化シリコン
膜厚と、レーザの照射によりこれら非晶質シリコンを多
結晶化したときの結晶粒の粒径との関係とを示す。
【００３２】同図３に示されるように、ガラス基板及び
酸化シリコン層の積層されたものの上に非晶質シリコン
が形成されているときには、非晶質シリコンに一定のレ
ーザエネルギを照射することで形成される多結晶シリコ
ンの結晶粒の粒径は、上記酸化シリコン層の膜厚に影響
されない。（図中、破線（予測値）、及び四角（実測
値）で表記）。
酸化シリコン層の積層されたものの上に非晶質シリコン
が形成されているときには、非晶質シリコンに一定のレ
ーザエネルギを照射することで形成される多結晶シリコ
ンの結晶粒の粒径は、上記酸化シリコン層の膜厚に影響
されない。（図中、破線（予測値）、及び四角（実測
値）で表記）。
【００３３】これに対し、遮光層及び酸化シリコン層の
積層されたものの上に非晶質シリコンが形成されている
ときには、非晶質シリコンに一定のレーザエネルギを照
射することで形成される多結晶シリコンの結晶粒の粒径
は、上記酸化シリコン層の膜厚によって変化する。（図
中、実線（予測値）、及び白丸（実測値）で表記）。こ
れは、酸化シリコン膜の膜厚が厚くなるほど、遮光層及
び非晶質シリコン間の距離が長くなるため、レーザ照射
時の遮光層による放熱効果が低下するためと考えられ
る。
積層されたものの上に非晶質シリコンが形成されている
ときには、非晶質シリコンに一定のレーザエネルギを照
射することで形成される多結晶シリコンの結晶粒の粒径
は、上記酸化シリコン層の膜厚によって変化する。（図
中、実線（予測値）、及び白丸（実測値）で表記）。こ
れは、酸化シリコン膜の膜厚が厚くなるほど、遮光層及
び非晶質シリコン間の距離が長くなるため、レーザ照射
時の遮光層による放熱効果が低下するためと考えられ
る。
【００３４】このように、遮光層及び非晶質シリコン間
のバッファ層としての酸化シリコン層の膜厚を調整する
ことで、レーザ照射によって生成される多結晶シリコン
の結晶粒の粒径を調整することができる。このため、照
射されるレーザエネルギと、遮光層及び非晶質シリコン
間の酸化シリコン層の膜厚とをパラメータとすること
で、遮光層形成部とそれ以外の部分とでそれぞれ異なる
結晶粒の粒径を有する多結晶シリコンを生成することが
できる。ちなみに、上記トランジスタＤＴＦＴを構成す
る多結晶シリコン１０の結晶粒の粒径を「２５０ｎ
ｍ」、上記駆動回路のトランジスタＴＦＴを構成する結
晶粒の粒径を「１０００ｎｍ」とする場合には、レーザ
エネルギ「７００ｍＪ／ｃｍ2」、酸化シリコン膜厚
「１００ｎｍ」などとすればよい。
のバッファ層としての酸化シリコン層の膜厚を調整する
ことで、レーザ照射によって生成される多結晶シリコン
の結晶粒の粒径を調整することができる。このため、照
射されるレーザエネルギと、遮光層及び非晶質シリコン
間の酸化シリコン層の膜厚とをパラメータとすること
で、遮光層形成部とそれ以外の部分とでそれぞれ異なる
結晶粒の粒径を有する多結晶シリコンを生成することが
できる。ちなみに、上記トランジスタＤＴＦＴを構成す
る多結晶シリコン１０の結晶粒の粒径を「２５０ｎ
ｍ」、上記駆動回路のトランジスタＴＦＴを構成する結
晶粒の粒径を「１０００ｎｍ」とする場合には、レーザ
エネルギ「７００ｍＪ／ｃｍ2」、酸化シリコン膜厚
「１００ｎｍ」などとすればよい。
【００３５】ここで、本実施形態にかかる液晶表示装置
の製造工程について、図４を参照しつつ説明する。ここ
で示す製造工程においては、上記画素領域のトランジス
タＤＴＦＴと、駆動回路のトランジスタＴＦＴとを同一
の工程にて製造する。
の製造工程について、図４を参照しつつ説明する。ここ
で示す製造工程においては、上記画素領域のトランジス
タＤＴＦＴと、駆動回路のトランジスタＴＦＴとを同一
の工程にて製造する。
【００３６】この一連の工程においては、まず図４
（ａ）に示すように、ガラス基板１上のトランジスタＤ
ＴＦＴ（チャネルＣ）の形成箇所に対応して高融点金属
膜をスパッタ法により成膜し、これをパターニングして
遮光層配線ＳＬを形成する。
（ａ）に示すように、ガラス基板１上のトランジスタＤ
ＴＦＴ（チャネルＣ）の形成箇所に対応して高融点金属
膜をスパッタ法により成膜し、これをパターニングして
遮光層配線ＳＬを形成する。
【００３７】次に、図４（ｂ）に示すように、ガラス基
板１及び遮光層配線ＳＬ上に酸化シリコン膜をプラズマ
ＣＶＤ法にて成膜することで、バッファ層２を形成す
る。なお、ここでは、ガラス基板側から窒化シリコン
層、酸化シリコン層の順に積層することで、バッファ層
としてもよい。
板１及び遮光層配線ＳＬ上に酸化シリコン膜をプラズマ
ＣＶＤ法にて成膜することで、バッファ層２を形成す
る。なお、ここでは、ガラス基板側から窒化シリコン
層、酸化シリコン層の順に積層することで、バッファ層
としてもよい。
【００３８】このようにバッファ層２として、ガラス基
板側（但し、画素領域では遮光層側）から窒化シリコン
層、酸化シリコン層を形成し、酸化シリコン層の上に多
結晶シリコン層１０，１５を形成するための非晶質シリ
コン３を形成した場合、後述する非晶質シリコン層３の
レーザアニール時に基板や遮光層側から非晶質シリコン
層３への不純物の侵入を窒化シリコン層で確実にブロッ
クすることができる。また、酸化シリコン層と接して非
晶質シリコン層が形成されることで、この非晶質シリコ
ン層３が多結晶化され、多結晶シリコン層１０，１５と
して、ＴＦＴの能動層に用いられる際に、能動層中にキ
ャリアのトラップ準位などが発生することを防止でき
る。また、画素領域側とドライバ領域側で同一エネルギ
ー強度でレーザアニールを施して各領域で適切なグレイ
ンサイズの多結晶シリコンを形成するためには、窒化シ
リコン層及び酸化シリコン層の膜厚を調整することが好
適である。一例として、ブロッキング層としての窒化シ
リコン層の膜厚を５０ｎｍとした場合、酸化シリコン層
の厚さは２００ｎｍ以上とすることが好適である。ある
いは、酸化シリコン層１２の厚さを１３０ｎｍとした場
合、窒化シリコン層の厚さは１００ｎｍ以上であること
が好ましい。
板側（但し、画素領域では遮光層側）から窒化シリコン
層、酸化シリコン層を形成し、酸化シリコン層の上に多
結晶シリコン層１０，１５を形成するための非晶質シリ
コン３を形成した場合、後述する非晶質シリコン層３の
レーザアニール時に基板や遮光層側から非晶質シリコン
層３への不純物の侵入を窒化シリコン層で確実にブロッ
クすることができる。また、酸化シリコン層と接して非
晶質シリコン層が形成されることで、この非晶質シリコ
ン層３が多結晶化され、多結晶シリコン層１０，１５と
して、ＴＦＴの能動層に用いられる際に、能動層中にキ
ャリアのトラップ準位などが発生することを防止でき
る。また、画素領域側とドライバ領域側で同一エネルギ
ー強度でレーザアニールを施して各領域で適切なグレイ
ンサイズの多結晶シリコンを形成するためには、窒化シ
リコン層及び酸化シリコン層の膜厚を調整することが好
適である。一例として、ブロッキング層としての窒化シ
リコン層の膜厚を５０ｎｍとした場合、酸化シリコン層
の厚さは２００ｎｍ以上とすることが好適である。ある
いは、酸化シリコン層１２の厚さを１３０ｎｍとした場
合、窒化シリコン層の厚さは１００ｎｍ以上であること
が好ましい。
【００３９】更に、図４（ｃ）に示すように、上記バッ
ファ層２の形成後、続けてプラズマＣＶＤ法により、膜
厚の非晶質シリコンを形成する。すなわち、上記バッフ
ァ層２の形成から非晶質シリコン３の形成までを連続成
膜にて行う。ここで連続成膜とは、一連の成膜工程を、
マルチチャンバ等を用いて外気に対して遮断された空間
内で行うことをいう。
ファ層２の形成後、続けてプラズマＣＶＤ法により、膜
厚の非晶質シリコンを形成する。すなわち、上記バッフ
ァ層２の形成から非晶質シリコン３の形成までを連続成
膜にて行う。ここで連続成膜とは、一連の成膜工程を、
マルチチャンバ等を用いて外気に対して遮断された空間
内で行うことをいう。
【００４０】次に、図４（ｄ）に示すように、上記非晶
質シリコン３にレーザアニール処理を施すことで、これ
を多結晶シリコン化する。こうして多結晶シリコンが形
成された後、図４（ｅ）に示すように、これをパターニ
ングすることで画素領域のトランジスタＤＴＦＴを構成
する多結晶シリコン１０と、駆動回路のトランジスタＴ
ＦＴを構成する多結晶シリコン１５とを形成する。
質シリコン３にレーザアニール処理を施すことで、これ
を多結晶シリコン化する。こうして多結晶シリコンが形
成された後、図４（ｅ）に示すように、これをパターニ
ングすることで画素領域のトランジスタＤＴＦＴを構成
する多結晶シリコン１０と、駆動回路のトランジスタＴ
ＦＴを構成する多結晶シリコン１５とを形成する。
【００４１】なお、それぞれ結晶粒の粒径の異なる多結
晶シリコン１０及び多結晶シリコン１５を形成した後、
周知のプロセスにてトランジスタＤＴＦＴやＴＦＴ等を
形成するなどして、先の図２に示した構成を有する液晶
表示装置を形成する。
晶シリコン１０及び多結晶シリコン１５を形成した後、
周知のプロセスにてトランジスタＤＴＦＴやＴＦＴ等を
形成するなどして、先の図２に示した構成を有する液晶
表示装置を形成する。
【００４２】以上説明した本実施形態によれば、以下の
効果が得られるようになる。
効果が得られるようになる。
【００４３】（１）画素領域に形成される駆動素子とし
てのトランジスタＤＴＦＴを構成する多結晶シリコン１
０の結晶粒の粒径を、駆動回路内の素子としてのトラン
ジスタＴＦＴを構成する多結晶シリコン１５の結晶粒の
粒径よりも小さく設定した。これにより、各画素に対応
したトランジスタＤＴＦＴの特性のバラツキを好適に抑
制することができるとともに、駆動回路内のトランジス
タＴＦＴについては、その駆動能力を確保する等、これ
らトランジスタＤＴＦＴ及びＴＦＴの最適化を図ること
ができる。
てのトランジスタＤＴＦＴを構成する多結晶シリコン１
０の結晶粒の粒径を、駆動回路内の素子としてのトラン
ジスタＴＦＴを構成する多結晶シリコン１５の結晶粒の
粒径よりも小さく設定した。これにより、各画素に対応
したトランジスタＤＴＦＴの特性のバラツキを好適に抑
制することができるとともに、駆動回路内のトランジス
タＴＦＴについては、その駆動能力を確保する等、これ
らトランジスタＤＴＦＴ及びＴＦＴの最適化を図ること
ができる。
【００４４】（２）画素領域においては、多結晶シリコ
ン１０の下方にのみ遮光層配線ＳＬを設けた。これによ
り、多結晶シリコン１０及び１５とする非晶質シリコン
を同一工程で成膜し、同一条件でレーザ照射を行ったと
しても、多結晶シリコン１０の結晶粒の粒径を多結晶シ
リコン１５の結晶粒の粒径よりも小さくすることができ
る。
ン１０の下方にのみ遮光層配線ＳＬを設けた。これによ
り、多結晶シリコン１０及び１５とする非晶質シリコン
を同一工程で成膜し、同一条件でレーザ照射を行ったと
しても、多結晶シリコン１０の結晶粒の粒径を多結晶シ
リコン１５の結晶粒の粒径よりも小さくすることができ
る。
【００４５】なお、上記実施形態は、以下のように変更
して実施することもできる。
して実施することもできる。
【００４６】・遮光層配線ＳＬや、バッファ層２、ゲー
トＧ、電極２２等の材料としては、上記実施形態で例示
したものに限らない。また、ガラス基板１の代わりに、
プラスチック基板等、任意の透明基板を用いてもよい。
トＧ、電極２２等の材料としては、上記実施形態で例示
したものに限らない。また、ガラス基板１の代わりに、
プラスチック基板等、任意の透明基板を用いてもよい。
【００４７】・遮光層が保持容量線ＣＬと接続している
例を示したが、図５に示すように該遮光層の上方にそれ
ぞれ形成されるＴＦＴのゲートＧＬに接続してもよい。
遮光層がどこにも接続されていない状態では遮光層の電
位が安定せず、ＴＦＴによる表示信号の充電、保持動作
が画素ごとに不安定となり表示品位が低下するが、遮光
層の電位を一定にすると、信号充電保持動作が安定し、
表示品位の低下を防ぐことができる。さらにゲート電位
を接続すると充電時の能力を向上させることができるた
め、グレインサイズを小さくすることによる特性ばらつ
き低減の効果を維持しつつ、充電能力を必要とするよう
な高速駆動に対応することが可能となる。
例を示したが、図５に示すように該遮光層の上方にそれ
ぞれ形成されるＴＦＴのゲートＧＬに接続してもよい。
遮光層がどこにも接続されていない状態では遮光層の電
位が安定せず、ＴＦＴによる表示信号の充電、保持動作
が画素ごとに不安定となり表示品位が低下するが、遮光
層の電位を一定にすると、信号充電保持動作が安定し、
表示品位の低下を防ぐことができる。さらにゲート電位
を接続すると充電時の能力を向上させることができるた
め、グレインサイズを小さくすることによる特性ばらつ
き低減の効果を維持しつつ、充電能力を必要とするよう
な高速駆動に対応することが可能となる。
【００４８】・上記実施形態では表示素子として液晶を
用いた液晶表示装置に本発明を適用したが、これに限ら
ず、表示素子としてＥＬ素子を用いたＥＬ表示装置等、
任意の半導体表示装置でよい。
用いた液晶表示装置に本発明を適用したが、これに限ら
ず、表示素子としてＥＬ素子を用いたＥＬ表示装置等、
任意の半導体表示装置でよい。
【００４９】具体的には、例えば、図６に示すようなア
クティブマトリクス型のエレクトロルミネッセンス表示
装置などにも採用可能であり、同様の効果を得ることが
できる。ここで、図６のＥＬ表示装置において、Ｈドラ
イバ及びＶドライバ領域のＴＦＴの下方には上記と同様
遮光層は形成せず、ブロッキング層と絶縁層との積層構
造の上にＴＦＴの能動層（多結晶シリコン層）を形成
し、画素領域のＴＦＴ（Ｔｒ１，Ｔｒ２）の下方には遮
光層を形成し、この遮光層と画素領域のＴＦＴの「能動
層（多結晶シリコン層）との層間に上記ブロッキング層
と上記絶縁層とを形成する構成が採用できる。画素ＴＦ
Ｔ（Ｔｒ２）に接続されたＥＬ素子（ＯＬＥＤ）は、例
えば図２の（ａ）に示すＩＴＯ画素電極ＰＥを第１電極
とし、この上に、多層又は単層構造の有機発光素子層と
上記第１電極に対向する金属などからなる第２電極とを
順に積層下構造とすれば良い。なお、図６において、Ｖ
Ｌは、画素ＴＦＴうち、Ｔｒ２を介してＥＬ素子に表示
内容に応じた電流を供給するための電源ラインである。
図６ではＴｒ１下方の金属層は、ゲート電位とし、Ｔｒ
２下方の金属層はエレクトロルミネッセンス用電源電位
に接続している。Ｔｒ２における接続はＴｒ２の電流能
力を低下させる方向に働かせる効果がある。また、Ｔｒ
１，Ｔｒ２の金属層の接続は、これに限るものではな
く、前述のように高速駆動等が必要でない場合は、保持
容量線などの一定電圧電位に接続可能であり、電流能力
が必要な場合にはゲート電圧を供給することも可能であ
る。その組み合わせとしては、Ｔｒ１がゲート信号線に
接続されている場合には、Ｔｒ２がゲート信号線、ＥＬ
用駆動電源線及び保持容量線のうちいずれか１つに接続
されていても良く、またＴｒ１が保持容量線に接続され
ている場合には、Ｔｒ２はゲート信号線、ＥＬ用駆動電
源線及び保持容量線のいずれか１つに接続されていても
良く、更にＴｒ１がＥＬ用駆動電源線に接続されている
場合には、Ｔｒ２はゲート信号線、ＥＬ用駆動電源線及
び保持容量線のうちいずれか１つに接続されている場合
があるが、いずれの場合にも効果を得ることができる。
クティブマトリクス型のエレクトロルミネッセンス表示
装置などにも採用可能であり、同様の効果を得ることが
できる。ここで、図６のＥＬ表示装置において、Ｈドラ
イバ及びＶドライバ領域のＴＦＴの下方には上記と同様
遮光層は形成せず、ブロッキング層と絶縁層との積層構
造の上にＴＦＴの能動層（多結晶シリコン層）を形成
し、画素領域のＴＦＴ（Ｔｒ１，Ｔｒ２）の下方には遮
光層を形成し、この遮光層と画素領域のＴＦＴの「能動
層（多結晶シリコン層）との層間に上記ブロッキング層
と上記絶縁層とを形成する構成が採用できる。画素ＴＦ
Ｔ（Ｔｒ２）に接続されたＥＬ素子（ＯＬＥＤ）は、例
えば図２の（ａ）に示すＩＴＯ画素電極ＰＥを第１電極
とし、この上に、多層又は単層構造の有機発光素子層と
上記第１電極に対向する金属などからなる第２電極とを
順に積層下構造とすれば良い。なお、図６において、Ｖ
Ｌは、画素ＴＦＴうち、Ｔｒ２を介してＥＬ素子に表示
内容に応じた電流を供給するための電源ラインである。
図６ではＴｒ１下方の金属層は、ゲート電位とし、Ｔｒ
２下方の金属層はエレクトロルミネッセンス用電源電位
に接続している。Ｔｒ２における接続はＴｒ２の電流能
力を低下させる方向に働かせる効果がある。また、Ｔｒ
１，Ｔｒ２の金属層の接続は、これに限るものではな
く、前述のように高速駆動等が必要でない場合は、保持
容量線などの一定電圧電位に接続可能であり、電流能力
が必要な場合にはゲート電圧を供給することも可能であ
る。その組み合わせとしては、Ｔｒ１がゲート信号線に
接続されている場合には、Ｔｒ２がゲート信号線、ＥＬ
用駆動電源線及び保持容量線のうちいずれか１つに接続
されていても良く、またＴｒ１が保持容量線に接続され
ている場合には、Ｔｒ２はゲート信号線、ＥＬ用駆動電
源線及び保持容量線のいずれか１つに接続されていても
良く、更にＴｒ１がＥＬ用駆動電源線に接続されている
場合には、Ｔｒ２はゲート信号線、ＥＬ用駆動電源線及
び保持容量線のうちいずれか１つに接続されている場合
があるが、いずれの場合にも効果を得ることができる。
【００５０】・またこの際、画素回路のトランジスタを
構成する多結晶シリコンの結晶粒の粒径を、駆動回路の
トランジスタを構成する多結晶シリコンの結晶粒の粒径
よりも小さくすべく、遮光機能の有無にかかわらず、適
宜の金属を用いるようにしてもよい。すなわち、画素領
域のトランジスタを構成する多結晶シリコンを生成すべ
く、この多結晶シリコンとする非晶質シリコンの下方部
分に放熱性に優れた金属を配置してからレーザ照射を行
うことで、同画素領域のトランジスタの結晶粒の粒径を
調整することができる。
構成する多結晶シリコンの結晶粒の粒径を、駆動回路の
トランジスタを構成する多結晶シリコンの結晶粒の粒径
よりも小さくすべく、遮光機能の有無にかかわらず、適
宜の金属を用いるようにしてもよい。すなわち、画素領
域のトランジスタを構成する多結晶シリコンを生成すべ
く、この多結晶シリコンとする非晶質シリコンの下方部
分に放熱性に優れた金属を配置してからレーザ照射を行
うことで、同画素領域のトランジスタの結晶粒の粒径を
調整することができる。
【００５１】・多結晶シリコンに限らず、適宜の多結晶
半導体を用いて駆動素子を構成する半導体表示装置に本
発明を適用してもよい。また、この場合、その製造方法
として、この半導体層に対する光エネルギの照射によっ
て結晶粒を調整してもよい。
半導体を用いて駆動素子を構成する半導体表示装置に本
発明を適用してもよい。また、この場合、その製造方法
として、この半導体層に対する光エネルギの照射によっ
て結晶粒を調整してもよい。
【００５２】
【発明の効果】請求項１記載の発明では、駆動素子を構
成する多結晶半導体の結晶粒の粒径が、駆動回路内の素
子を構成する多結晶半導体の結晶粒の粒径よりも小さく
設定されている。このため、駆動素子に存在する結晶粒
の粒界の割合を全ての駆動素子で略等しく設定すること
ができるとともに、駆動回路の素子の結晶粒の粒径を大
きくすることでこの駆動能力を高めることができる。
成する多結晶半導体の結晶粒の粒径が、駆動回路内の素
子を構成する多結晶半導体の結晶粒の粒径よりも小さく
設定されている。このため、駆動素子に存在する結晶粒
の粒界の割合を全ての駆動素子で略等しく設定すること
ができるとともに、駆動回路の素子の結晶粒の粒径を大
きくすることでこの駆動能力を高めることができる。
【００５３】請求項２記載の発明では、駆動素子に対応
する部分には金属層が形成されている。このため、画素
領域でもドライバ領域でも非晶質半導体に同一条件によ
るレーザ照射を施すことで多結晶化すると、金属層によ
る放熱効果によって自動的に画素領域の多結晶半導体の
粒径を、同金属層がないドライバ領域の多結晶半導体の
粒径と比較して小さくすることができる。
する部分には金属層が形成されている。このため、画素
領域でもドライバ領域でも非晶質半導体に同一条件によ
るレーザ照射を施すことで多結晶化すると、金属層によ
る放熱効果によって自動的に画素領域の多結晶半導体の
粒径を、同金属層がないドライバ領域の多結晶半導体の
粒径と比較して小さくすることができる。
【００５４】請求項３記載の発明によれば、遮光層を上
記金属層として利用することで、余分な工程を設けるこ
となく、駆動素子を構成する多結晶半導体の結晶粒の粒
径を、駆動回路内の素子を構成する多結晶半導体の結晶
粒の粒径よりも小さく設定することができる。また、画
素領域では、透明基板を採用している場合は基板側から
の外光の駆動素子への入射がリーク電流を発生させるな
ど表示品質に悪影響を及ぼすが、遮光層の存在によりこ
のような外光の入射を確実に防止できる。
記金属層として利用することで、余分な工程を設けるこ
となく、駆動素子を構成する多結晶半導体の結晶粒の粒
径を、駆動回路内の素子を構成する多結晶半導体の結晶
粒の粒径よりも小さく設定することができる。また、画
素領域では、透明基板を採用している場合は基板側から
の外光の駆動素子への入射がリーク電流を発生させるな
ど表示品質に悪影響を及ぼすが、遮光層の存在によりこ
のような外光の入射を確実に防止できる。
【００５５】請求項４記載の発明によれば、走査線の信
号は、周期的に変位するので、一定電圧が遮光層に印加
され続けてその上方に形成された駆動素子の特性が変化
することを防止できる。
号は、周期的に変位するので、一定電圧が遮光層に印加
され続けてその上方に形成された駆動素子の特性が変化
することを防止できる。
【００５６】請求項５記載の発明では、半導体層の駆動
素子に対応した領域に金属層を形成した後、光エネルギ
によって同半導体層を結晶化する。このため、半導体層
の金属層の形成された領域に対応する部分については、
金属層の放熱性によりそれ以外の部分と比較して多結晶
化に用いられる光エネルギ量が低下する。しかも、この
光エネルギ量は、金属層及び駆動素子間に形成された絶
縁膜の膜厚を調整することで調整することができる。こ
のため、金属層の形成された領域に対応する部分の多結
晶半導体の結晶粒の粒径を、膜厚の調整にて所望の大き
さにすることができる。このため、駆動回路の素子を構
成する結晶粒の粒径を所望の大きさにするための光エネ
ルギを照射しつつ、膜厚にて駆動素子を構成する結晶粒
の粒径を所望の大きさにすることができる。これによ
り、駆動素子に存在する結晶粒の粒界の割合を全ての駆
動素子で略等しく設定することができるとともに、駆動
回路の素子の結晶粒の粒径を大きくすることでこの駆動
能力を高めることができる。
素子に対応した領域に金属層を形成した後、光エネルギ
によって同半導体層を結晶化する。このため、半導体層
の金属層の形成された領域に対応する部分については、
金属層の放熱性によりそれ以外の部分と比較して多結晶
化に用いられる光エネルギ量が低下する。しかも、この
光エネルギ量は、金属層及び駆動素子間に形成された絶
縁膜の膜厚を調整することで調整することができる。こ
のため、金属層の形成された領域に対応する部分の多結
晶半導体の結晶粒の粒径を、膜厚の調整にて所望の大き
さにすることができる。このため、駆動回路の素子を構
成する結晶粒の粒径を所望の大きさにするための光エネ
ルギを照射しつつ、膜厚にて駆動素子を構成する結晶粒
の粒径を所望の大きさにすることができる。これによ
り、駆動素子に存在する結晶粒の粒界の割合を全ての駆
動素子で略等しく設定することができるとともに、駆動
回路の素子の結晶粒の粒径を大きくすることでこの駆動
能力を高めることができる。
【００５７】請求項６記載の発明では、遮光層及び半導
体層間のバッファ層の膜厚を調整することで、レーザ照
射に際して遮光層に対応された部分の半導体層が多結晶
化するために用いられるエネルギ量を調整することがで
きる。このため、駆動回路の素子を構成する結晶粒の粒
径を所望の大きさにするための光エネルギを照射しつ
つ、バッファ層の膜厚にて駆動素子を構成する結晶粒の
粒径を所望の大きさにすることができる。これにより、
駆動素子に占める結晶粒の粒界の割合を全ての駆動素子
で略等しく設定することができるとともに、駆動回路の
素子の結晶粒の粒径を大きくすることでこの駆動能力を
高めることができる。
体層間のバッファ層の膜厚を調整することで、レーザ照
射に際して遮光層に対応された部分の半導体層が多結晶
化するために用いられるエネルギ量を調整することがで
きる。このため、駆動回路の素子を構成する結晶粒の粒
径を所望の大きさにするための光エネルギを照射しつ
つ、バッファ層の膜厚にて駆動素子を構成する結晶粒の
粒径を所望の大きさにすることができる。これにより、
駆動素子に占める結晶粒の粒界の割合を全ての駆動素子
で略等しく設定することができるとともに、駆動回路の
素子の結晶粒の粒径を大きくすることでこの駆動能力を
高めることができる。
【図１】本発明にかかる半導体表示装置を液晶表示装置
に適用した一実施形態についての回路図。
に適用した一実施形態についての回路図。
【図２】同実施形態の断面構造を示す断面図。
【図３】ガラス基板上若しくは遮光層上の酸化シリコン
の膜厚と、多結晶シリコンの結晶粒の粒径との関係を示
す図。
の膜厚と、多結晶シリコンの結晶粒の粒径との関係を示
す図。
【図４】同実施形態の液晶表示装置の製造工程を示す断
面図。
面図。
【図５】本発明にかかる液晶表示装置の遮光層の他の接
続方法を示す回路構成図。
続方法を示す回路構成図。
【図６】本発明の実施形態に係る他の表示装置の概略構
成を示す図。
成を示す図。
【図７】多結晶シリコンの結晶粒の粒径と、トランジス
タのチャネルに占める粒界の割合との関係を説明する
図。
タのチャネルに占める粒界の割合との関係を説明する
図。
１…ガラス基板、２…バッファ層、３…非晶質シリコ
ン、１０…多結晶シリコン、１１…絶縁膜、１２…電
極、１５…多結晶シリコン、２０…層間絶縁膜、２１…
コンタクトホール、２２…電極、３０…平坦化絶縁膜、
１００…画素回路、１０１…駆動回路、１１０…水平走
査ドライバ、１２０…垂直走査ドライバ。
ン、１０…多結晶シリコン、１１…絶縁膜、１２…電
極、１５…多結晶シリコン、２０…層間絶縁膜、２１…
コンタクトホール、２２…電極、３０…平坦化絶縁膜、
１００…画素回路、１０１…駆動回路、１１０…水平走
査ドライバ、１２０…垂直走査ドライバ。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｂ
６２６Ｃ
６１９Ｂ
６１７Ｎ
６２７Ｇ
Ｆターム(参考） 2H092 GA29 GA59 JA25 JA28 JA29
JA35 JA38 JA39 JA46 JB42
JB51 JB57 JB58 JB62 JB69
KA04 KA05 KA12 KA18 KB13
KB24 KB25 MA01 MA05 MA08
MA29 MA30 NA24 PA01 PA06
5C094 AA04 AA13 AA25 AA31 AA43
AA48 AA53 BA03 BA43 CA19
DA09 DA13 DB01 DB04 EA04
ED15 FA01 FA02 FB12 FB14
FB15 GB10
5F052 AA02 DA02 DB03 EA11 EA13
JA01 JA03
5F110 AA01 AA16 AA21 BB02 BB04
CC02 DD01 DD02 DD13 DD14
DD17 EE04 EE28 EE30 FF02
GG02 GG13 GG16 GG25 GG45
HL03 HL04 HL12 NN03 NN04
NN23 NN24 NN43 NN44 NN46
NN54 NN73 NN78 PP03 QQ09
Claims (6)
- 【請求項１】画素領域内の各表示素子に対応して該画素
領域内に形成された駆動素子と、該画素領域外に設けら
れ該駆動素子を駆動する駆動回路とを備えた半導体表示
装置において、 前記駆動素子を構成する多結晶半導体の結晶粒の粒径
が、前記駆動回路内の素子を構成する多結晶半導体の結
晶粒の粒径よりも小さく設定されてなることを特徴とす
る半導体表示装置。 - 【請求項２】請求項１記載の半導体表示装置において、 前記駆動素子及び駆動回路内の素子を構成する多結晶半
導体は透明基板上に形成されたバッファ層上に形成され
ており、 前記透明基板及び前記バッファ層間のうちの前記駆動素
子に対応する部分には、金属層が形成されてなることを
特徴とする半導体表示装置。 - 【請求項３】前記金属層は、前記透明基板側からの前記
駆動素子への光の照射を遮る金属からなる遮光層である
請求項２記載の半導体表示装置。 - 【請求項４】前記金属層には、該金属層の上方に形成さ
れた、対応する前記画素領域の駆動素子を走査する走査
線と同一信号、又は定電圧が印加されることを特徴とす
る請求項２又は３記載の半導体表示装置。 - 【請求項５】画素領域内の各表示素子に対応して設けら
れる駆動素子と、該駆動素子を駆動する駆動回路とを形
成すべく、絶縁層上に形成され半導体層に光エネルギを
照射して該半導体層を多結晶化する半導体表示装置の製
造方法であって、 前記光エネルギの照射に先立ち、前記絶縁層の下方であ
って且つ前記駆動素子に対応した領域に金属層を形成し
た後、前記金属層及び前記駆動素子間の前記絶縁層の膜
厚を調整することで、前記光エネルギによって結晶化さ
れる前記駆動素子の部分の半導体層の粒径を前記駆動回
路の部分の半導体層の粒径よりも小さくすることを特徴
とする半導体表示装置の製造方法。 - 【請求項６】透明基板上に、表示装置の画素領域内の各
表示素子に対応して設けられる駆動素子と、該駆動素子
を駆動する駆動回路とを形成する半導体表示装置の製造
方法であって、 前記透明基板上の前記駆動素子を形成する領域に対応し
て金属からなる遮光層を形成する工程と、 前記透明基板及び前記遮光層上にバッファ層を形成する
工程と、 前記バッファ層上に半導体層を形成する工程と、 該半導体層にレーザを照射して前記半導体層を多結晶化
させる工程とを備えることを特徴とする半導体表示装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003022291A JP2003297851A (ja) | 2002-01-30 | 2003-01-30 | 半導体表示装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002-21845 | 2002-01-30 | ||
| JP2002021845 | 2002-01-30 | ||
| JP2003022291A JP2003297851A (ja) | 2002-01-30 | 2003-01-30 | 半導体表示装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003297851A true JP2003297851A (ja) | 2003-10-17 |
Family
ID=29404768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003022291A Pending JP2003297851A (ja) | 2002-01-30 | 2003-01-30 | 半導体表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003297851A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049342A (ja) * | 2004-07-30 | 2006-02-16 | Seiko Epson Corp | 電気光学装置、及び投射型表示装置 |
| JP2007220999A (ja) * | 2006-02-17 | 2007-08-30 | Epson Imaging Devices Corp | 半導体膜の形成方法および表示パネルの製造方法 |
| JP2010147368A (ja) * | 2008-12-22 | 2010-07-01 | Seiko Epson Corp | 表示装置、電子機器および表示装置の製造方法 |
| WO2012140866A1 (ja) * | 2011-04-14 | 2012-10-18 | シャープ株式会社 | 半導体素子基板の製造方法及び半導体素子基板並びに表示装置 |
| JP2015161701A (ja) * | 2014-02-26 | 2015-09-07 | 国立大学法人 琉球大学 | ディスプレイ |
| JP2017505457A (ja) * | 2014-01-21 | 2017-02-16 | アップル インコーポレイテッド | 底部シールドを有する有機発光ダイオードディスプレイ |
| US9716134B2 (en) | 2014-01-21 | 2017-07-25 | Apple Inc. | Organic light-emitting diode display with bottom shields |
| US10909921B2 (en) | 2018-06-28 | 2021-02-02 | Samsung Display Co., Ltd. | Organic light emitting diode display device including driving transistor having gate electrode under semiconductor layer |
| JP2022001942A (ja) * | 2005-07-04 | 2022-01-06 | 株式会社半導体エネルギー研究所 | 発光装置 |
-
2003
- 2003-01-30 JP JP2003022291A patent/JP2003297851A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049342A (ja) * | 2004-07-30 | 2006-02-16 | Seiko Epson Corp | 電気光学装置、及び投射型表示装置 |
| JP7507291B2 (ja) | 2005-07-04 | 2024-06-27 | 株式会社半導体エネルギー研究所 | 発光装置 |
| JP2022001942A (ja) * | 2005-07-04 | 2022-01-06 | 株式会社半導体エネルギー研究所 | 発光装置 |
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| US10909921B2 (en) | 2018-06-28 | 2021-02-02 | Samsung Display Co., Ltd. | Organic light emitting diode display device including driving transistor having gate electrode under semiconductor layer |
| US11335260B2 (en) | 2018-06-28 | 2022-05-17 | Samsung Display Co., Ltd. | Organic light emitting diode display device including driving transistor having bottom electrode between semiconductor layer and substrate |
| US11514854B2 (en) | 2018-06-28 | 2022-11-29 | Samsung Display Co., Ltd. | Organic light emitting diode display device including driving transistor having gate electrode under semiconductor layer |
| US11670233B2 (en) | 2018-06-28 | 2023-06-06 | Samsung Display Co., Ltd. | Organic light emitting diode display device including driving transistor having overlapping layer between semiconductor layer and substrate |
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