KR101922075B1 - 디스플레이 장치 - Google Patents

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Abstract

본 출원은 전기적 특성이 향상된 데이터 분배 회로를 포함하는 디스플레이 장치를 제공하는 것으로, 본 출원의 일 예에 따른 디스플레이 장치는 제 1 내지 제 n 트랜지스터 중 제 1 수평 축 방향을 따라 인접한 2개의 트랜지스터 사이에서 제 2 수평 축 방향을 따라 비직선 형태로 마련된 갭 영역을 갖는 복수의 역다중화 회로를 포함한다. 여기서, 갭 영역은 상기 제 2 수평 축 방향을 따라 지그재그 형태를 가질 수 있다.

Description

디스플레이 장치{DISPLAY APPARATUS}
본 출원은 디스플레이 장치에 관한 것이다.
디스플레이 장치는 텔레비전 또는 모니터의 표시 장치 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다.
종래의 디스플레이 장치는 디스플레이 패널과 디스플레이 패널을 구동하기 위한 구동 집적 회로와 스캔 구동 회로를 포함한다.
디스플레이 패널은 복수의 데이터 라인과 복수의 게이트 라인에 의해 정의되는 픽셀 영역마다 마련되면서 박막 트랜지스터를 갖는 복수의 서브 픽셀을 포함한다. 이때, 인접한 적어도 3개의 서브 픽셀은 하나의 영상을 표시하는 단위 픽셀을 구성한다.
구동 집적 회로는 복수의 데이터 링크 라인을 통해서 복수의 데이터 라인 각각과 일대일로 연결된다. 이러한 구동 집적 회로는 복수의 데이터 라인 각각에 데이터 전압을 공급한다.
스캔 구동 회로는 복수의 게이트 링크 라인을 통해서 복수의 게이트 라인 각각과 일대일로 연결된다. 이러한 스캔 구동 회로는 복수의 게이트 라인 각각에 스캔 신호를 공급한다.
한편, 대한민국 공개특허공보 제10-2010-0073441호는 구동 집적 회로의 채널 수가 감소되는 액정 표시 장치를 개시하고 있다.
종래의 액정 표시 장치는 복수의 트랜지스터를 갖는 역다중화 회로들을 포함하는 데이터 분배 회로를 이용한 데이터 시분할 구동을 통해 구동 집적 회로의 채널 수를 감소시킨다.
그러나, 종래의 액정 표시 장치는 데이터 분배 회로에 광이 입사될 경우, 입사되는 광에 의해 역다중화 회로에 마련된 트랜지스터의 반도체층에 광 전류가 흐르게 되고, 이러한 광 전류로 인하여 발생되는 트랜지스터의 누설 전류로 인하여 데이터 분배 회로의 전기적 특성과 신뢰성이 저하되는 문제점이 있다.
또한, 종래의 데이터 분배 회로는, 디스플레이 패널의 고해상도화에 따라 데이터 라인의 개수가 증가할 경우, 역다중화 회로에 마련되는 인접한 트랜지스터들 간의 갭 영역(또는 간격)이 좁아져 인접한 트랜지스터 간의 쇼트와 같은 공정 불량이 발생하는 문제점이 있다. 이러한 문제점을 해결하기 위하여, 역다중화 회로 내에서 인접한 트랜지스터 간의 간격을 넓힐 경우, 역다중화 회로의 크기(또는 피치)가 단위 픽셀의 크기(또는 피치)보다 커지게 되고, 이로 인한 데이터 분배 회로의 크기가 증가함으로써 디스플레이 패널의 크기가 증가하는 문제점이 있다.
본 출원은 전술한 문제점을 해결하고자 안출된 것으로, 전기적 특성이 향상된 디스플레이용 데이터 분배 회로 및 이를 포함하는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 출원은 크기가 감소된 디스플레이용 데이터 분배 회로 및 이를 포함하는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
전술한 기술적 과제를 달성하기 위한 본 출원의 일 예에 따른 디스플레이 장치는 제 1 내지 제 n 트랜지스터 중 제 1 수평 축 방향을 따라 인접한 2개의 트랜지스터 사이에서 제 2 수평 축 방향을 따라 비직선 형태로 마련된 갭 영역을 갖는 복수의 역다중화 회로를 포함한다. 여기서, 갭 영역은 상기 제 2 수평 축 방향을 따라 지그재그 형태를 가질 수 있다.
본 출원의 일 예에 따른 디스플레이 장치는 복수의 역다중화 회로를 갖는 데이터 분배 회로와 데이터 분배 회로와 중첩되는 차광층 및 차광층에 연결된 전원 공급 라인을 포함할 수 있다.
일 예에 따른 디스플레이 장치에서 복수의 역다중화 회로 각각은 제 1 내지 제 n 트랜지스터 중 제 1 수평 축 방향을 따라 인접한 2개의 트랜지스터 사이에 제 2 수평 축 방향을 따라 비직선 형태로 마련된 갭 영역을 포함할 수 있다.
상기 과제의 해결 수단에 의하면, 본 출원은 데이터 분배 회로에 입사되는 광에 의한 데이터 분배 회로의 전기적 특성 변화를 방지할 수 있으며, 복수의 역다중화 회로 각각의 크기를 감소시킬 수 있으며, 이를 통해 데이터 분배 회로의 크기를 감소시킬 수 있다. 또한, 본 출원은 디스플레이 패널의 크기를 증가시키지 않고도 고해상도를 갖는 디스플레이 패널에 적용 가능한 데이터 분배 회로를 제공할 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 디스플레이 장치를 개략적으로 설명하기 위한 도면이다.
도 2는 도 1에 도시된 A 부분의 확대도이다.
도 3은 도 1에 도시된 복수의 역다중화 회로 중 하나의 역다중화 회로를 나타내는 도면이다.
도 4는 도 3에 도시된 선 I-I'의 단면도이다.
도 5는 본 예와 비교 예에 있어서, 데이터 분배 회로에 마련되는 트랜지스터의 전압-전류 특성을 나타낸 그래프이다.
도 6은 본 출원의 일 예에 따른 디스플레이 장치를 개략적으로 설명하기 위한 도면이다.
도 7은 도 6에 도시된 데이터 분배 회로에 구비된 복수의 역다중화 회로의 일부를 나타내는 도면이다.
도 8은 도 7에 도시된 선 II-II'의 단면도이다.
도 9는 도 7에 도시된 트랜지스터에 구비된 제 1 및 제 2 전극의 구조를 설명하기 위한 도면이다.
도 10는 본 예와 비교 예에 있어서, 데이터 분배 회로에 마련되는 트랜지스터의 전압-전류 특성을 나타낸 그래프이다.
도 11은 도 7에 도시된 선 II-II'의 다른 단면도이다.
도 12는 도 6에 도시된 데이터 분배 회로에 구비된 복수의 역다중화 회로의 일부를 나타내는 도면이다.
도 13은 도 12에 도시된 선 III-III'의 단면도이다.
도 13은 도 12에 도시된 선 III-III'의 다른 단면도이다.
도 15는 도 6에 도시된 데이터 분배 회로에 구비된 복수의 역다중화 회로의 일부를 나타내는 도면이다.
도 16은 도 13에 도시된 선 IV-IV’의 단면도이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 일 예들은 본 출원의 개시가 완전하도록 하며, 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 출원의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"제 1 수평 축 방향", "제 2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 출원의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 출원에 따른 디스플레이용 데이터 분배 회로 및 이를 포함하는 디스플레이 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 출원을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 출원의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
도 1은 본 출원의 일 예에 따른 디스플레이 장치를 개략적으로 설명하기 위한 도면이고, 도 2는 도 1에 도시된 A 부분의 확대도이고, 도 3은 도 1에 도시된 복수의 역다중화 회로 중 하나의 역다중화 회로를 나타내는 도면이며, 도 4는 도 3에 도시된 선 I-I'의 단면도이다.
도 1 내지 도 4를 참조하면, 일 예에 따른 디스플레이 장치는 디스플레이 패널(100), 구동 집적 회로(300), 데이터 분배 회로(500), 차광층(600), 및 전원 공급 라인(610)을 포함한다.
상기 디스플레이 패널(100)은 액정 분자의 구동을 이용하여 영상을 표시하는 액정 디스플레이 패널로서, 액정층을 사이에 두고 대향 합착된 하부 기판(110)과 상부 기판(130)을 포함한다. 이러한 디스플레이 패널(100)은 백라이트 유닛으로부터 조사되는 광을 이용하여 소정의 영상을 표시한다.
상기 하부 기판(110)은 유리 재질이 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱 재질, 예들 들어 폴리이미드 물질이 이용될 수 있다. 폴리이미드 물질을 하부 기판(110)의 재료로 이용할 경우에는, 하부 기판(110) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드 물질이 이용될 수 있다. 이러한 하부 기판(110)은 박막 트랜지스터 어레이 기판으로서, 표시 영역(AA)과 비표시 영역(IA)을 포함한다.
상기 표시 영역(AA)은 하부 기판(110)의 가장자리 부분을 제외한 나머지 부분으로 정의된다. 이러한 표시 영역(AA)은 영상을 표시하는 픽셀 어레이가 마련되는 영역으로 정의될 수 있다.
상기 비표시 영역(IA)은 하부 기판(110)에 마련된 표시 영역(AA)을 제외한 나머지 부분에 정의되는 것으로, 표시 영역(AA)을 둘러싸는 하부 기판(110)의 가장자리 부분으로 정의될 수 있다. 이러한 비표시 영역(IA)은 표시 영역(AA)의 외곽 주변으로서 표시 영역(AA)과 달리 영상이 표시되지 않으며, 픽셀 어레이의 구동을 위한 배선과 회로 등이 배치되는 영역으로 정의될 수 있다.
상기 표시 영역(AA)은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)에 의해 마련되는 픽셀 영역에 형성된 복수의 서브 픽셀(P)를 포함하여 구성된다.
상기 복수의 게이트 라인(GL)은 하부 기판(110) 상에 마련되는 것으로, 하부 기판(110)의 제 1 수평 축 방향(X)을 따라 길게 연장되고, 제 2 수평 축 방향(Y)을 따라 일정한 간격으로 이격된다. 여기서, 제 1 수평 축 방향(X)은 하부 기판(110)의 단변 길이 방향과 나란한 방향으로 정의될 수 있으며, 제 2 수평 축 방향(Y)은 하부 기판(110)의 장변 길이 방향과 나란한 방향으로 정의될 수 있지만, 그 반대의 방향으로 정의될 수도 있다. 예를 들어, 제 1 수평 축 방향(X)은 게이트 라인(GL)의 길이 방향과 나란한 방향일 수 있고, 제 2 수평 축 방향(Y)은 데이터 라인(DL)의 길이 방향과 나란한 방향일 수 있다.
상기 복수의 서브 픽셀(P) 각각은 실제 광을 투과시키는 최소 단위의 영역으로 정의될 수 있다. 인접한 적어도 3개의 서브 픽셀(P)은 컬러 표시를 위한 하나의 단위 픽셀을 구성할 수 있다. 일 예로, 하나의 단위 픽셀은 인접한 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함할 수 있으며, 휘도 향상을 위해 백색 서브 픽셀을 더 포함할 수도 있다.
상기 복수의 서브 픽셀(P) 각각은 인접한 게이트 라인(GL)으로부터 공급되는 게이트 신호와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 전압에 따라 영상을 표시한다. 이때, 서브 픽셀(P)는 인접한 게이트 라인(GL)과 인접한 데이터 라인(DL)에 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)에 연결된 복수의 픽셀 전극, 복수의 픽셀 전극 사이사이에 마련된 공통 전극을 포함한다.
상기 하부 기판(110)은 패드부(PP) 및 게이트 내장 구동 회로(150)를 더 포함한다.
상기 패드부(PP)는 외부의 구동 회로 필름(200)과 연결되어 구동 회로 필름(200)으로부터 공급되는 각종 신호와 구동 전원 및 그라운드 전원을 수신하여 구동 집적 회로(300)로 전달한다. 이때, 신호와 전원 중 일부는 구동 집적 회로(300)를 경유하지 않고 게이트 내장 구동 회로(150)에 직접적으로 제공될 수도 있다.
상기 게이트 내장 구동 회로(150)는 하부 기판(110)의 좌측 비표시 영역 및/또는 우측 비표시 영역에 마련되어 복수의 게이트 라인(GL)과 일대일로 연결된다. 이때, 게이트 내장 구동 회로(150)는 박막 트랜지스터(TFT)와 동일한 공정에 의해 하부 기판(110) 상에 집적된다. 이러한 게이트 내장 구동 회로(150)는 구동 집적 회로(300)로부터 제공되는 게이트 제어 신호를 기반으로 게이트 신호를 생성하여 정해진 순서에 따라 출력함으로써 복수의 게이트 라인(GL) 각각에 연결된 서브 픽셀(P)의 박막 트랜지스터(TFT)를 스위칭시킨다. 예를 들어, 게이트 내장 구동 회로(150)는 쉬프트 레지스터로 이루어질 수 있다.
상기 상부 기판(130)은 컬러필터 어레이 기판으로서, 하부 기판(110) 보다 작은 크기를 갖는다. 일 예에 따른 상부 기판(130)은 유리 또는 플라스틱 재질로 이루어지되, 하부 기판(110)과 동일한 재질로 이루어질 수 있다. 일 예에 따른 상부 기판(130)은 블랙 매트릭스, 컬러필터층, 및 오버코트층을 포함한다.
상기 블랙 매트릭스는 하부 기판(110)의 복수의 서브 픽셀(P) 각각의 개구 영역을 정의한다. 블랙 매트릭스는 복수의 픽셀 각각과 중첩되는 복수의 개구 영역을 제외한 나머지 하부 기판(110)의 비표시 영역, 게이트 라인들, 데이터 라인들, 및 박막 트랜지스터(TFT) 각각과 중첩되도록 상부 기판(130)에 마련된다. 이러한 블랙 매트릭스는 복수의 개구 영역을 제외한 나머지 영역에서의 빛샘을 방지하고, 외부광을 흡수하는 역할을 한다.
상기 컬러필터층은 블랙 매트릭스에 의해 정의된 복수의 개구 영역 각각에 형성되는 것으로, 각 서브 픽셀(P)에 설정된 색상에 대응되는 적색, 녹색, 및 청색 각각의 컬러필터를 포함한다.
상기 오버코트층은 블랙 매트릭스와 컬러필터층을 덮음으로써 블랙 매트릭스와 컬러필터층 상에 평탄면을 제공한다.
이와 같은, 하부 기판(110)과 상부 기판(130)은 실런트를 통해서 액정층을 사이에 두고 대향 합착된다. 이에 따라, 복수의 서브 픽셀(P) 각각은 액정층을 사이에 두고 서로 나란하게 마련됨으로써 픽셀 전극과 공통 전극 사이에는 액정셀(LC)이 형성된다. 액정셀(LC)은 박막 트랜지스터(TFT)를 통해 픽셀 전극에 공급되는 데이터 전압과 공통 전극에 공급되는 공통 전압에 따라 형성되는 전계에 따른 액정 분자의 구동에 따라 광 투과를 조절한다. 이때, 복수의 서브 픽셀(P) 각각은 픽셀 전극과 공통 전극의 중첩 영역에 마련된 스토리지 커패시터(Cst)를 포함하고, 스토리지 커패시터(Cst)는 픽셀 전극에 공급되는 데이터 전압과 공통 전극에 공급되는 공통 전압의 차전압을 저장하고, 박막 트랜지스터(TFT)가 턴-오프되면, 박막 트랜지스터(TFT)가 다시 턴-온될 때까지 저장된 전압을 픽셀 전극에 공급한다.
상기 구동 집적 회로(300)는 기판 합착 공정 이후에 수행되는 칩 본딩 공정을 통해 하부 기판(110)의 칩 실장 영역에 실장된다. 구동 집적 회로(300)는 복수의 제 1 신호 전송 라인을 통해서 패드부(PP)에 전기적으로 연결되고, 복수의 제 2 신호 전송 라인을 통해서 데이터 분배 회로(500)에 전기적으로 연결되며, 복수의 제 3 신호 전송 라인을 통해서 게이트 구동 내장 회로(150)에 연결된다.
상기 구동 집적 회로(300)는 패드부(PP)와 구동 회로 필름(200)을 통해서 디스플레이 구동 회로부로부터 제공되는 전원, 타이밍 동기 신호, 및 디지털 영상 데이터 등을 수신하고, 타이밍 동기 신호에 따라 게이트 제어 신호를 생성하여 게이트 구동 내장 회로(150)의 구동을 제어하고, 이와 동시에 디지털 영상 데이터를 아날로그 데이터 전압으로 변환하여 데이터 분배 회로(500)에 제공한다.
본 예는 데이터 시분할 구동을 통해 데이터 라인의 전체 개수 대비 구동 집적 회로(300)의 출력 채널 개수를 감소시키고, 이를 통해 구동 집적 회로(300)의 크기를 감소시킬 수 있다. 이를 위해, 일 예에 따른 구동 집적 회로(300)는 1 수평 기간을 제 1 내지 제 n(n은 2 이상의 자연수) 서브 구간으로 시분할하고, 시분할된 각 서브 구간에 대응되는 데이터 전압, 게이트 제어 신호 및 복수의 데이터 분배 제어 신호를 생성하여 출력한다. 이때, 게이트 구동 내장 회로(150)는 구동 집적 회로(300)로부터 제공되는 게이트 제어 신호에 기초하여, 제 1 내지 제 n 서브 구간 각각에 동기되는 게이트 신호를 해당하는 게이트 라인(GL)에 순차적으로 공급한다. 이와 같이, 1 수평 기간이 제 1 내지 제 n 서브 구간으로 시분할될 경우, 구동 집적 회로(300)의 데이터 출력 채널 수는 데이터 라인의 전체 개수의 1/n로 감소될 수 있다.
상기 데이터 분배 회로(500)는 구동 집적 회로(300)로부터 1 수평 구간의 서브 구간마다 순차적으로 입력되는 데이터 전압을 1 수평 구간 동안 n개의 서브 구간의 개수와 대응되는 n개의 데이터 라인에 순차적으로 분배한다. 일 예에 따른 데이터 분배 회로(500)는 복수의 역다중화 회로(510)를 포함한다.
상기 복수의 역다중화 회로(510) 각각은 n개의 데이터 라인을 갖는 복수의 데이터 그룹에 일대일로 연결됨으로써 구동 집적 회로(300)로부터 순차적으로 공급되는 데이터 전압을, 구동 집적 회로(300)로부터 공급되는 복수의 데이터 분배 제어 신호에 따라서 각 데이터 그룹에 포함된 n개의 데이터 라인에 순차적을 분배한다. 이하에서는, 설명의 편의를 위해 상기 n은 3이라 가정하고, 1 수평 기간이 제 1 내지 제 3 서브 구간으로 시분할하여 구동하는 것으로 가정하여 설명하기로 한다.
일 예에 따른 복수의 역다중화 회로(510) 각각은, 하나의 입력 라인(IL), 제 1 내지 제 3 출력 라인(OL1, OL2, OL3), 제 1 내지 제 3 제어 라인(CL1, CL2, CL3), 및 제 1 내지 제 3 트랜지스터(T1, T2, T3)를 포함한다.
상기 하나의 입력 라인(IL)은 역다중화 회로(510)의 입력 채널로서, 시분할 방식에 의해 구동 집적 회로(300)로부터 순차적으로 공급되는 데이터 전압을 수신한다. 즉, 하나의 입력 라인(IL)은 하나의 제 2 신호 전송 라인을 통해서 구동 집적 회로(300)에 마련된 하나의 데이터 출력 채널에 전기적으로 연결된다.
상기 제 1 내지 제 3 출력 라인(OL1 내지 OL3) 각각은 역다중화 회로(510)의 출력 채널로서, 제 1 내지 제 3 트랜지스터(T1, T2, T3)로부터 출력되는 데이터 전압을 해당하는 데이터 라인으로 출력한다. 즉, 제 1 내지 제 3 출력 라인(OL1 내지 OL3)은 데이터 링크 라인을 통해서 제 1 내지 제 3 데이터 라인과 일대일로 연결된다.
상기 제 1 내지 제 3 제어 라인(CL1 내지 CL3) 각각은 역다중화 회로(510)의 시분할 구동을 위해, 구동 집적 회로(300)로부터 공급되는 데이터 분배 제어 신호를 공급하기 위한 것으로, 제 1 수평 축 방향(X)을 따라 길게 연장되면서 제 2 수평 축 방향(Y)을 따라 일정한 간격을 가지도록 기판(110) 상에 마련된다. 여기서, 상기 제 1 내지 제 3 제어 라인(CL1 내지 CL3) 각각은 입력 라인(IL)과 교차하도록 마련될 수 있다. 이를 위해, 상기 제 1 내지 제 3 제어 라인(CL1 내지 CL3) 각각은 입력 라인(IL)과 다른 층에 마련된다.
상기 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각은 해당하는 데이터 분배 제어 신호에 의해 턴-온됨으로써 해당하는 데이터 분배 제어 신호와 동기되어 입력 라인(IL)에 공급되는 데이터 전압을 제 1 내지 제 3 출력 라인(OL1, OL2, OL3)에 순차적으로 출력한다. 이러한 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각은 서브 픽셀(P)에 구비된 박막 트랜지스터(TFT)와 동일한 공정에 의해, 하부 기판(110) 상의 칩 실장 영역와 표시 영역(AA) 사이에 마련된 데이터 분해 회로 영역에 마련된다.
일 예에 따른 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각은 기판(110)의 상면에 코팅된 버퍼층(111) 상에 마련될 수 있다. 여기서, 버퍼층(111)은 박막 트랜지스터의 제조 공정 중 고온 공정시 하부 기판(110) 상에 함유된 물질이 박막 트랜지스터로 확산되는 것을 차단하는 역할을 한다. 또한, 버퍼층(111)은 본 출원에 따른 디스플레이 장치가 유기 발광 디스플레이 장치인 경우 외부의 수분이나 습기가 유기 발광 디스플레이 장치의 내부로 침투하는 것을 방지하는 역할도 수행할 수 있다. 이러한 버퍼층(111)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등과 같은 절연 물질로 이루어질 수도 있다. 선택적으로, 버퍼층(111)은 경우에 따라서 생략될 수도 있다.
일 예에 따른 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각은 반도체층(SCL), 게이트 전극(GE), 제 1 전극(E1), 및 제 2 전극(E2)을 포함한다.
상기 반도체층(SCL)은 하부 기판(110) 상에 섬 형태로 마련되거나, 하부 기판(110)의 상면에 코팅되어 있는 버퍼층(111)의 상면에 섬 형태로 마련될 수 있다. 일 예에 따른 반도체층(SCL)은 트랜지스터(T1, T2, T3)가 상대적으로 높은 전압 출력 특성을 가질 수 있도록 서브 픽셀(P)에 마련된 박막 트랜지스터(TFT)보다 상대적으로 큰 크기를 가질 수 있다. 이때, 반도체층(SCL)은 서브 픽셀(P)의 피치 이하의 단변을 가지면서 제 2 수평 축 방향(Y)과 나란하도록 길게 연장된 장변을 갖는 직사각 형태로 마련될 수 있다. 여기서, 제 1 수평 축 방향(X)을 기준으로, 반도체층(SCL)의 단변이 서브 픽셀(P)의 피치를 초과할 경우, 데이터 분해 회로(500)의 전체 길이가 표시 영역(AA)의 단변 길이를 초과하게 되고, 이는 하부 기판(110)의 단변 크기를 증기시켜 디스플레이 장치의 베젤 폭을 증가시키게 된다. 이에 따라, 반도체층(SCL)의 단변은 서브 픽셀(P)의 피치 미만의 길이를 갖는 것이 바람직하다.
일 예에 따른 반도체층(SCL)은 저온 다결정 실리콘((Low Temperature Poly Silicon), 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있지만, 이에 제한되지 않는다.
상기 반도체층(SCL)은 후술될 게이트 절연막(112)의 건식 에칭 공정시 건식 에칭 가스에 의해 도체화되는 제 1 영역(A1)과 제 2 영역(A2), 및 도체화되지 않은 채널 영역(CA)을 포함한다. 이때, 제 1 영역(A1)과 제 2 영역(A2)은 채널 영역(CA)을 사이에 두고 서로 이격되면서 나란하게 마련된다. 여기서, 제 1 영역(A1)과 제 2 영역(A2)은 전류의 방향에 따라서 소스 영역 또는 드레인 영역이 될 수 있다. 이에 따라, 제 1 영역(A1)과 제 2 영역(A2) 중 어느 하나의 영역은 소스 영역으로 정의될 수 있고, 나머지 하나의 영역은 드레인 영역으로 정의될 수 있다.
상기 반도체층(SCL)의 채널 영역(CA)은 게이트 절연막(112)에 의해 덮인다. 즉, 게이트 절연막(112)은 반도체층(SCL)을 포함하는 기판(110)의 상면 전체에 마련되지 않고, 반도체층(SCL)의 채널 영역(CA) 상에만 마련된다.
상기 게이트 전극(GE)은 상기 반도체층(SCL)의 채널 영역(CA)과 중첩되도록 게이트 절연막(112) 상에 마련된다. 게이트 전극(GE)은 건식 에칭 공정을 이용한 게이트 절연막(112)의 패터닝 공정시 건식 에칭 가스에 의해 반도체층(SCL)의 채널 영역(CA)이 도체화되는 것을 방지하는 마스크 역할을 한다. 이러한 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 게이트 전극(GE)과 반도체층(SCL)의 제 1 영역(A1) 및 제 2 영역(A2) 각각은 층간 절연막(113)에 의해 덮인다. 즉, 층간 절연막(113)은 게이트 전극(GE)과 반도체층(SCL)의 제 1 영역(A1) 및 제 2 영역(A2) 모두를 덮도록 기판(110) 상에 마련된다. 일 예에 따른 층간 절연막(113)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 포토아크릴(photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 절연 물질로 이루어질 수도 있다.
상기 제 1 전극(E1)은 반도체층(SCL)의 제 1 영역(A1)과 중첩되도록 층간 절연막(113) 상에 마련되어 반도체층(SCL)의 제 1 영역(A1)과 전기적으로 연결된다. 즉, 제 1 전극(E1)은 반도체층(SCL)의 제 1 영역(A1)과 중첩되도록 층간 절연막(113)에 마련된 복수의 제 1 컨택홀(CH1) 각각을 통해서 반도체층(SCL)의 제 1 영역(A1)과 전기적으로 연결된다.
상기 제 2 전극(E2)은 반도체층(SCL)의 제 2 영역(A2)과 중첩되도록 층간 절연막(113) 상에 마련되어 반도체층(SCL)의 제 2 영역(A2)과 전기적으로 연결된다. 즉, 제 2 전극(E2)은 반도체층(SCL)의 제 2 영역(A2)과 중첩되도록 층간 절연막(113)에 마련된 복수의 제 2 컨택홀(CH2) 각각을 통해서 반도체층(SCL)의 제 2 영역(A2)과 전기적으로 연결된다.
상기 제 1 및 제 2 전극(E1, E2) 각각은 동일한 금속 물질로 동시에 마련되는 것으로, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 제 1 및 제 2 전극(E1, E2) 각각은 보호막(114)에 의해 덮인다. 즉, 보호막(114)는 트랜지스터들(T1, T2, T)을 덮도록 하부 기판(110) 상에 마련됨으로써 외부의 충격 등으로부터 트랜지스터들을 보호한다. 일 예에 따른 보호막(114)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 포토아크릴(photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 절연 물질로 이루어질 수도 있다.
이와 같은, 상기 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각에서, 게이트 전극(GE)은 제 1 내지 제 3 제어 라인(CL1 내지 CL3) 각각과 교차하도록 제 2 수평 축 방향(Y)으로 길게 연장되고, 제 1 내지 제 3 전극 컨택홀(ECH1, ECH2, ECH3) 각각을 통해 해당하는 제어 라인(CL1 내지 CL3)과 일대일로 연결된다.
그리고, 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각에서, 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극(예를 들어, 소스 전극)은 입력 라인(IL)에 공통적으로 연결되고, 제 1 전극(E1)과 제 2 전극(E2) 중 나머지 전극(예를 들어, 드레인 전극)은 제 1 내지 제 3 출력 라인(OL1, OL2, OL3)과 일대일로 연결된다. 이때, 입력 라인(IL)은 게이트 전극(GE)과 함께 마련되고, 라인 컨택홀(LCH)을 통해서 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각의 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극(예를 들어, 소스 전극)과 공통적으로 연결된다. 이하에서는, 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각의 제 1 전극(E1)은 입력이력 라인(IL)에 공통적으로 연결되고, 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각의 제 2 전극(E2)은 제 1 내지 제 3 출력 라인(OL1, OL2, OL3)과 일대일로 연결되는 것으로 가정하기로 한다.
이와 같은, 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각은 제 1 내지 제 3 제어 라인(CL1 내지 CL3) 각각에 시분할 방식에 따라 순차적으로 공급되는 제 1 내지 제 3 데이터 분배 제어 신호 각각에 의해 순차적으로 턴-온됨으로써 제 1 내지 제 3 데이터 분배 제어 신호 각각에 동기되도록 입력 라인(IL)을 통해서 구동 집적 회로(300)로부터 공급되는 데이터 전압을 제 1 내지 제 3 출력 라인(OL1, OL2, OL3)에 순차적으로 출력한다.
일 예에 따른 차광층(600)은 데이터 분배 회로(500)와 중첩되도록 하부 기판(110)에 마련된다. 이러한 차광층(600)은 데이터 분배 회로(500)에 마련된 트랜지스터(T1, T2, T3)에 광이 조사되는 것을 차단한다. 즉, 차광층(600)은 데이터 분배 회로(500)에 마련된 트랜지스터(T1, T2, T3)와 중첩되도록 하부 기판(110) 상에 마련되어 백라이트 유닛으로부터 방출되는 광이 트랜지스터(T1, T2, T3)에 입사되는 것을 방지한다. 따라서, 차광층(600)은 데이터 분배 회로(500)의 각 역다중화 회로(510)에 입사되는 광에 의해 발생되는 트랜지스터(T1, T2, T3)의 누설 전류 등으로 인하여 역다중화 회로(510)의 전기적 특성이 저하되는 것을 방지한다.
일 예에 따른 차광층(600)은 트랜지스터(T1, T2, T3)의 반도체층(SCL) 아래에 배치되도록 하부 기판(110) 상에 마련된다. 즉, 차광층(600)은 데이터 분배 회로(500)의 각 역다중화 회로(510)와 중첩되도록 하부 기판(110)의 상면에 직접적으로 형성되어 버퍼층(111)에 의해 덮인다.
일 예에 따른 차광층(600)은 입사되는 광을 흡수하거나 반사시킴과 동시에 전도성을 갖는 물질, 예를 들어, 금속 물질 또는 반도체 물질을 포함한다.
일 예로서, 금속 물질을 포함하는 차광층(600)은 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 몰리브덴(Mo)/티타늄(Ti), 및 크롬(Cr) 중 어느 하나를 포함할 수 있다.
일 예로서, 금속 물질을 포함하는 차광층(600)은 제 1 산화물층과 금속층 및 제 2 산화물층으로 이루어진 3층 구조로 형성될 수 있다. 제 1 및 제 2 산화물층은 동일하거나 서로 다른 산화물로 이루어질 수 있으며, 아연(Zn), 인듐(In), 또는 주석(Sn) 계열의 산화물을 포함할 수 있다. 금속층은 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 몰리브덴(Mo)/티타늄(Ti), 및 크롬(Cr) 중 어느 하나의 금속 물질을 포함할 수 있다.
일 예로서, 반도체 물질을 포함하는 차광층(600)은 비정질 실리콘(amorphous Si), 비정질 게르마늄(amorphous Ge), 비정질 구리 산화물(Copper oxide), 산화물(oxide) 또는 유기물(organic material)을 포함할 수 있다.
일 예로서, 반도체 물질을 포함하는 차광층(600)은 전도성 특징의 향상을 위해, 불순물이 도핑된 비정질 실리콘, 도체화된 산화물 반도체, 불순물이 도핑된 폴리 실리콘을 포함할 수 있다.
일 예에 따른 전원 공급 라인(610)은 차광층(600)에 전기적으로 연결되어 차광층(600)에 일정한 전압을 공급한다.
일 예로서, 전원 공급 라인(610)은 차광층(600)으로부터 연장되어 그라운드 라인(310)에 연결됨으로써 차광층(600)을 그라운드시킨다. 여기서, 전원 공급 라인(610)은 구동 집적 회로(300)에 마련된 그라운드 채널과 게이트 내장 구동 회로(150) 사이에 마련된 그라운드 라인(310)에 전기적으로 연결될 수 있다.
일 예로서, 전원 공급 라인(610)은 차광층(600)으로부터 연장되어 구동 집적 회로(300)에 마련된 그라운드 채널에 직접적으로 연결될 수 있다.
일 예로서, 전원 공급 라인(610)은 차광층(600)으로부터 연장되어 하부 기판(110)의 표시 영역(AA)을 둘러싸도록 하부 기판(110)에 마련된 그라운드 라인에 전기적으로 연결될 수 있다.
일 예로서, 전원 공급 라인(610)은 차광층(600)으로부터 연장되어 하부 기판(110)에 마련된 직류 전압 라인에 전기적으로 연결됨으로써 직류 전압 라인에 공급되는 직류 전압을 차광층(600)에 공급할 수도 있다.
이와 같은, 상기 전원 공급 라인(610)은 차광층(600)을 전기적으로 그라운드시키거나 차광층(600)에 직류 전압을 공급함으로써 차광층(600)이 역다중화 회로의 트랜지스터(T1, T2, T3)와 중첩됨에 따라 발생되는 트랜지스터(T1, T2, T3)의 전기적인 특성 변화를 방지한다.
구체적으로, 차광층(600)은 역다중화 회로에 마련된 트랜지스터(T1, T2, T3)에 입사되는 광을 방지하기 위하여 상기 트랜지스터(T1, T2, T3)과 중첩되도록 마련됨으로써 트랜지스터(T1, T2, T3)의 반도체층(SCL)과 차광층(600) 사이에 기생 커패시터스가 형성된다. 이러한 기생 커패시터에는 트랜지스터(T1, T2, T3)에 인가되는 전압에 의해 전하가 축적될 수 있다. 이때, 차광층(600)이 전기적으로 플로팅 상태일 경우, 트랜지스터(T1, T2, T3)들 각각과 차광층(600) 사이에 형성되는 기생 커패시터들 각각에 축적되는 전하량의 편차로 인하여 트랜지스터(T1, T2, T3)의 문턱 전압이 변화되게 된다. 이에 따라, 본 예는 트랜지스터(T1, T2, T3)들 각각과 차광층(600) 사이에 형성되는 기생 커패시터들 각각에 전하가 축적되지 않거나 일정하게 축적되도록 차광층(600)을 전기적으로 그라운드시키거나 차광층(600)에 직류 전압을 공급함으로써 트랜지스터(T1, T2, T3)들 각각과 차광층(600) 사이의 기생 커패시터에 축적되는 전하량의 편차로 인한 트랜지스터(T1, T2, T3)의 문턱 전압 변화를 방지하여 트랜지스터(T1, T2, T3)의 신뢰성을 향상시키고, 이를 통해서 역다중화 회로(510) 또는 데이터 분배 회로(500)의 전기적 특성을 향상시킬 수 있다.
도 5는 본 예와 비교 예에 있어서, 데이터 분배 회로에 마련되는 트랜지스터의 전압-전류 특성을 나타낸 그래프이다.
도 5에서, 본 예는 트랜지스터와 중첩되는 차광층을 전기적으로 그라운드시킨 상태에서 트랜지스터의 전압-전류 특성을 측정한 것이고, 비교 예는 트랜지스터와 중첩되는 차광층을 전기적으로 플로팅시킨 상태에서 트랜지스터의 전압-전류 특성을 측정한 것이다.
도 5의 그래프 G1과 같이, 비교 예의 경우, 차광층이 전기적으로 플로팅됨에 따라 트랜지스터와 차광층 사이에 형성되는 기생 커패시터에 축적되는 전하로 인하여 트랜지스터의 문턱 전압이 부극성 방향으로 쉬프트되고, 트랜지스터의 문턱전압이 증가하는 것을 알 수 있다.
반면에, 그래프 G2와 같이, 본 예의 경우, 차광층이 전기적으로 그라운드됨에 따라 트랜지스터와 차광층 사이에 형성되는 기생 커패시터에 전하가 축적되지 않거나 일정하게 축적되어 트랜지스터의 문턱 전압이 변화되지 않는 것을 알 수 있다. 이에 따라, 본 예는 역다중화 회로에 마련된 트랜지스터(T1, T2, T3)과 중첩되도록 차광층(600)을 형성함과 더불어 차광층(600)을 전기적으로 그라운드시키거나 차광층(600)에 직류 전압을 공급함으로써 입사되는 광뿐만 아니라 차광층(600)으로 인해 형성되는 기생 커패시터에 의한 트랜지스터(T1, T2, T3)의 전기적 특성 변화를 방지할 수 있다.
부가적으로, 본 예에서는, 차광층(600)이 데이터 분배 회로(500)와 중첩되도록 하부 기판(110) 상에 하나의 몸체로 마련되는 것으로 설명하였지만, 이에 한정되지 않고, 차광층(600)은 복수의 역다중화 회로(510) 각각에 마련된 트랜지스터 각각과 개별적으로 중첩되는 복수의 차광 패턴을 포함할 수 있고, 복수의 차광 패턴 각각은 복수의 전원 공급 라인 각각을 통해 개별적으로 그라운드 라인 또는 직류 전압 라인과 전기적으로 연결될 수 있다.
선택적으로, 복수의 차광 패턴 각각은 해당 트랜지스터의 제 1 및 제 2 전극(E1, E2) 중 입력 라인(IL)에 연결된 전극에 전기적으로 연결될 수도 있다. 이 경우, 복수의 차광 패턴 각각은 입력 라인(IL)에 연결된 해당 트랜지스터의 전극과 동일한 전위를 가지기 때문에 차광 패턴에 의해 형성되는 기생 커패시터에 의한 트랜지스터의 특성 변화가 발생되지 않는다.
이상과 같은, 본 출원의 일 예에 따른 디스플레이 장치는 데이터 분배 회로(500)를 이용한 데이터 시분할 구동을 통해 영상을 표시함으로써 구동 집적 회로(300)의 채널 개수가 감소될 수 있고, 차광층(600)에 의해 데이터 분배 회로(500)에 입사되는 광이 차단됨에 따라 광에 의한 데이터 분배 회로의 전기적 특성 변화가 방지될 수 있으며, 차광층(600)이 전기적으로 그라운드되거나 일정한 전위로 유지됨에 따라 차광층(600)에 의해 형성되는 기생 커패시터로 인하여 발생되는 데이터 분배 회로의 전기적 특성 변화도 함께 방지될 수 있다.
도 6은 본 출원의 일 예에 따른 디스플레이 장치를 개략적으로 설명하기 위한 도면이고, 도 7은 도 6에 도시된 데이터 분배 회로에 구비된 복수의 역다중화 회로의 일부를 나타내는 도면이며, 도 8은 도 7에 도시된 선 II-II'의 단면도이며, 도 9는 도 7에 도시된 트랜지스터에 구비된 제 1 및 제 2 전극의 구조를 설명하기 위한 도면으로서, 이는 도 1 내지 도 4에 도시된 디스플레이 장치에서 복수의 역다중화 회로를 변경한 것이다.
도 6 내지 도 9를 참조하면, 본 출원의 일 예에 따른 디스플레이 장치는 고해상도를 갖는 디스플레이 패널에 적용 가능한 데이터 분배 회로를 제공하기 위하여, 복수의 역다중화 회로(510) 각각에 마련된 트랜지스터의 구조를 변경한 것이다.
일 예에 따른 디스플레이 장치는 디스플레이 패널(100), 구동 집적 회로(300), 및 데이터 분배 회로(500)를 포함한다.
상기 디스플레이 패널(100) 및 구동 집적 회로(300)는 도 1 내지 도 4에 도시된 디스플레이 장치의 디스플레이 패널과 구동 집적 회로와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
일 예에 따른 데이터 분배 회로(500)는 구동 집적 회로(300)로부터 1 수평 구간의 서브 구간마다 순차적으로 입력되는 데이터 전압을 1 수평 구간 동안 n개의 서브 구간의 개수와 대응되는 n개의 데이터 라인에 순차적으로 분배한다. 이하의 본 예에서는, 설명의 편의를 위해 상기 n이 3인 것으로 가정하고, 1 수평 기간이 제 1 내지 제 3 서브 구간으로 시분할하여 구동하는 것으로 가정하여 설명하기로 한다.
일 예에 따른 데이터 분배 회로(500)는 복수의 역다중화 회로(510)를 포함한다.
일 예에 따른 복수의 역다중화 회로(510) 각각은 하나의 입력 라인(IL), 제 1 내지 제 3 출력 라인(OL1, OL2, OL3), 및 입력 라인(IL)에 공통적으로 연결되면서 제 1 내지 제 3 출력 라인(OL1, OL2, OL3)과 일대일로 연결된 제 1 내지 제 3 트랜지스터(T1, T2, T3)를 포함한다.
상기 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각은 하부 기판(110)에 정의된 데이터 분배 회로 영역 상에 마련된 반도체층(SCL), 게이트 전극(GE), 제 1 전극(E1), 및 제 2 전극(E2)을 포함한다. 이러한 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각은 반도체층(SCL)이 하부 기판(110)의 상면에 코팅되어 있는 버퍼층(110)의 상면에 마련되고, 제 1 및 제 2 전극(E1, E2)의 구조가 변경되는 것을 제외하고는, 도 2 및 도 4에 도시된 제 1 내지 제 3 트랜지스터와 동일하므로, 이하에서는 제 1 내지 제 3 트랜지스터(T1, T2, T3)의 제 1 및 제 2 전극(E1, E2)에 대해서만 설명하기로 한다.
상기 제 1 내지 제 3 트랜지스터(T1, T2, T3) 중 제 1 수평 축 방향(X)을 따라 인접한 2개의 트랜지스터들(T1, T2)(T2, T3) 사이에 마련된 갭 영역(GA)을 가지며, 갭 영역(GA)은 제 2 수평 축 방향(Y)을 따라 비직선 형태를 갖는다. 여기서, 비직선 형태는 갭 영역(GA)의 길이 방향 또는 제 2 수평 축 방향(Y)을 기준으로, 입력 라인(IL)에 인접한 반도체층(SCL)의 일단에서부터 출력 라인(OL)에 인접한 반도체층(SCL)의 타단까지의 최단 경로(또는 직선)를 제외한 최단 경로를 초과하는 경로를 갖는 형태로 정의될 수 있다. 예를 들어, 비직선 형태를 갖는 갭 영역(GA)은 제 2 수평 축 방향(Y)을 따라 지그재그 형태, 물결 형태, 또는 S자 형태로 정의될 수 있다.
제 1 수평 축 방향(X)을 기준으로, 본 예에 따른 갭 영역(GA)의 폭은 2 내지 4 마이크로 미터로 설정된다. 여기서, 상기 갭 영역(GA)의 폭이 2 마이크로 미터 미만일 경우, 제 1 전극(E1)의 패터닝 공정 마진으로 인하여 제 1 및 제 2 트랜지스터(T1, T2) 각각의 제 1 전극(E1, E2) 간에 쇼트와 같은 공정 불량이 발생할 수 있다. 그리고, 상기 갭 영역(GA)의 폭이 4 마이크로 미터를 초과할 경우, 역다중화 회로(510)의 피치가 단위 픽셀보다 커지게 되고, 이로 인한 데이터 분배 회로의 크기가 증가함으로써 디스플레이 패널의 크기가 증가할 수 있다.
상기 복수의 역다중화 회로(510) 각각에서, 제 1 내지 제 3 트랜지스터(T1, T2, T3) 중 제 1 수평 축 방향(X)을 따라 인접한 2개의 트랜지스터들(T1, T2)(T2, T3) 각각의 제 1 전극(E1) 및 제 2 전극(E2) 중 어느 하나의 전극은 갭 영역(GA)을 사이에 두고 서로 직접적으로 마주하면서 비직선 형태로 나란하게 배치된다. 이에 따라, 본 예는 인접한 2개의 트랜지스터들(T1, T2)(T2, T3) 사이의 갭 영역(GA)에 대해 쇼트 등의 공정 불량을 방지하기 위한 공정 마진을 확보하면서 복수의 역다중화 회로(510) 각각의 크기를 감소시킬 수 있으며, 이를 통해 데이터 분배 회로(500)의 크기를 감소시킬 수 있다.
일 예에 따른 복수의 역다중화 회로(510) 각각에서, 제 1 수평 축 방향(X)을 따라 인접한 제 1 및 제 2 트랜지스터(T1, T2)은 갭 영역(GA)을 사이에 두고 서로 나란하게 배치되고, 인접한 제 2 및 제 3 트랜지스터(T2, T3) 역시 갭 영역(GA)을 사이에 두고 서로 나란하게 배치된다. 이에 따라, 본 예에서는, 갭 영역(GA)을 사이에 두고 서로 나란하게 배치된 제 1 및 제 2 트랜지스터(T1, T2)를 제 1 트랜지스터 그룹이라 정의하고, 갭 영역(GA)을 사이에 두고 서로 나란하게 배치된 제 2 및 제 3 트랜지스터(T2, T3)를 제 2 트랜지스터 그룹이라 정의하기로 한다.
먼저, 일 예에 따른 제 1 트랜지스터 그룹에서, 제 1 트랜지스터(T1)의 제 1 전극(E1)과 제 2 트랜지스터(T2)의 제 1 전극(E1)은 갭 영역(GA)을 사이에 두고 서로 직접적으로 마주하면서 비직선 형태로 나란하게 배치된다.
일 예에 따른 제 1 트랜지스터(T1)의 제 1 전극(E1)은 갭 영역(GA)에 인접한 제 1 에지부(E1b)를 가지며, 제 1 에지부(E1b)는 물결 단면 형태를 갖는다. 그리고, 제 2 트랜지스터(T2)의 제 1 전극(E1)은 갭 영역(GA)에 인접한 제 1 에지부(E1b)를 가지며, 제 1 에지부(E1b)는 물결 단면 형태를 갖는다. 이러한 제 1 및 제 2 트랜지스터(T1, T2) 각각의 제 1 전극(E1)에 마련된 제 1 에지부(E1b)은 갭 영역(GA)을 사이에 두고 서로 직접적으로 마주하면서 나란하게 배치되되, 제 2 수평 축 방향(Y)을 따라 서로 엇갈리게 배치된다. 이에 따라, 상기 갭 영역(GA)은 쇼트 등의 공정 불량을 방지하기 위한 공정 마진을 가지면서 제 2 수평 축 방향(Y)을 따라 상기 비직선 형태를 가질 수 있다. 따라서, 본 예는 복수의 역다중화 회로(510) 각각의 크기를 감소시킬 수 있으며, 이를 통해 데이터 분배 회로(500)의 크기를 감소시킬 수 있다.
일 예에 따른 제 1 트랜지스터 그룹에서, 제 1 트랜지스터(T1)의 제 2 전극(E2)과 제 2 트랜지스터(T2)의 제 2 전극(E2) 각각은 물결 단면 형태를 갖는 제 2 에지부(E2b)를 포함한다. 이때, 제 1 및 제 2 트랜지스터(T1, T2) 각각에서, 제 2 전극(E2)의 제 2 에지부(E2b)는 제 1 수평 축 방향(X)에 따른 반도체층(SCL)을 중심부 또는 게이트 전극(GE)을 사이에 두고 제 1 전극(E1)의 제 1 에지부(E1b)와 대칭 구조를 가질 수 있다.
상기 물결 단면 형태의 에지부를 갖는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각의 제 1 전극(E1)은 제 1 에지부(E1b)에 일정한 간격으로 마련된 복수의 제 1 컨택홀(CH1)을 통해 반도체층(SCL)의 제 1 영역(A1)에 전기적으로 연결된다. 이와 마찬가지로, 상기 물결 단면 형태의 에지부를 갖는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각의 제 2 전극(E2)은 제 2 에지부(E2b)에 일정한 간격으로 마련된 복수의 제 2 컨택홀(CH2)을 통해 반도체층(SCL)의 제 2 영역(A2)에 전기적으로 연결된다. 여기서, 제 2 수평 축 방향(Y)과 나란한 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각의 반도체층(SCL)의 양측 에지부는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각의 제 1 및 제 2 전극(E1, E2)과 동일한 형태로 형성된다.
일 예에 따른 제 1 트랜지스터 그룹에서, 제 1 트랜지스터(T1)의 제 1 전극(E1)과 제 2 트랜지스터(T2)의 제 1 전극(E1) 각각은 제 1 메인부(E1a) 및 제 1 에지부(E1b)를 포함한다.
일 예에 따른 제 1 메인부(E1a)는 직사각 형태를 가질 수 있다.
일 예에 따른 복수의 제 1 에지부(E1b) 각각은 메인부(E1a)의 끝단으로부터 곡선 또는 다각 형태를 가지도록 돌출된 복수의 볼록부, 및 복수의 볼록부 사이에 마련된 복수의 오목부를 포함한다. 여기서, 다각 형태는 평면적으로 사다리꼴 형태 또는 톱니 형태일 수 있으며, 곡선 형태는 반원, 반타원 형태를 가질 수 있다.
일 예에 따른 제 1 및 제 2 트랜지스터(T1, T2) 각각의 제 1 전극(E1)은 갭 영역(GA)을 사이에 두고 서로 직접적으로 마주하면서 나란하게 배치되는데, 제 1 트랜지스터(T1)의 제 1 전극(E1)에 마련된 복수의 볼록부 각각은 제 2 수평 축 방향(Y)을 따라 제 2 트랜지스터(T2)의 제 1 전극(E1)에 마련된 복수의 볼록부 각각과 엇갈리게 배치된다. 이에 따라, 상기 갭 영역(GA)은 쇼트 등의 공정 불량을 방지하기 위한 공정 마진을 가지면서 제 2 수평 축 방향(Y)을 따라 상기 비직선 형태를 가질 수 있다. 따라서, 본 예는 복수의 역다중화 회로(510) 각각의 크기를 감소시킬 수 있으며, 이를 통해 데이터 분배 회로(500)의 크기를 감소시킬 수 있다.
일 예에 따른 제 1 트랜지스터 그룹에서, 제 1 및 제 2 트랜지스터(T1, T2) 각각의 제 2 전극(E2)은 제 1 수평 축 방향(X)에 따른 반도체층(SCL)을 중심부 또는 게이트 전극(GE)을 사이에 두고 제 1 전극(E1)과 대칭 구조를 가질 수 있다. 이에 따라, 제 1 트랜지스터(T1)의 제 2 전극(E2)과 제 2 트랜지스터(T2)의 제 2 전극(E2) 각각은 제 2 메인부(E2a) 및 복수의 볼록부와 복수의 오목부를 갖는 제 2 에지부(E2b)를 포함한다.
상기 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각의 제 1 전극(E1)은 복수의 볼록부 각각에 마련된 제 1 컨택홀(CH1)을 통해 반도체층(SCL)의 제 1 영역(A1)에 전기적으로 연결된다. 이와 마찬가지로, 상기 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각의 제 2 전극(E2)은 복수의 볼록부 각각에 마련된 제 2 컨택홀(CH2)을 통해 반도체층(SCL)의 제 2 영역(A2)에 전기적으로 연결된다. 여기서, 제 2 수평 축 방향(Y)과 나란한 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각의 반도체층(SCL)의 양측 에지부는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각의 제 1 및 제 2 전극(E1, E2)과 동일한 형태로 형성된다.
일 예에 따른 제 1 트랜지스터 그룹에서, 제 1 트랜지스터(T1)의 제 1 전극(E1)과 제 2 트랜지스터(T2)의 제 1 전극(E1) 각각은 복수의 제 1 돌출부(E1p)와 복수의 제 1 돌출부(E1p) 사이사이에 마련된 복수의 제 1 오목부(E1c)를 포함한다. 여기서, 복수의 제 1 돌출부(E1p) 각각은 반원 형태, 반타원 형태, 또는 다각 형태를 가지도록 돌출될 수 있으며, 다각 형태는 평면적으로 사다리꼴 형태 또는 톱니 형태일 수 있다. 그리고, 복수의 제 1 오목부(E1c) 각각은 제 1 돌출부(E1p)와 동일한 형태를 가지도록 오목하게 형성될 수 있다. 이에 따라, 제 1 및 제 2 트랜지스터(T1, T2) 중 어느 한 트랜지스터의 제 1 전극(E1)에 구비된 복수의 제 1 돌출부(E1p) 각각은 상기 갭 영역(GA)을 사이에 두고 제 1 및 제 2 트랜지스터(T1, T2) 중 나머지 트랜지스터의 제 1 전극(E1)에 구비된 복수의 제 1 오목부(E1c) 각각과 직접적으로 마주한다. 예를 들어, 제 1 및 제 2 트랜지스터(T1, T2) 각각의 제 1 전극(E1)은 갭 영역(GA)을 사이에 두고 서로 직접적으로 마주하면서 나란하게 배치되는데, 제 1 트랜지스터(T1)의 제 1 전극(E1)에 마련된 복수의 제 1 돌출부(E1p) 각각은 제 2 트랜지스터(T2)의 제 1 전극(E1)에 마련된 복수의 제 1 오목부(E1c) 각각과 마주보도록 배치된다. 이에 따라, 상기 갭 영역(GA)은 쇼트 등의 공정 불량을 방지하기 위한 공정 마진을 가지면서 제 2 수평 축 방향(Y)을 따라 상기 비직선 형태를 가질 수 있다. 따라서, 본 예는 복수의 역다중화 회로(510) 각각의 크기를 감소시킬 수 있으며, 이를 통해 데이터 분배 회로(500)의 크기를 감소시킬 수 있다.
일 예에 따른 제 1 트랜지스터 그룹에서, 제 1 및 제 2 트랜지스터(T1, T2) 각각의 제 2 전극(E2)은 제 1 수평 축 방향(X)에 따른 반도체층(SCL)의 중심부 또는 게이트 전극(GE)을 사이에 두고 제 1 전극(E1)과 대칭 구조를 가질 수 있다. 이에 따라, 제 1 트랜지스터(T1)의 제 2 전극(E2)과 제 2 트랜지스터(T2)의 제 2 전극(E2) 각각은 복수의 제 2 돌출부(E2p)와 복수의 제 2 돌출부(E2p) 사이사이에 마련된 복수의 제 2 오목부(E2c)를 포함한다.
상기 복수의 돌출부를 갖는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각의 제 1 전극(E1)은 복수의 제 1 돌출부(E1p) 각각에 마련된 제 1 컨택홀(CH1)을 통해 반도체층(SCL)의 제 1 영역(A1)에 전기적으로 연결된다. 이와 마찬가지로, 상기 복수의 돌출부를 갖는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각의 제 2 전극(E2)은 복수의 제 2 돌출부(E2p) 각각에 마련된 제 2 컨택홀(CH2)을 통해 반도체층(SCL)의 제 2 영역(A2)에 전기적으로 연결된다. 여기서, 제 2 수평 축 방향(Y)과 나란한 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각의 반도체층(SCL)의 양측 에지부는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 각각의 제 1 및 제 2 전극(E1, E2)과 동일한 형태로 형성된다.
다음으로, 일 예에 따른 제 2 트랜지스터 그룹에서, 제 2 트랜지스터(T2)의 제 2 전극(E2)과 제 3 트랜지스터(T3)의 제 2 전극(E2)은 갭 영역(GA)을 사이에 두고 서로 직접적으로 마주하면서 상기 비직선 형태로 나란하게 배치된다.
상기 제 3 트랜지스터(T3)은 상기 제 1 트랜지스터(T1)와 동일한 구조를 가지면서 제 2 트랜지스터(T2)를 사이에 두고 제 1 트랜지스터(T1)와 나란하게 배치된다. 이에 따라, 제 2 트랜지스터(T2)와 제 3 트랜지스터(T3) 사이의 갭 영역(GA)은 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2) 사이의 갭 영역(GA)과 동일한 형태로 마련되므로, 이에 대한 설명은 생략하기로 한다.
상기 제 3 트랜지스터(T3)의 제 1 전극(E1)은 상기 갭 영역(GA)을 사이에 두고 제 1 수평 축 방향(X)으로 인접한 다음 단 역다중화 회로(510)의 제 1 트랜지스터(T1)의 제 2 전극(E2)과 서로 직접적으로 마주하면서 상기 비직선 형태로 나란하게 배치된다. 이때, 상기 다음 단 역다중화 회로(510)의 제 1 트랜지스터(T1)는 제 2 수평 축 방향(Y)을 따라 상기 제 3 트랜지스터(T3)의 제 1 전극(E1)과 엇갈리게 배치됨으로써 상기 갭 영역(GA)은 쇼트 등의 공정 불량을 방지하기 위한 공정 마진을 가지면서 제 2 수평 축 방향(Y)을 따라 상기 비직선 형태를 가질 수 있다. 이에 따라, 본 예는 복수의 역다중화 회로(510) 각각의 크기를 감소시킬 수 있으며, 이를 통해 데이터 분배 회로(500)의 크기를 감소시킬 수 있다. 즉, 상기 다음 단 역다중화 회로(510)의 제 1 트랜지스터(T1)는 제 1 수평 축 방향(X)을 기준으로 이전 단 역다중화 회로(510)의 제 2 트랜지스터(T2)와 동일한 선상에 위치함으로써 이전 단 역다중화 회로(510)의 제 3 트랜지스터(T3)와 제 2 수평 축 방향(Y)을 따라 엇갈리게 된다. 이에 따라, 본 예는 제 1 수평 축 방향(X)을 따라 인접한 2개의 역다중화 회로(510) 사이의 갭 영역(GA)에 대해 쇼트 등의 공정 불량을 방지하기 위한 공정 마진을 확보하면서 인접한 2개의 역다중화 회로(510) 사이의 간격을 감소시킬 수 있으며, 이를 통해 데이터 분배 회로(500)의 크기를 더욱 감소시킬 수 있다.
상기 다음 단 역다중화 회로(510)의 제 1 트랜지스터 그룹에 있어서, 제 1 트랜지스터(T1)의 제 2 전극(E2)과 제 2 트랜지스터(T2)의 제 2 전극(E2)은 갭 영역(GA)을 사이에 두고 서로 직접적으로 마주하면서 비직선 형태로 나란하게 배치된다.
상기 다음 단 역다중화 회로(510)의 제 2 트랜지스터 그룹에 있어서, 제 2 트랜지스터(T2)의 제 1 전극(E1)과 제 3 트랜지스터(T3)의 제 1 전극(E3)은 갭 영역(GA)을 사이에 두고 서로 직접적으로 마주하면서 비직선 형태로 나란하게 배치된다.
이와 같은, 본 예에 따른 디스플레이 장치는 복수의 역다중화 회로(510) 각각에 구비되는 복수의 트랜지스터(T1, T2, T3) 사이에 마련되는 갭 영역(GA)이 쇼트 등의 공정 불량을 방지하기 위한 공정 마진을 가지면서 제 2 수평 축 방향(Y)을 따라 상기 비직선 형태로 마련됨으로써 복수의 역다중화 회로(510) 각각의 크기가 감소됨에 따라 데이터 분배 회로(500)의 크기가 감소될 수 있다. 따라서, 본 예는 디스플레이 패널(100)의 크기를 증가시키지 않고도 고해상도를 갖는 디스플레이 패널(100)에 적용 가능한 데이터 분배 회로(500)를 제공할 수 있다.
예를 들어, 2560 x 1440 이상의 QHD(quad high definition) 해상도를 갖는 5.3 인치(inch) 디스플레이 패널의 경우, 하나의 역다중화 회로(510)의 피치는 대략 45.75 마이크로 미터로 설정될 수 있는데, 이때 제 1 내지 제 3 트랜지스터(T1, T2, T3) 간의 갭 영역(GA)이 4 마이크로 미터를 초과할 경우 주어진 45.75 마이크로 미터 내에 하나의 역다중화 회로(510)를 형성할 수 없다. 반면에, 본 예는 복수의 역다중화 회로(510) 각각에 구비되는 제 1 내지 제 3 트랜지스터(T1, T2, T3)의 제 1 및 제 2 전극 각각의 형태를 변경하여 제 1 내지 제 3 트랜지스터(T1, T2, T3) 사이에 마련되는 갭 영역(GA)을 비직선 형태로 마련함으로써 주어진 45.75 마이크로 미터 내에 트랜지스터 간의 쇼트 등의 불량을 유발시키지 않으면서 하나의 역다중화 회로(510)를 용이하게 형성할 수 있다.
도 10는 본 예와 비교 예에 있어서, 데이터 분배 회로에 마련되는 트랜지스터의 전압-전류 특성을 나타낸 그래프이다.
도 10에서, 본 예는 데이터 분배 회로에 마련되는 트랜지스터들 사이의 갭 영역이 비직선 형태를 갖는 경우에서 트랜지스터의 전압-전류 특성을 측정한 것으로, 비교 예는 일반적인 데이터 분배 회로에 마련되는 트랜지스터의 전압-전류 특성을 측정한 것이다. 즉, 비교 예는 데이터 분배 회로에 마련되는 트랜지스터들 사이의 갭 영역이 직선 형태로 갖는 경우이다.
도 10에 도시된 바와 같이, 비교 예에 따른 그래프 G1와 본 예에 따른 그래프 G2가 서로 유사한 것을 알 수 있다. 이에 따라, 본 예는 일반적인 데이터 분배 회로에 마련되는 트랜지스터의 전압-전류 특성을 기준으로, 데이터 분배 회로에 마련되는 트랜지스터의 전압-전류 특성을 저하시키지 않으면서 복수의 역다중화 회로(510) 각각의 크기를 감소시켜 데이터 분배 회로(500)의 크기를 감소시킬 수 있다.
추가적으로, 본 예에 따른 디스플레이 장치는, 도 11에 도시된 바와 같이, 데이터 분배 회로(500)와 중첩되도록 하부 기판(110)에 마련된 차광층(600), 및 차광층(600)에 전기적으로 연결되어 차광층(600)을 전기적으로 그라운드시키거나 차광층(600)에 직류 전압을 공급하는 전원 공급 라인을 더 포함할 수 있다. 이러한 차광층(600)과 전원 공급 라인은 도 1 내지 도 5에 도시된 차광층 및 전원 공급 라인과 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
이와 같이, 본 예는 데이터 분배 회로(500) 아래에 전기적으로 그라운드되거나 직류 전압을 공급되는 차광층(600)을 추가로 형성함으로써 데이터 분배 회로(500)에 마련된 트랜지스터(T1, T2, T3)에 광이 조사되는 것을 차단할 뿐만 아니라 차광층(600)으로 인해 형성되는 기생 커패시터에 의한 트랜지스터(T1, T2, T3)의 전기적 특성 변화를 방지할 수 있으며, 데이터 분배 회로(500)의 크기를 감소시킬 수 있다.
도 12는 도 6에 도시된 데이터 분배 회로에 구비된 복수의 역다중화 회로의 일부를 나타내는 도면이며, 도 13은 도 12에 도시된 선 III-III'의 단면도로서, 이는 도 6 내지 도 9에 도시된 디스플레이 장치에서 복수의 역다중화 회로 각각의 일부 트랜지스터의 구조를 변경한 것이다. 이에 따라, 이하에서는 복수의 역다중화 회로 및 이와 관련된 구성에 대해서만 설명하기로 한다.
도 12 및 도 13을 참조하면, 일 예에 따른 복수의 역다중화 회로(510) 각각은 하나의 입력 라인(IL), 제 1 내지 제 3 출력 라인(OL1, OL2, OL3), 및 입력 라인(IL)에 공통적으로 연결되면서 제 1 내지 제 3 출력 라인(OL1, OL2, OL3)과 일대일로 연결된 제 1 내지 제 3 트랜지스터(T1, T2, T3)를 포함한다.
상기 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각은 전술한 예에서와 같이, 반도체층(SCL), 게이트 전극(GE), 및 제 1 및 제 2 전극(E1, E2)을 가지므로, 이에 따라, 제 1 내지 제 3 트랜지스터(T1, T2, T3) 각각의 구성에 대한 중복 설명은 생략하기로 하고, 이하에서는 역다중화 회로(510)의 크기를 감소시키기 위한 제 1 내지 제 3 트랜지스터(T1, T2, T3)의 구조에 대해서만 설명하기로 한다.
본 예는 복수의 역다중화 회로(510) 각각에 마련되는 제 2 및 제 3 트랜지스터(T2, T3)의 구조를 변경하여 제 2 및 제 3 트랜지스터(T2, T3) 사이의 갭 영역을 제거함으로써 복수의 역다중화 회로(510) 각각의 크기를 더욱 감소시키고 이를 통해 데이터 분배 회로(500)의 크기를 더욱 감소시킨 것이다.
구체적으로, 복수의 역다중화 회로(510) 각각에서, 상기 제 1 내지 제 3 트랜지스터(T1, T2, T3) 중 제 1 수평 축 방향(X)을 따라 인접한 2개의 트랜지스터들(T1, T2) 사이에 마련된 갭 영역(GA)을 가지며, 갭 영역(GA)은 전술한 에서와 동일하게 제 2 수평 축 방향(Y)을 따라 비직선 형태를 갖는다. 그리고, 제 3 트랜지스터(T3)는 제 2 트랜지스터(T2)의 제 1 및 제 2 전극(E1, E2) 중 어느 하나를 공유하도록 나란하게 배치된다.
일 예로서, 제 1 내지 제 3 트랜지스터(T1, T2, T3) 중 제 1 수평 축 방향(X)을 따라 인접한 제 1 및 제 2 트랜지스터(T1, T2) 각각의 제 1 전극(E1)은 갭 영역(GA)을 사이에 두고 직접적으로 서로 마주하면서 제 2 수평 축 방향(Y)을 따라 상기 비직선 형태를 가지도록 서로 나란하게 배치된다. 이때, 상기 제 1 및 제 2 트랜지스터(T1, T2) 각각의 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극(예를 들어, 소스 전극)은 입력 라인(IL) 쪽으로 연장되어 라인 컨택홀(LCH)을 통해서 입력 라인(IL)에 공통적으로 연결되고, 제 1 및 제 2 트랜지스터(T1, T2) 각각의 제 1 전극(E1)과 제 2 전극(E2) 중 나머지 전극(예를 들어, 드레인 전극)은 제 1 및 제 2 출력 라인(OL1, OL2)과 일대일로 연결된다. 이러한 인접한 제 1 및 제 2 트랜지스터(T1, T2)의 배치 구조는 전술한 예와 동일하므로, 이에 대한 중복 설명은 생략한다.
일 예로서, 제 1 내지 제 3 트랜지스터(T1, T2, T3) 중 제 1 수평 축 방향(X)을 따라 인접한 제 2 및 제 3 트랜지스터(T2, T3) 각각은 제 2 전극(E2)을 서로 공유하도록 갭 영역(GA) 없이 서로 나란하게 배치된다. 즉, 제 2 트랜지스터(T2)의 게이트 전극(GE)과 제 3 트랜지스터(T3)의 게이트 전극(GE) 사이에 마련된 하나의 제 2 전극(E2)은 제 2 및 제 3 트랜지스터(T2, T3) 각각의 제 2 전극(E2)으로 사용된다. 다시 말하여, 제 3 트랜지스터(T3)는 제 2 트랜지스터(T2)의 제 2 전극(E2)을 공유하도록 나란하게 배치된다. 제 3 트랜지스터(T3)의 제 1 및 제 2 전극(E1, E2) 중 어느 하나의 전극은 라인 컨택홀(LCH)을 통해서 입력 라인(IL)에 공통적으로 연결되고, 제 3 트랜지스터(T3)의 제 1 및 제 2 전극(E1, E2) 중 나머지 전극은 제 3 출력 라인(OL3)에 연결된다. 이때, 제 2 트랜지스터(T2)의 제 2 전극(E2)은 제 3 트랜지스터(T3)의 제 1 및 제 2 전극(E1, E2) 중 입력 라인(IL)에 연결되는 전극, 즉 제 3 트랜지스터(T3)의 제 2 전극(E2)으로 사용된다. 이와 같은, 제 2 트랜지스터(T2)의 제 2 전극(E2)은 제 2 트랜지스터(T2)의 제 1 전극(E1)과 제 3 트랜지스터(T3)의 제 1 전극(E1) 사이에 마련됨으로써 상기 갭 영역(GA)과 직접적으로 마주하지 않기 때문에 전술한 예에서와 동일하게 물결 단면 형태, 복수의 볼록부를 갖는 에지부, 복수의 돌출부 중 어느 하나를 가지지 않고, 평면적으로 직사각 형태를 갖는다.
추가적으로, 인접한 제 2 및 제 3 트랜지스터(T2, T3)의 반도체층(SCL) 각각은 제 1 영역(A1)과 제 2 영역(A2) 및 채널 영역(CA)을 포함하되, 제 2 트랜지스터(T2)의 반도체층(SCL)에 마련된 제 2 영역(A2)은 제 3 트랜지스터(T3)의 반도체층(SCL)에 마련된 제 2 영역(A2)으로 사용되는 것으로 제 2 컨택홀(CH2)을 통해서 제 2 트랜지스터(T2)의 제 2 전극(E2)에 전기적으로 연결된다. 즉, 인접한 제 2 및 제 3 트랜지스터(T2, T3)는 반도체층(SCL)의 제 2 영역(A2)을 서로 공유한다.
상기 복수의 역다중화 회로(510) 각각에서, 상기 제 3 트랜지스터(T3)의 제 1 전극(E1)은 상기 갭 영역(GA)을 사이에 두고 제 1 수평 축 방향(X)으로 인접한 다음 단 역다중화 회로(510)의 제 1 트랜지스터(T1)의 제 2 전극(E2)과 서로 직접적으로 마주하면서 상기 비직선 형태로 나란하게 배치된다. 제 3 트랜지스터(T3)의 제 1 전극(E1)은 상기 갭 영역(GA)과 직접적으로 마주하기 때문에 전술한 바와 같이, 물결 단면 형태, 복수의 볼록부를 갖는 에지부, 복수의 돌출부 중 어느 하나를 갖는다. 이에 따라, 상기 제 3 트랜지스터(T3)의 제 1 전극(E1)은 제 2 수평 축 방향(Y)을 따라 상기 갭 영역(GA)을 사이에 두고 다음 단 역다중화 회로(510)의 제 1 트랜지스터(T1)와 엇갈리게 배치됨으로써 상기 갭 영역(GA)은 쇼트 등의 공정 불량을 방지하기 위한 공정 마진을 가지면서 제 2 수평 축 방향(Y)을 따라 상기 비직선 형태를 가질 수 있다. 이에 따라, 본 예는 복수의 역다중화 회로(510) 각각의 크기를 감소시킬 수 있으며, 이를 통해 데이터 분배 회로(500)의 크기를 감소시킬 수 있다.
이와 같은, 본 예에 따른 디스플레이 장치는 복수의 역다중화 회로(510) 각각에서 인접한 제 2 및 제 3 트랜지스터(T2, T3) 사이의 갭 영역이 제거되고, 인접한 제 1 및 제 2 트랜지스터(T1, T2) 사이의 갭 영역(GA)이 비직선 형태로 형성되고, 인접한 역다중화 회로(510) 사이의 갭 영역(GA)이 비직선 형태로 형성됨으로써 복수의 역다중화 회로(510) 각각의 크기가 더욱 감소시킬 수 있으며, 이로 인해 데이터 분배 회로(500)의 크기가 더욱 감소될 수 있다.
추가적으로, 본 예에 따른 디스플레이 장치는, 도 14에 도시된 바와 같이, 데이터 분배 회로(500)와 중첩되도록 하부 기판(110)에 마련된 차광층(600), 및 차광층(600)에 전기적으로 연결되어 차광층(600)을 전기적으로 그라운드시키거나 차광층(600)에 직류 전압을 공급하는 전원 공급 라인을 더 포함할 수 있다. 이러한 차광층(600)과 전원 공급 라인은 도 1 내지 도 5에 도시된 차광층 및 전원 공급 라인과 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
이와 같이, 본 예는 데이터 분배 회로(500) 아래에 전기적으로 그라운드되거나 직류 전압을 공급되는 차광층(600)을 추가로 형성함으로써 데이터 분배 회로(500)의 각 역다중화 회로(510)에 마련된 트랜지스터(T1, T2, T3)에 광이 조사되는 것을 차단할 뿐만 아니라 차광층(600)으로 인해 형성되는 기생 커패시터에 의한 트랜지스터들의 전기적 특성 변화를 방지할 수 있으며, 데이터 분배 회로(500)의 크기를 더욱 감소시킬 수 있다.
도 15는 도 6에 도시된 데이터 분배 회로에 구비된 복수의 역다중화 회로의 일부를 나타내는 도면이며, 도 16은 도 13에 도시된 선 IV-IV’의 단면도로서, 이는 도 6 내지 도 9에 도시된 디스플레이 장치에서 복수의 역다중화 회로 각각의 트랜지스터 개수를 변경한 것이다. 이에 따라, 이하에서는 복수의 역다중화 회로 및 이와 관련된 구성에 대해서만 설명하기로 한다.
도 15 및 도 16을 참조하면, 일 예에 따른 복수의 역다중화 회로(510) 각각은 하나의 입력 라인(IL), 제 1 내지 제 6 출력 라인(OL1 내지 OL6), 입력 라인(IL)에 공통적으로 연결되면서 제 1 내지 제 6 출력 라인(OL1 내지 OL6)과 일대일로 연결된 제 1 내지 제 6 트랜지스터(T1 내지 T6), 및 제 1 내지 제 6 트랜지스터(T1 내지 T6) 각각과 일대일로 연결된 제 1 내지 제 6 출력 라인(OL1 내지 OL6)을 포함한다.
상기 제 1 내지 제 6 트랜지스터(T1 내지 T6) 각각은 전술한 예에서와 같이, 반도체층(SCL), 게이트 전극(GE), 및 제 1 및 제 2 전극(E1, E2)을 가지므로, 이에 따라, 제 1 내지 제 6 트랜지스터(T1 내지 T6) 각각의 구성에 대한 중복 설명은 생략하기로 하고, 이하에서는 역다중화 회로(510)의 크기를 감소시키기 위한 제 1 내지 제 6 트랜지스터(T1 내지 T6)의 구조에 대해서만 설명하기로 한다.
본 예는 복수의 역다중화 회로(510) 각각에 마련되는 제 1 내지 제 6 트랜지스터(T1 내지 T6)를 2개 단위로 그룹화하고 각 그룹에 포함되는 트랜지스터들 사이의 갭 영역을 제거함으로써 복수의 역다중화 회로(510) 각각의 크기를 더욱 감소시키고 이를 통해 데이터 분배 회로(500)의 크기를 더욱 감소시킨 것이다.
상기 복수의 역다중화 회로(510) 각각은 제 1 수평 축 방향(X)을 따라 인접한 2개의 트랜지스터(T1, T2)(T3, T4)(T5, T6) 단위로 그룹화된 제 1 내지 제 3 트랜지스터 공유 그룹(TSG1, TSG2, TSG3)을 포함한다.
상기 제 1 내지 제 3 트랜지스터 공유 그룹(TSG1, TSG2, TSG3) 중 인접한 2개의 트랜지스터 공유 그룹(TSG1, TSG2)(TSG2, TSG3)은 상기 제 2 수평 축 방향(Y)을 따라 비직선 형태를 갖는 갭 영역(GA)을 사이에 두고 서로 나란하게 배치된다. 이때, 제 1 내지 제 3 트랜지스터 공유 그룹(TSG1, TSG2, TSG3) 각각은 제 1 및 제 2 트랜지스터를 가지며, 제 1 트랜지스터의 제 1 전극과 제 2 전극 중 어느 하나의 전극은 제 2 트랜지스터의 제 1 전극과 제 2 전극 중 입력 라인에 연결되는 전극으로 사용된다. 또한, 인접한 2개의 트랜지스터 공유 그룹(TSG1, TSG2)(TSG2, TSG3) 중 어느 하나의 트랜지스터 공유 그룹에 포함된 제 2 트랜지스터의 제 1 전극과 인접한 2개의 트랜지스터 공유 그룹(TSG1, TSG2)(TSG2, TSG3) 중 나머지 트랜지스터 공유 그룹에 포함된 제 1 트랜지스터의 제 1 전극 각각은 갭 영역(GA)을 사이에 두고 직접적으로 서로 마주하면서 제 2 수평 축 방향(Y)을 따라 비직선 형태를 가지도록 서로 나란하게 배치된다.
일 예에 따른 제 1 트랜지스터 공유 그룹(TSG1)은 제 1 및 제 2 트랜지스터(T1, T2)를 포함한다. 상기 제 1 트랜지스터(T1)에서, 게이트 전극(GE)은 제 1 전극 컨택홀(ECH1)을 통해서 제 1 제어 라인(CL1)과 전기적으로 연결되고, 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극(예를 들어, 소스 전극)은 입력 라인(IL) 쪽으로 연장되어 라인 컨택홀(LCH)을 통해서 입력 라인(IL)에 연결되며, 제 1 전극(E1)과 제 2 전극(E2) 중 나머지 전극(예를 들어, 드레인 전극)은 제 1 출력 라인(OL1)에 전기적으로 연결된다. 상기 제 2 트랜지스터(T2)에서, 게이트 전극(GE)은 제 2 전극 컨택홀(ECH2)을 통해서 제 2 제어 라인(CL2)과 전기적으로 연결되고, 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극(예를 들어, 소스 전극)은 입력 라인(IL) 쪽으로 연장되어 라인 컨택홀(LCH)을 통해서 입력 라인(IL)에 연결되며, 제 1 전극(E1)과 제 2 전극(E2) 중 나머지 전극(예를 들어, 드레인 전극)은 제 2 출력 라인(OL2)에 전기적으로 연결된다. 상기 제 1 및 제 2 트랜지스터(T1, T2)는 반도체층(SCL)의 제 2 영역(SCL)을 서로 공유한다. 즉, 제 1 트랜지스터(T1)의 반도체층(SCL)에 마련된 제 2 영역(A2)은 제 2 트랜지스터(T2)의 반도체층(SCL)에 마련된 제 2 영역(A2)으로 사용되는 것으로 제 2 컨택홀(CH2)을 통해서 제 1 트랜지스터(T1)의 제 2 전극(E2)에 전기적으로 연결된다.
상기 제 1 트랜지스터 공유 그룹(TSG1)의 제 1 및 제 2 트랜지스터(T1, T2) 각각은 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극, 즉 제 2 전극(E2)을 서로 공유하도록 갭 영역(GA) 없이 서로 나란하게 배치된다. 즉, 제 1 트랜지스터(T1)의 게이트 전극(GE)과 제 2 트랜지스터(T2)의 게이트 전극(GE) 사이에 마련된 하나의 제 2 전극(E2)은 제 1 및 제 2 트랜지스터(T1, T2) 각각의 제 2 전극(E2)으로 사용됨으로써 상기 갭 영역(GA)과 직접적으로 마주하지 않기 때문에 전술한 예에서와 동일하게 물결 단면 형태, 복수의 볼록부를 갖는 에지부, 복수의 돌출부 중 어느 하나를 가지지 않고, 평면적으로 직사각 형태를 갖는다. 그리고, 제 1 및 제 2 트랜지스터(T1, T2) 각각의 제 1 전극(E1)은 제 1 및 제 2 출력 라인(OL1, OL2)과 일대일로 연결된다. 이러한 제 1 및 제 2 트랜지스터(T1, T2) 각각의 제 1 전극(E1)은 제 1 수평 축 방향(X)을 기준으로, 제 1 트랜지스터 공유 그룹(TSG1)의 양측 외곽에 배치되는 것으로, 갭 영역(GA)을 사이에 두고 다음 단 또는 이전 단 트랜지스터 공유 그룹과 직접적으로 마주하기 때문에 전술한 예에서와 동일하게 물결 단면 형태, 복수의 볼록부를 갖는 에지부, 복수의 돌출부 중 어느 하나를 갖는다.
일 예에 따른 제 1 트랜지스터 공유 그룹(TSG1)은 제 1 및 제 2 트랜지스터(T1, T2)가 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극을 서로 공유하도록 갭 영역(GA) 없이 서로 나란하게 배치됨으로써 제 1 및 제 2 트랜지스터(T1, T2) 사이에 통상적으로 마련되는 갭 영역(GA)만큼 해당하는 역다중화 회로(510)의 크기를 감소시킨다.
일 예에 따른 제 2 트랜지스터 공유 그룹(TSG2)은 제 3 및 제 4 트랜지스터(T3, T4)를 포함한다. 상기 제 3 트랜지스터(T4)에서, 게이트 전극(GE)은 제 3 전극 컨택홀(ECH3)을 통해서 제 3 제어 라인(CL3)과 전기적으로 연결되고, 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극(예를 들어, 소스 전극)은 입력 라인(IL) 쪽으로 연장되어 라인 컨택홀(LCH)을 통해서 입력 라인(IL)에 연결되며, 제 1 전극(E1)과 제 2 전극(E2) 중 나머지 전극(예를 들어, 드레인 전극)은 제 3 출력 라인(OL3)에 전기적으로 연결된다. 상기 제 4 트랜지스터(T4)에서, 게이트 전극(GE)은 제 4 전극 컨택홀(ECH4)을 통해서 제 4 제어 라인(CL4)과 전기적으로 연결되고, 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극(예를 들어, 소스 전극)은 입력 라인(IL) 쪽으로 연장되어 라인 컨택홀(LCH)을 통해서 입력 라인(IL)에 연결되며, 제 1 전극(E1)과 제 2 전극(E2) 중 나머지 전극(예를 들어, 드레인 전극)은 제 4 출력 라인(OL4)에 전기적으로 연결된다. 상기 제 3 및 제 4 트랜지스터(T3, T4)는 반도체층(SCL)의 제 2 영역(SCL)을 서로 공유한다. 즉, 제 3 트랜지스터(T3)의 반도체층(SCL)에 마련된 제 2 영역(A2)은 제 4 트랜지스터(T4)의 반도체층(SCL)에 마련된 제 2 영역(A2)으로 사용되는 것으로 제 2 컨택홀(CH2)을 통해서 제 3 트랜지스터(T3)의 제 2 전극(E2)에 전기적으로 연결된다.
상기 제 2 트랜지스터 공유 그룹(TSG2)의 제 3 및 제 4 트랜지스터(T3, T4) 각각은 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극, 즉 제 2 전극(E2)을 서로 공유하도록 갭 영역(GA) 없이 서로 나란하게 배치된다. 즉, 제 3 트랜지스터(T3)의 게이트 전극(GE)과 제 4 트랜지스터(T4)의 게이트 전극(GE) 사이에 마련된 하나의 제 2 전극(E2)은 제 3 및 제 4 트랜지스터(T3, T4) 각각의 제 2 전극(E2)으로 사용됨으로써 상기 갭 영역(GA)과 직접적으로 마주하지 않기 때문에 전술한 예에서와 동일하게 물결 단면 형태, 복수의 볼록부를 갖는 에지부, 복수의 돌출부 중 어느 하나를 가지지 않고, 평면적으로 직사각 형태를 갖는다. 그리고, 제 3 및 제 4 트랜지스터(T3, T4) 각각의 제 1 전극(E1)은 제 3 및 제 4 출력 라인(OL3, OL4)과 일대일로 연결된다. 이에 따라, 제 3 및 제 4 트랜지스터(T3, T4) 각각의 제 1 전극(E1)은 제 1 수평 축 방향(X)을 기준으로, 제 2 트랜지스터 공유 그룹(TSG2)의 양측 외곽에 배치되는 것으로, 갭 영역(GA)을 사이에 두고 다음 단 또는 이전 단 트랜지스터 공유 그룹과 직접적으로 마주하기 때문에 전술한 예에서와 동일하게 물결 단면 형태, 복수의 볼록부를 갖는 에지부, 복수의 돌출부 중 어느 하나를 갖는다.
일 예에 따른 제 2 트랜지스터 공유 그룹(TSG2)은 제 3 및 제 4 트랜지스터(T3, T4)가 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극을 서로 공유하도록 갭 영역(GA) 없이 서로 나란하게 배치됨으로써 제 3 및 제 4 트랜지스터(T3, T4) 사이에 통상적으로 마련되는 갭 영역(GA)만큼 해당하는 역다중화 회로(510)의 크기를 감소시킨다.
일 예에 따른 제 3 트랜지스터 공유 그룹(TSG3)은 제 5 및 제 6 트랜지스터(T5, T6)를 포함한다. 상기 제 5 트랜지스터(T5)에서, 게이트 전극(GE)은 제 5 전극 컨택홀(ECH5)을 통해서 제 5 제어 라인(CL5)과 전기적으로 연결되고, 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극(예를 들어, 소스 전극)은 입력 라인(IL) 쪽으로 연장되어 라인 컨택홀(LCH)을 통해서 입력 라인(IL)에 연결되며, 제 1 전극(E1)과 제 2 전극(E2) 중 나머지 전극(예를 들어, 드레인 전극)은 제 5 출력 라인(OL5)에 전기적으로 연결된다. 상기 제 6 트랜지스터(T6)에서, 게이트 전극(GE)은 제 6 전극 컨택홀(ECH6)을 통해서 제 6 제어 라인(CL6)과 전기적으로 연결되고, 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극(예를 들어, 소스 전극)은 입력 라인(IL) 쪽으로 연장되어 라인 컨택홀(LCH)을 통해서 입력 라인(IL)에 연결되며, 제 1 전극(E1)과 제 2 전극(E2) 중 나머지 전극(예를 들어, 드레인 전극)은 제 6 출력 라인(OL6)에 전기적으로 연결된다. 상기 제 5 및 제 6 트랜지스터(T5, T6)는 반도체층(SCL)의 제 2 영역(SCL)을 서로 공유한다. 즉, 제 5 트랜지스터(T5)의 반도체층(SCL)에 마련된 제 2 영역(A2)은 제 6 트랜지스터(T6)의 반도체층(SCL)에 마련된 제 2 영역(A2)으로 사용되는 것으로 제 2 컨택홀(CH2)을 통해서 제 5 트랜지스터(T5)의 제 2 전극(E2)에 전기적으로 연결된다.
상기 제 3 트랜지스터 공유 그룹(TSG3)의 제 5 및 제 6 트랜지스터(T5, T6) 각각은 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극, 즉 제 2 전극(E2)을 서로 공유하도록 갭 영역(GA) 없이 서로 나란하게 배치된다. 즉, 제 5 트랜지스터(T5)의 게이트 전극(GE)과 제 6 트랜지스터(T6)의 게이트 전극(GE) 사이에 마련된 하나의 제 2 전극(E2)은 제 5 및 제 6 트랜지스터(T5, T6) 각각의 제 2 전극(E2)으로 사용됨으로써 상기 갭 영역(GA)과 직접적으로 마주하지 않기 때문에 전술한 예에서와 동일하게 물결 단면 형태, 복수의 볼록부를 갖는 에지부, 복수의 돌출부 중 어느 하나를 가지지 않고, 평면적으로 직사각 형태를 갖는다. 그리고, 제 5 및 제 6 트랜지스터(T5, T6) 각각의 제 1 전극(E1)은 제 5 및 제 6 출력 라인(OL5, OL6)과 일대일로 연결된다. 이에 따라, 제 5 및 제 6 트랜지스터(T5, T6) 각각의 제 1 전극(E1)은 제 1 수평 축 방향(X)을 기준으로, 제 3 트랜지스터 공유 그룹(TSG3)의 양측 외곽에 배치되는 것으로, 갭 영역(GA)을 사이에 두고 다음 단 또는 이전 단 트랜지스터 공유 그룹과 직접적으로 마주하기 때문에 전술한 예에서와 동일하게 물결 단면 형태, 복수의 볼록부를 갖는 에지부, 복수의 돌출부 중 어느 하나를 갖는다.
일 예에 따른 제 3 트랜지스터 공유 그룹(TSG3)은 제 5 및 제 6 트랜지스터(T5, T6)가 제 1 전극(E1)과 제 2 전극(E2) 중 어느 하나의 전극을 서로 공유하도록 갭 영역(GA) 없이 서로 나란하게 배치됨으로써 제 5 및 제 6 트랜지스터(T5, T6) 사이에 통상적으로 마련되는 갭 영역(GA)만큼 해당하는 역다중화 회로(510)의 크기를 감소시킨다.
일 예에 따른 복수의 역다중화 회로(510) 각각은 제 1 내지 제 3 트랜지스터 공유 그룹(TSG1, TSG2, TSG3) 사이사이에 마련된 더 갭 영역(GA)을 포함하고, 상기 갭 영역(GA)은 제 2 수평 축 방향(Y)을 따라 비직선 형태를 갖는다. 여기서, 비직선 형태를 갖는 갭 영역(GA)은 전술한 예에서와 동일하게 제 2 수평 축 방향(Y)을 따라 지그재그 형태, 물결 형태, 또는 S자 형태로 정의될 수 있다.
구체적으로, 제 1 트랜지스터 공유 그룹(TSG1)에 마련된 제 2 트랜지스터(T2)의 제 1 전극(E1)과 제 2 트랜지스터 공유 그룹(TSG2)에 마련된 제 3 트랜지스터(T3)의 제 1 전극(E1)은 갭 영역(GA)을 사이에 두고 서로 직접적으로 마주하면서 비직선 형태로 나란하게 배치된다. 일 예로서, 제 2 트랜지스터(T2)의 제 1 전극(E1)에 일정한 간격으로 마련된 복수의 돌출부와 제 3 트랜지스터(T2)의 제 1 전극(E1)에 일정한 간격으로 마련된 복수의 돌출부는 제 2 수평 축 방향(Y)을 따라 서로 엇갈리게 배치됨으로써 상기 갭 영역(GA)은 쇼트 등의 공정 불량을 방지하기 위한 공정 마진을 가지면서 제 2 수평 축 방향(Y)을 따라 상기 비직선 형태를 가질 수 있다. 이에 따라, 본 예는 복수의 역다중화 회로(510) 각각의 크기를 감소시킬 수 있으며, 이를 통해 데이터 분배 회로(500)의 크기를 감소시킬 수 있다.
이와 마찬가지로, 제 2 트랜지스터 공유 그룹(TSG2)에 마련된 제 4 트랜지스터(T4)의 제 1 전극(E1)과 제 3 트랜지스터 공유 그룹(TSG3)에 마련된 제 5 트랜지스터(T5)의 제 1 전극(E1)은 갭 영역(GA)을 사이에 두고 서로 직접적으로 마주하면서 비직선 형태로 나란하게 배치된다. 일 예로서, 제 4 트랜지스터(T4)의 제 1 전극(E1)에 일정한 간격으로 마련된 복수의 돌출부와 제 5 트랜지스터(T5)의 제 1 전극(E1)에 일정한 간격으로 마련된 복수의 돌출부는 제 2 수평 축 방향(Y)을 따라 서로 엇갈리게 배치됨으로써 상기 갭 영역(GA)은 쇼트 등의 공정 불량을 방지하기 위한 공정 마진을 가지면서 제 2 수평 축 방향(Y)을 따라 상기 비직선 형태를 가질 수 있다. 이에 따라, 본 예는 복수의 역다중화 회로(510) 각각의 크기를 감소시킬 수 있으며, 이를 통해 데이터 분배 회로(500)의 크기를 감소시킬 수 있다.
추가로, 제 3 트랜지스터 공유 그룹(TSG3)에 마련된 제 6 트랜지스터(T6)의 제 1 전극(E1)과 다음 단 역다중화 회로(510)의 제 1 트랜지스터 공유 그룹(TSG1)에 마련된 제 1 트랜지스터(T1)의 제 1 전극(E1)은 갭 영역(GA)을 사이에 두고 서로 직접적으로 마주하면서 비직선 형태로 나란하게 배치된다. 일 예로서, 제 6 트랜지스터(T6)의 제 1 전극(E1)에 일정한 간격으로 마련된 복수의 돌출부와 다음 단 역다중화 회로(510)의 제 1 트랜지스터(T1)의 제 1 전극(E1)에 일정한 간격으로 마련된 복수의 돌출부는 제 2 수평 축 방향(Y)을 따라 서로 엇갈리게 배치됨으로써 인접한 2개의 역다중화 회로(510) 사이의 갭 영역(GA)은 쇼트 등의 공정 불량을 방지하기 위한 공정 마진을 가지면서 제 2 수평 축 방향(Y)을 따라 상기 비직선 형태를 가질 수 있다. 이에 따라, 본 예는 제 1 수평 축 방향(X)을 따라 인접한 2개의 역다중화 회로(510) 사이의 갭 영역(GA)에 대해 쇼트 등의 공정 불량을 방지하기 위한 공정 마진을 확보하면서 인접한 2개의 역다중화 회로(510) 사이의 간격을 감소시킬 수 있으며, 이를 통해 데이터 분배 회로(500)의 크기를 더욱 감소시킬 수 있다.
이와 같은, 본 예에 따른 디스플레이 장치는 복수의 역다중화 회로(510) 각각에서 인접한 2개의 트랜지스터들 사이의 갭 영역이 제거되고, 2개의 인접한 트랜지스터 단위로 그룹화된 트랜지스터 공유 그룹(TSG1, TSG2, TSG3) 사이의 갭 영역(GA)뿐만 아니라 인접한 역다중화 회로(510) 사이의 갭 영역(GA)이 비직선 형태로 형성됨으로써 복수의 역다중화 회로(510) 각각의 크기가 더욱 감소시킬 수 있으며, 이로 인해 데이터 분배 회로(500)의 크기가 더욱 감소될 수 있다.
추가적으로, 본 예에 따른 디스플레이 장치는, 도 14에 도시된 바와 동일하게 데이터 분배 회로(500)와 중첩되도록 하부 기판(110)에 마련된 차광층(600), 및 차광층(600)에 전기적으로 연결되어 차광층(600)을 전기적으로 그라운드시키거나 차광층(600)에 직류 전압을 공급하는 전원 공급 라인을 더 포함할 수 있다. 이러한 차광층(600)과 전원 공급 라인은 도 1 내지 도 5에 도시된 차광층 및 전원 공급 라인과 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
이와 같이, 본 예는 데이터 분배 회로(500) 아래에 전기적으로 그라운드되거나 직류 전압을 공급되는 차광층(600)을 추가로 형성함으로써 데이터 분배 회로(500)의 각 역다중화 회로(510)에 마련된 트랜지스터들(T1 내지 T6)에 광이 조사되는 것을 차단할 뿐만 아니라 차광층(600)으로 인해 형성되는 기생 커패시터에 의한 트랜지스터들의 전기적 특성 변화를 방지할 수 있으며, 데이터 분배 회로(500)의 크기를 더욱 감소시킬 수 있다.
선택적으로, 전술한 예에서는 복수의 역다중화 회로(510) 각각이 3개 또는 6개의 트랜지스터를 가지는 것으로 설명하였지만, 이에 한정되지 않고, 복수의 역다중화 회로(510) 각각은 디스플레이 장치의 프레임 주파수 및/또는 액정셀(LC)의 응답 속도를 기반으로 3의 배수의 트랜지스터를 가질 수 있으며, 나아가 단위 픽셀을 구성하는 서브 픽셀의 개수 또는 그 절반에 대응되는 개수의 트랜지스터를 가질 수 있다.
부가적으로, 전술한 예에서는, 디스플레이 패널(100)이 액정층을 포함하는 액정 디스플레이 패널으로 설명하였지만, 이에 한정되지 않은 디스플레이 패널(100)은 유기 발광 소자를 갖는 유기 발광 디스플레이 패널로 대체될 수 있으며, 이 경우에도 본 예에 따른 차광층과 데이터 분배 회로는 유기 발광 디스플레이 패널의 박막 트랜지스터 어레이 기판에 동일하게 적용될 수 있다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 110: 하부 기판
300: 구동 집적 회로 310: 그라운드 라인
500: 데이터 분배 회로 510: 역 다중화 회로
600: 차광층 610: 전원 공급 라인

Claims (25)

  1. 하나의 입력 라인, 제 1 내지 제 n(n은 2 이상의 자연수) 출력 라인, 및 상기 입력 라인에 공통적으로 연결되면서 상기 1 내지 제 n 출력 라인과 일대일로 연결된 제 1 내지 제 n 트랜지스터를 포함하는 복수의 역다중화 회로를 갖는 데이터 분배 회로;
    상기 복수의 역다중화 회로 각각의 출력 라인과 일대일로 연결된 복수의 데이터 라인; 및
    상기 복수의 역다중화 회로 각각의 입력 라인과 일대일로 연결된 복수의 데이터 출력 채널을 갖는 구동 집적 회로를 구비하고,
    상기 복수의 역다중화 회로 각각은 상기 제 1 내지 제 n 트랜지스터 중 제 1 수평 축 방향을 따라 인접한 2개의 트랜지스터 사이에 마련된 갭 영역을 가지며,
    상기 갭 영역은 제 2 수평 축 방향을 따라 비직선 형태를 갖는, 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 갭 영역은 상기 제 2 수평 축 방향을 따라 지그재그 형태를 갖는, 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 n 트랜지스터 각각은,
    제 1 영역과 제 2 영역 및 상기 제 1 영역과 상기 제 2 영역 사이의 채널 영역을 갖는 반도체층;
    상기 반도체층의 채널 영역과 중첩되는 게이트 전극;
    상기 반도체층의 제 1 영역에 연결된 제 1 전극; 및
    상기 반도체층의 제 2 영역에 연결된 제 2 전극을 포함하고,
    상기 제 1 전극과 제 2 전극 중 어느 하나의 전극은 상기 입력 라인에 공통적으로 연결되고, 상기 제 1 전극과 제 2 전극 중 나머지 전극은 상기 복수의 출력 라인과 일대일로 연결된, 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 인접한 2개의 트랜지스터들 각각의 제 1 전극은 상기 갭 영역을 사이에 두고 직접적으로 서로 마주하면서 상기 제 2 수평 축 방향을 따라 비직선 형태를 가지도록 서로 나란하게 배치된, 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 인접한 2개의 트랜지스터 각각의 제 1 전극은 상기 갭 영역에 인접한 에지부를 가지며, 상기 에지부는 물결 단면 형태를 갖는, 디스플레이 장치.
  6. 제 4 항에 있어서,
    상기 인접한 2개의 트랜지스터 각각의 제 1 전극은 제 1 돌출부와 제 1 오목부를 구비하고,
    상기 인접한 2개의 트랜지스터들 중 어느 한 트랜지스터의 제 1 전극에 구비된 제 1 돌출부는 상기 인접한 2개의 트랜지스터 중 나머지 트랜지스터의 제 1 전극에 구비된 제 1 오목부와 마주하는, 디스플레이 장치.
  7. 제 4 항에 있어서,
    상기 n은 3이고,
    상기 인접한 2개의 트랜지스터는 상기 갭 영역을 사이에 두고 서로 나란하게 배치된 제 1 및 제 2 트랜지스터이고,
    상기 제 3 트랜지스터는 상기 제 2 트랜지스터의 제 2 전극을 공유하도록 나란하게 배치된, 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 제 3 트랜지스터의 제 1 전극과 제 2 전극 중 어느 하나의 전극은 상기 입력 라인에 공통적으로 연결되고, 상기 제 3 트랜지스터의 제 1 전극과 제 2 전극 중 나머지 전극은 제 3 출력 라인과 연결되며,
    상기 제 2 트랜지스터의 제 2 전극은 상기 제 3 트랜지스터의 제 1 전극과 제 2 전극 중 상기 입력 라인에 연결되는 전극으로 사용되는, 디스플레이 장치.
  9. 제 6 항에 있어서,
    상기 제 1 수평 축 방향을 따라 인접한 2개의 역다중화 회로는 상기 제 2 수평 축 방향을 따라 비직선 형태를 갖는 상기 갭 영역을 사이에 두고 직접적으로 서로 마주하면서 나란하게 배치된, 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 인접한 2개의 트랜지스터 각각의 제 2 전극은 제 2 돌출부와 제 2 오목부를 구비하고,
    상기 인접한 2개의 역다중화 회로 사이의 상기 갭 영역을 사이에 두고 서로 마주하면서 나란하게 배치된 2개의 트랜지스터 중 어느 한 트랜지스터의 제 2 전극에 마련된 제 2 돌출부는 상기 2개의 트랜지스터 중 나머지 트랜지스터의 제 2 전극에 마련된 제 2 오목부에 마주하는, 디스플레이 장치.
  11. 제 3 항에 있어서,
    상기 복수의 역다중화 회로 각각은 상기 제 1 내지 제 n 트랜지스터 중 제 1 수평 축 방향을 따라 2개의 트랜지스터 단위로 그룹화된 복수의 트랜지스터 공유 그룹을 포함하고,
    인접한 2개의 트랜지스터 공유 그룹은 상기 제 2 수평 축 방향을 따라 비직선 형태를 갖는 상기 갭 영역을 사이에 두고 서로 나란하게 배치된, 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 복수의 트랜지스터 공유 그룹 각각은 제 1 및 제 2 트랜지스터를 가지며,
    상기 제 1 트랜지스터의 제 1 전극과 제 2 전극 중 어느 하나의 전극은 상기 제 2 트랜지스터의 제 1 전극과 제 2 전극 중 상기 입력 라인에 연결되는 전극으로 사용되며,
    상기 입력 라인과 연결되는 상기 제 1 트랜지스터의 전극은 상기 제 2 트랜지스터의 전극과 공유되는, 디스플레이 장치.
  13. 제 12 항에 있어서,
    상기 인접한 2개의 트랜지스터 공유 그룹 중 어느 하나의 트랜지스터 공유 그룹에 포함된 제 2 트랜지스터의 제 1 전극과 상기 인접한 2개의 트랜지스터 공유 그룹 중 나머지 트랜지스터 공유 그룹에 포함된 제 1 트랜지스터의 제 1 전극 각각은 상기 갭 영역을 사이에 두고 직접적으로 서로 마주하면서 상기 제 2 수평 축 방향을 따라 비직선 형태를 가지도록 서로 나란하게 배치된, 디스플레이 장치.
  14. 구동 집적 회로로부터 출력되는 데이터 신호를 2개 이상의 데이터 라인으로 분배하는 2개 이상의 트랜지스터들 및 상기 2개 이상의 트랜지스터들 사이에 마련된 갭 영역을 갖는 역다중화 회로를 구비하고,
    상기 2개 이상의 트랜지스터 각각은 상기 갭 영역에 인접한 돌출부와 오목부를 갖는 제 1 전극을 포함하며,
    상기 갭 영역에 인접한 트랜지스터 중 어느 하나의 트랜지스터에 마련된 돌출부는 상기 갭 영역에 인접한 트랜지스터 중 나머지 트랜지스터에 마련된 오목부와 마주하는, 디스플레이 장치.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 갭 영역의 폭은 2 내지 4 마이크로 미터인, 디스플레이 장치.
  16. 하나의 입력 라인, 복수의 출력 라인, 및 상기 입력 라인에 공통적으로 연결되면서 상기 복수의 출력 라인과 일대일로 연결된 제 1 내지 제 n(n은 2 이상의 자연수) 트랜지스터를 포함하는 복수의 역다중화 회로를 갖는 데이터 분배 회로;
    상기 복수의 역다중화 회로 각각의 출력 라인과 일대일로 연결된 복수의 데이터 라인;
    상기 복수의 역다중화 회로 각각의 입력 라인과 일대일로 연결된 복수의 데이터 출력 채널을 갖는 구동 집적 회로;
    상기 데이터 분배 회로와 중첩되는 차광층; 및
    상기 차광층에 연결된 전원 공급 라인을 포함하는, 디스플레이 장치.
  17. 제 16 항에 있어서,
    상기 전원 공급 라인은 그라운드 라인 또는 직류 전압 라인인, 디스플레이 장치.
  18. 제 17 항에 있어서,
    상기 제 1 내지 제 n 트랜지스터 각각은,
    제 1 영역과 제 2 영역 및 상기 제 1 영역과 상기 제 2 영역 사이의 채널 영역을 갖는 반도체층;
    상기 반도체층의 채널 영역과 중첩되는 게이트 전극;
    상기 반도체층의 제 1 영역에 연결되고 상기 입력 라인과 상기 출력 라인 중 어느 하나의 라인에 연결된 제 1 전극; 및
    상기 반도체층의 제 2 영역에 연결되고 상기 입력 라인과 상기 출력 라인 중 나머지 하나의 라인에 연결된 제 2 전극을 포함하고,
    상기 차광층은 상기 반도체층 아래에 배치된, 디스플레이 장치.
  19. 제 18 항에 있어서,
    상기 차광층은 금속 물질 또는 반도체 물질을 포함하는, 디스플레이 장치.
  20. 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 복수의 역다중화 회로 각각은 상기 제 1 내지 제 n 트랜지스터 중 제 1 수평 축 방향을 따라 인접한 2개의 트랜지스터 사이에 마련된 갭 영역을 가지며,
    상기 갭 영역은 제 2 수평 축 방향을 따라 비직선 형태를 갖는, 디스플레이 장치.
  21. 제 20 항에 있어서,
    상기 갭 영역은 상기 제 2 수평 축 방향을 따라 지그재그 형태를 갖는, 디스플레이 장치.
  22. 제 21 항에 있어서,
    상기 제 1 수평 축 방향을 기준으로, 상기 갭 영역의 폭은 2 내지 4 마이크로 미터인, 디스플레이 장치.
  23. 제 20 항에 있어서,
    상기 인접한 2개의 트랜지스터 각각의 제 1 전극은 복수의 돌출부를 포함하고,
    상기 인접한 2개의 트랜지스터 중 어느 한 트랜지스터의 제 1 전극에 구비된 복수의 돌출부와 상기 인접한 2개의 트랜지스터 중 나머지 트랜지스터의 제 1 전극에 구비된 복수의 돌출부는 상기 제 2 수평 축 방향을 따라 서로 엇갈리는, 디스플레이 장치.
  24. 제 23 항에 있어서,
    상기 n은 3이고,
    상기 인접한 2개의 트랜지스터는 상기 갭 영역을 사이에 두고 서로 나란하게 배치된 제 1 및 제 2 트랜지스터이고,
    상기 제 3 트랜지스터는 상기 제 2 트랜지스터의 제 2 전극을 공유하도록 나란하게 배치된, 디스플레이 장치.
  25. 제 24 항에 있어서,
    상기 제 3 트랜지스터의 제 1 전극과 제 2 전극 중 어느 하나의 전극은 상기 입력 라인에 공통적으로 연결되고, 상기 제 3 트랜지스터의 제 1 전극과 제 2 전극 중 나머지 전극은 제 3 출력 라인과 연결되며,
    상기 제 2 트랜지스터의 제 2 전극은 상기 제 3 트랜지스터의 제 1 전극과 제 2 전극 중 상기 입력 라인에 연결되는 전극으로 사용되는, 디스플레이 장치.
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