KR20200040952A - 표시 장치 - Google Patents

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Abstract

본 개시는 표시 장치에 관한 것으로, 본 발명의 한 실시예에 따른 표시 장치는 기판, 상기 기판 위의 하부 패턴을 포함하는 제1 도전층, 상기 제1 도전층 위의 제1 절연층, 상기 제1 절연층 위에 위치하며 소스 영역, 채널 영역, 그리고 드레인 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 위치하며 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 제2 도전층, 상기 제2 도전층 위에 위치하는 제2 절연층, 상기 제2 절연층 위에 위치하고 구동 전압선을 포함하는 제3 도전층, 상기 제3 도전층 위에 위치하는 제3 절연층, 그리고 상기 제3 절연층 위에 위치하는 화소 전극을 포함하는 화소 전극층을 포함하고, 상기 하부 패턴은 상기 화소 전극과 전기적으로 연결되어 있고, 평면 뷰에서 상기 하부 패턴은 상기 채널 영역과 중첩하고, 상기 구동 전압선과 중첩하여 제1 커패시터를 형성한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 자발광 표시 장치로서 발광 표시 장치(light emitting diode display)가 주목 받고 있다.
발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 발광 표시 장치는 기판, 기판 상에 위치하는 복수의 박막 트랜지스터, 박막 트랜지스터를 구성하는 배선들 사이에 배치되는 복수의 절연층 및 박막 트랜지스터에 연결된 발광 소자를 포함하며, 발광 소자는 예를 들어 유기 발광 소자일 수 있다.
본 기재는 표시 장치의 화질을 향상시키기 위한 것이다.
본 발명의 한 실시예에 따른 표시 장치는 기판, 상기 기판 위의 하부 패턴을 포함하는 제1 도전층, 상기 제1 도전층 위의 제1 절연층, 상기 제1 절연층 위에 위치하며 소스 영역, 채널 영역, 그리고 드레인 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 위치하며 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 제2 도전층, 상기 제2 도전층 위에 위치하는 제2 절연층, 상기 제2 절연층 위에 위치하고 구동 전압선을 포함하는 제3 도전층, 상기 제3 도전층 위에 위치하는 제3 절연층, 그리고 상기 제3 절연층 위에 위치하는 화소 전극을 포함하는 화소 전극층을 포함하고, 상기 하부 패턴은 상기 화소 전극과 전기적으로 연결되어 있고, 평면 뷰에서 상기 하부 패턴은 상기 채널 영역과 중첩하고, 상기 구동 전압선과 중첩하여 제1 커패시터를 형성한다.
한 실시예에 따른 표시 장치는 기판, 상기 기판 위의 하부 패턴을 포함하는 제1 도전층, 상기 제1 도전층 위의 제1 절연층, 상기 제1 절연층 위에 위치하며 소스 영역, 채널 영역, 그리고 드레인 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 위치하며 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 제2 도전층, 상기 제2 도전층 위에 위치하는 제2 절연층, 상기 제2 절연층 위에 위치하고 구동 전압선을 포함하는 제3 도전층, 상기 제3 도전층 위에 위치하는 제3 절연층, 상기 제3 절연층 위에 위치하는 화소 전극을 포함하는 화소 전극층, 상기 제3 절연층과 상기 화소 전극층 사이에 위치하는 제4 도전층, 그리고 상기 제4 도전층과 상기 화소 전극층 사이에 위치하는 제4 절연층을 포함하고, 상기 제4 도전층은 상기 데이터선의 끝 부분 위에 위치하여 상기 끝 부분과 접촉하는 제1 접촉 부재를 포함한다.
한 실시예에 따른 표시 장치는 제1 스캔선 및 제2 스캔선, 상기 제1 스캔선과 상기 제2 스캔선 사이에 위치하는 구동 게이트 전극, 상기 제1 및 제2 스캔선과 교차하는 데이터선, 구동 전압선, 초기화 전압선 및 공통 전압선, 상기 구동 전압선 및 상기 구동 게이트 전극과 전기적으로 연결되어 있는 제1 트랜지스터, 상기 제1 스캔선 및 상기 데이터선과 전기적으로 연결되어 있는 제2 트랜지스터, 상기 제2 스캔선, 상기 제1 트랜지스터 및 상기 초기화 전압선과 전기적으로 연결되어 있는 제3 트랜지스터, 상기 제1 트랜지스터의 드레인 영역과 전기적으로 연결되어 있는 커패시터 전극, 상기 커패시터 전극과 전기적으로 연결되어 있는 발광 다이오드, 그리고 평면 뷰에서 상기 제1 트랜지스터의 채널 영역과 중첩하는 하부 패턴을 포함하고, 상기 하부 패턴은 상기 커패시터 전극과 전기적으로 연결되어 있고, 상기 하부 패턴은 평면 뷰에서 상기 구동 전압선, 상기 초기화 전압선, 그리고 상기 공통 전압선 중 적어도 하나와 중첩하여 제1 커패시터를 형성한다.
본 기재에 따른 실시예들에 따르면, 표시 장치의 화질을 향상시킬 수 있다.
도 1은 한 실시예에 따른 표시 장치의 한 화소에 대한 회로도이고,
도 2는 한 실시예에 따른 표시 장치의 복수의 화소에 대한 평면 배치도이고,
도 3은 도 2에 도시한 표시 장치를 IIIa-IIIb 선을 따라 잘라 도시한 단면도이고,
도 4는 도 2에 도시한 표시 장치를 IVa-IVb 선 및 IVb-IVc 선을 따라 잘라 도시한 단면도이고,
도 5는 도 2에 도시한 표시 장치를 Va-Vb 선을 따라 잘라 도시한 단면도이고,
도 6은 도 2에 도시한 표시 장치를 Va-Vb 선을 따라 잘라 도시한 단면도의 다른 예이고,
도 7은 한 실시예에 따른 표시 장치의 복수의 화소에 대한 평면 배치도이고,
도 8은 도 7에 도시한 표시 장치를 VIIIa-VIIIb 선을 따라 잘라 도시한 단면도이고,
도 9는 한 실시예에 따른 표시 장치의 복수의 화소에 대한 평면 배치도이고,
도 10 및 도 11은 각각 도 2에 도시한 표시 장치를 IIIa-IIIb 선을 따라 잘라 도시한 단면도의 다른 예이고,
도 12 및 도 13은 각각 한 실시예에 따른 표시 장치의 복수의 화소에 대한 평면 배치도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, 평면 뷰(in a plan view)는 서로 교차하는 두 방향(예를 들어, 제1방향(DR1) 및 제2방향(DR2))에 평행한 면을 관찰하는 뷰를 의미하고(평면상이라고도 표현함), 단면 뷰(in a cross-sectional view)는 제1방향(DR1) 및 제2방향(DR2)에 평행한 면에 수직인 방향(예를 들어, 제3방향(DR3))으로 자른 면을 관찰하는 뷰를 의미한다. 또한, 두 구성 요소가 중첩한다고 할 때는 다른 언급이 없는 한 두 구성 요소가 제3방향(DR3)으로(예를 들어, 기판의 윗면에 수직인 방향으로) 중첩하는 것을 의미한다.
도 1은 한 실시예에 따른 표시 장치의 한 화소에 대한 회로도이다.
도 1을 참조하면, 한 실시예에 따른 표시 장치는 복수의 화소를 포함하고, 한 화소는 복수의 트랜지스터들(T1, T2, T3), 커패시터(Cst), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함할 수 있다. 본 실시예에서는 하나의 화소가 하나의 발광 다이오드(ED)를 포함하는 예를 주로 하여 설명한다.
복수의 트랜지스터들(T1, T2, T3)은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함한다. 아래에서 설명할 소스 전극과 드레인 전극은 각 트랜지스터(T1, T2, T3)의 채널의 양쪽에 위치하는 두 전극을 구분하기 위한 것으로 두 용어가 서로 바뀔 수도 있다.
제1 트랜지스터(T1)의 게이트 전극(G1)은 커패시터(Cst)의 일단과 연결되어 있고, 제1 트랜지스터(T1)의 소스 전극(S1)은 구동 전압(ELVDD)을 전달하는 구동 전압선과 연결되어 있고, 제1 트랜지스터(T1)의 드레인 전극(D1)은 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단과 연결되어 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 전압(DAT)을 전달받아 커패시터(Cst)에 저장된 전압에 따라 발광 다이오드(ED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔 신호(SC)를 전달하는 제1 스캔선과 연결되어 있고, 제2 트랜지스터(T2)의 소스 전극(S2)은 데이터 전압(DAT) 또는 기준 전압을 전달할 수 있는 데이터선과 연결되어 있고, 제2 트랜지스터(T2)의 드레인 전극(D2)은 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 제2 트랜지스터(T2)는 제1 스캔 신호(SC)에 따라 턴온되어 기준 전압 또는 데이터 전압(DAT)을 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(G3)은 제2 스캔 신호(SS)를 전달하는 제2 스캔선과 연결되어 있고, 제3 트랜지스터(T3)의 소스 전극(S3)은 커패시터(Cst)의 타단, 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드와 연결되어 있고, 제3 트랜지스터(T3)의 드레인 전극(D3)은 초기화 전압(INIT)을 전달하는 초기화 전압선과 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔 신호(SS)에 따라 턴온되어 초기화 전압(INIT)을 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단에 전달하여 발광 다이오드(ED)의 애노드의 전압을 초기화시킬 수 있다.
커패시터(Cst)의 일단은 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있고, 타단은 제3 트랜지스터(T3)의 소스 전극(S3) 및 발광 다이오드(ED)의 애노드와 연결되어 있다. 발광 다이오드(ED)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선과 연결되어 있다.
발광 다이오드(ED)는 제1 트랜지스터(T1)에 의해 형성된 구동 전류에 따라 빛을 발광할 수 있다.
도 1에 도시한 회로의 동작의 한 예, 특히 한 프레임 동안의 동작의 한 예에 대하여 설명한다. 여기서는 트랜지스터들(T1, T2, T3)이 N형 채널 트랜지스터인 경우를 예로 들어 설명하나, 이에 한정되는 것은 아니다.
한 프레임이 시작되면, 초기화 구간에서 하이 레벨의 제1 스캔 신호(SC) 및 하이 레벨의 제2 스캔 신호(SS)가 공급되어 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온된다. 턴온된 제2 트랜지스터(T2)를 통해 데이터선으로부터의 기준 전압이 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단에 공급되고, 턴온된 제3 트랜지스터(T3)를 통해 초기화 전압(INIT)이 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드에 공급된다. 이에 따라, 초기화 구간 동안 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드는 초기화 전압(INIT)으로 초기화된다. 이때, 커패시터(Cst)에는 기준 전압과 초기화 전압(INIT)의 차전압이 저장된다.
다음, 센싱 구간에서 하이 레벨의 제1 스캔 신호(SC)가 유지된 상태에서 제2 스캔 신호(SS)가 로우 레벨이 되면, 제2 트랜지스터(T2)는 턴온 상태를 유지하고 제3 트랜지스터(T3)는 턴오프된다. 턴온된 제2 트랜지스터(T2)를 통해 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단은 기준 전압을 유지하고, 턴오프된 제3 트랜지스터(T3)를 통해 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드는 초기화 전압(INIT)으로부터 끊어진다. 이에 따라, 제1 트랜지스터(T1)는 소스 전극(S1)으로부터 드레인 전극(D1)으로 전류가 흐르다가 드레인 전극(D1)의 전압이 "기준 전압-Vth"이 되면 턴오프된다. Vth는 제1 트랜지스터(T1)의 문턱 전압을 나타낸다. 이때, 제1 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)의 전압 차는 커패시터(Cst)에 저장되며, 제1 트랜지스터(T1)의 문턱 전압(Vth)의 센싱이 완료된다. 센싱 구간 동안 센싱한 특성 정보를 반영하여 보상된 데이터 신호를 생성함으로써, 화소마다 다를 수 있는 제1 트랜지스터(T1)의 특성 편차를 외부적으로 보상할 수 있다.
다음, 데이터 입력 구간에서 하이 레벨의 제1 스캔 신호(SC)가 공급되고 로우 레벨의 제2 스캔 신호(SS)가 공급되면, 제2 트랜지스터(T2)는 턴온되고 제3 트랜지스터(T3)는 턴오프된다. 턴온된 제2 트랜지스터(T2)를 통해 데이터선으로부터의 데이터 전압(DAT)이 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단에 공급된다. 이 때, 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드는 턴오프 상태인 제1 트랜지스터(T1)에 의해 센싱 구간에서의 전위를 거의 그대로 유지할 수 있다.
다음, 발광 구간에서 게이트 전극(G1)에 전달된 데이터 전압(DAT)에 의해 턴온된 제1 트랜지스터(T1)는 데이터 전압(DAT)에 따른 구동 전류를 발생시키고, 그 구동 전류에 의해 발광 다이오드(ED)가 발광할 수 있다.
도 2는 한 실시예에 따른 표시 장치(1000)의 복수의 화소(PX1, PX2, PX3)에 대한 평면 배치도이고, 도 3은 도 2에 도시한 표시 장치를 IIIa-IIIb 선을 따라 잘라 도시한 단면도이고, 도 4는 도 2에 도시한 표시 장치를 IVa-IVb 선 및 IVb-IVc 선을 따라 잘라 도시한 단면도이고, 도 5는 도 2에 도시한 표시 장치를 Va-Vb 선을 따라 잘라 도시한 단면도이고, 도 6은 도 2에 도시한 표시 장치를 Va-Vb 선을 따라 잘라 도시한 단면도의 다른 예이다.
한 실시예에 따른 표시 장치(1000)는 기판(110)을 포함할 수 있다. 기판(110)은 유리, 플라스틱 등의 절연 물질을 포함할 수 있고, 유연성(flexibility)을 가질 수 있다.
기판(110) 위에는 절연층인 배리어층이 위치할 수 있고, 그 위에 제1 도전층으로서 복수의 하부 패턴들(111a, 111b, 111c)을 포함하는 하부층이 위치한다. 하부층은 도전성이며, 다양한 도전성 금속 또는 이에 준하는 도전 특성을 가지는 반도체 물질을 포함할 수 있다.
하부층 위에는 절연층인 버퍼층(120)이 위치한다. 즉, 하부층은 기판(110)과 버퍼층(120) 사이에 위치할 수 있다.
버퍼층(120) 위에는 복수의 액티브 패턴들(130a, 130b, 130c)을 포함하는 액티브층이 위치한다. 즉, 하부층은 기판(110)과 액티브층 사이에 위치할 수 있다. 각 화소(PX1, PX2, PX3)에 위치하는 액티브 패턴들(130a, 130b, 130c)은 앞에서 설명한 복수의 트랜지스터들(T1, T2, T3) 각각의 채널을 형성하는 채널 영역(134a, 134b, 134c) 및 이에 연결된 도전 영역을 포함할 수 있다. 액티브 패턴들(130a, 130b, 130c)의 도전 영역은 각 트랜지스터(T1, T2, T3)의 소스 영역(133a, 133b, 133c) 및 드레인 영역(135a, 135b, 135c)을 포함한다. 각 화소(PX1, PX2, PX3)에서 액티브 패턴(130a)과 액티브 패턴(130c)은 서로 연결되어 있을 수 있다.
액티브층은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다.
액티브층 위에는 제1 절연층인 절연 패턴(144)이 위치한다. 특히, 절연 패턴(144)은 액티브 패턴들(130a, 130b, 130c)의 채널 영역(134a, 134b, 134c)과 중첩하며 채널 영역(134a, 134b, 134c) 위에 위치할 수 있다. 절연 패턴(144)은 실질적으로 액티브 패턴들(130a, 130b, 130c)의 도전 영역과는 중첩하지 않을 수 있다.
절연 패턴(144) 위에는 제2 도전층이 위치할 수 있다. 제2 도전층은, 앞에서 설명한 제1 스캔 신호(SC)를 전달할 수 있는 제1 스캔선(151), 제2 스캔 신호(SS)를 전달할 수 있는 제2 스캔선(152), 초기화 전압(INIT)을 전달할 수 있는 가로 초기화 전압선(153), 구동 전압(ELVDD)을 전달할 수 있는 가로 구동 전압선(172b), 구동 게이트 전극(155), 제2 게이트 전극(154b), 그리고 제3 게이트 전극(154c) 등을 포함할 수 있다. 앞에서 설명한 회로도에서의 게이트 전극(G1), 게이트 전극(G2) 및 게이트 전극(G3)은 여기서 각각 제1 게이트 전극(154a), 제2 게이트 전극(154b) 및 제3 게이트 전극(154c)에 대응된다.
제1 및 제2 스캔선(151, 152), 가로 초기화 전압선(153), 가로 구동 전압선(172b)은 각각 제1방향(DR1)으로 연장되어 있을 수 있다. 구동 게이트 전극(155)은 제1 스캔선(151)과 제2 스캔선(152) 사이에 위치할 수 있다. 제2 게이트 전극(154b)은 제1 스캔선(151)에 연결되어 있으며 제1 스캔선(151)의 아래로 돌출된 형태를 가질 수 있다. 제3 게이트 전극(154c)은 제2 스캔선(152)에 연결되어 있으며 제2 스캔선(152)의 위로 돌출된 형태를 가질 수 있다.
각 화소(PX1, PX2, PX3)에 위치하는 구동 게이트 전극(155)은 위로 돌출되어 대략 제2방향(DR2)으로 연장된 연장부(155a) 및 아래로 돌출되어 대체로 제2방향(DR2)으로 연장된 제1 게이트 전극(154a)을 포함할 수 있다. 화소(PX3)에 위치하는 제1 게이트 전극(154a)은 구동 게이트 전극(155)과 연결된 부분에서 적어도 두 번 꺾여 있을 수 있다.
제1 게이트 전극(154a)은 액티브 패턴(130a)과 교차하며 액티브 패턴(130a)의 채널 영역(134a)과 중첩한다. 제2 게이트 전극(154b)은 액티브 패턴(130b)과 교차하며 액티브 패턴(130b)의 채널 영역(134b)과 중첩한다. 제3 게이트 전극(154c)은 액티브 패턴(130c)과 교차하며 액티브 패턴(130c)의 채널 영역(134c)과 중첩한다.
제2 도전층 위에는 제2 절연층(160)이 위치할 수 있다. 버퍼층(120) 및/또는 제2 절연층(160)은 복수의 접촉 구멍들(24, 26, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69)을 포함할 수 있다.
제2 절연층(160) 위에는 제3 도전층이 위치할 수 있다. 제3 도전층은, 복수의 데이터선들(171a, 171b, 171c), 구동 전압선(172a), 공통 전압선(170), 초기화 전압선(173), 커패시터 전극(175), 복수의 연결 부재들(174, 176, 177, 178), 그리고 복수의 구동 전압 패턴(172c, 172d)을 포함할 수 있다.
데이터선(171a, 171b, 171c), 구동 전압선(172a), 공통 전압선(170), 초기화 전압선(173), 그리고 구동 전압 패턴(172c, 172d) 각각은 대략 제2방향(DR2)으로 길게 연장되어 제1 스캔선(151) 및/또는 제2 스캔선(152)과 교차할 수 있다.
도 2에 도시한 반복되는 한 그룹의 복수의 화소들(PX1, PX2, PX3)은 제1방향(DR1)으로 배열되어 서로 인접하고 있을 수 있다. 한 그룹의 복수의 화소(PX1, PX2, PX3)의 좌측 및 우측 양쪽에 공통 전압선(170)이 위치할 수 있다. 즉, 반복되는 한 그룹의 복수의 화소(PX1, PX2, PX3) 마다 하나씩의 공통 전압선(170)이 위치할 수 있다. 반복되는 한 그룹의 복수의 화소(PX1, PX2, PX3)가 세 화소(PX1, PX2, PX3)를 포함하는 경우 이웃한 두 공통 전압선(170) 사이에는 세 개의 데이터선들(171a, 171b, 171c), 적어도 하나의 구동 전압선(172a), 그리고 적어도 하나의 초기화 전압선(173)이 위치할 수 있다.
각 데이터선(171a, 171b, 171c)은 제2 절연층(160)의 적어도 하나의 접촉 구멍(64)(도 2에는 한 화소(PX1, PX2, PX3)에 두 개의 접촉 구멍(64)이 도시됨)을 통해 액티브 패턴(130b)의 소스 영역(133b)과 전기적으로 연결되어 있다.
도 2에서는 한 데이터선(171a)에 대해서만 도시하였으나 각 데이터선(171a, 171b, 171c)은 끝 부분(179)을 포함할 수 있다. 끝 부분(179)은 표시 장치의 가장자리에 위치하는 패드 영역에 위치할 수 있다.
구동 전압선(172a)은 한 화소, 예를 들어 화소(PX1)에 위치하고, 나머지 화소(PX2, PX3) 각각에는 구동 전압 패턴(172c, 172d)이 위치할 수 있다. 각 구동 전압선(172a)은 제2방향(DR2)으로 길게 연장되어 복수의 화소에 인접하여 연장될 수 있다. 데이터선(171a)과 마찬가지로 구동 전압선(172a)은 패드 영역에 위치하는 끝 부분(172e)을 포함할 수 있다.
구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)은 제2 절연층(160)의 적어도 하나의 접촉 구멍(61)(도 2에는 화소(PX1, PX2)에 두 개의 접촉 구멍(61)이 도시되고 화소(PX3)에는 하나의 접촉 구멍(61)이 도시됨)을 통해 액티브 패턴(130a)의 소스 영역(133a)과 전기적으로 연결되어 있다. 또한, 구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)은 제2 절연층(160)의 적어도 하나의 접촉 구멍(60)(도 2에는 한 화소(PX1, PX2, PX3)에 두 개의 접촉 구멍(60)이 도시됨)을 통해 가로 구동 전압선(172b)과 전기적으로 연결되어 있다. 따라서 가로 구동 전압선(172b) 및 구동 전압 패턴(172c, 172d)은 구동 전압선(172a)과 함께 구동 전압(ELVDD)을 전달할 수 있고, 표시 장치 전체에서 구동 전압(ELVDD)이 제1방향(DR1) 및 제2방향(DR2) 모든 방향에 메시(mesh) 형태로 전달될 수 있다.
초기화 전압선(173)은 제2 절연층(160)의 접촉 구멍(69)을 통해 가로 초기화 전압선(153)과 전기적으로 연결되어 있다. 따라서 가로 초기화 전압선(153)은 초기화 전압선(173)과 함께 초기화 전압(INIT)을 전달할 수 있고, 초기화 전압선(173)이 세 화소(PX1, PX2, PX3)마다 하나씩 형성되어 있어도 가로 초기화 전압선(153)을 통해 세 화소(PX1, PX2, PX3) 모두에 초기화 전압(INIT)을 전달할 수 있다.
커패시터 전극(175)은 각 화소(PX1, PX2, PX3)에 하나씩 위치할 수 있다. 커패시터 전극(175)은 제2 절연층(160)을 사이에 두고 대응하는 구동 게이트 전극(155)의 대부분과 중첩하여 커패시터(Cst)를 형성할 수 있다.
커패시터 전극(175)은 아래쪽으로 돌출한 연결부(175a)를 포함할 수 있다. 연결부(175a)는 제2 절연층(160)의 적어도 하나의 접촉 구멍(62)(도 2에는 한 화소(PX1, PX2, PX3)에 세 개의 접촉 구멍(62)이 도시됨)을 통해 액티브 패턴(130a)의 드레인 영역(135a) 및 이에 연결된 액티브 패턴(130c)의 소스 영역(133c)과 전기적으로 연결되어 있다. 또한, 커패시터 전극(175)은 제2 절연층(160) 및 버퍼층(120)의 접촉 구멍(68)을 통해 하부 패턴(111a)과 전기적으로 연결되어 있다.
연결 부재(174)는 버퍼층(120) 및 제2 절연층(160) 또는 제2 절연층(160)의 두 접촉 구멍(24)을 통해 제2 스캔선(152) 및 하부 패턴(111c)과 전기적으로 연결되어 결국, 제2 스캔선(152)과 하부 패턴(111c)을 서로 전기적으로 연결시킬 수 있다.
연결 부재(176)는 버퍼층(120) 및 제2 절연층(160) 또는 제2 절연층(160)의 두 접촉 구멍(26)을 통해 제1 스캔선(151) 및 하부 패턴(111b)과 전기적으로 연결되어 결국, 제1 스캔선(151)과 하부 패턴(111b)을 서로 전기적으로 연결시킬 수 있다.
연결 부재(177)는 각 화소(PX1, PX2, PX3)에서 제2 절연층(160)의 적어도 하나의 접촉 구멍(63)(도 2에는 한 화소(PX1, PX2, PX3)에 두 개의 접촉 구멍(63)이 도시됨)을 통해 액티브 패턴(130c)의 드레인 영역(135c)과 전기적으로 연결되고, 제2 절연층(160)의 접촉 구멍(67)을 통해 가로 초기화 전압선(153)과 전기적으로 연결되어, 결국, 액티브 패턴(130c)의 드레인 영역(135c)은 가로 초기화 전압선(153)과 전기적으로 연결될 수 있다.
가로 초기화 전압선(153)은 인접한 세 화소(PX1, PX2, PX3)에 걸쳐 제1방향(DR1)으로 연장되어 있으나 인접한 두 공통 전압선(170) 사이에 위치하며 두 공통 전압선(170)과 교차하지 않을 수 있다. 가로 초기화 전압선(153)은 이웃한 세 데이터선들(171a, 171b, 171c)과 교차하며 초기화 전압선(173)까지만 연장되어 있을 수 있다.
연결 부재(178)는 각 화소(PX1, PX2, PX3)에서 제2 절연층(160)의 적어도 하나의 접촉 구멍(65)(도 2에는 한 화소(PX1, PX2, PX3)에 두 개의 접촉 구멍(65)이 도시됨)을 통해 액티브 패턴(130b)의 드레인 영역(135b)과 전기적으로 연결되고, 제2 절연층(160)의 접촉 구멍(66)을 통해 구동 게이트 전극(155)의 연장부(155a)와 전기적으로 연결되어 결국, 액티브 패턴(130b)의 드레인 영역(135b)과 구동 게이트 전극(155)의 연장부(155a)가 서로 전기적으로 연결될 수 있다.
제1 도전층, 제2 도전층 및 제3 도전층 중 적어도 하나는 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층 각각은 단일층 또는 다중층을 포함할 수 있다.
예를 들어, 제3 도전층은 티타늄을 포함하는 하부층과 구리를 포함하는 상부층을 포함하는 다중층 구조를 가질 수 있다.
제1 트랜지스터(T1)는 채널 영역(134a), 소스 영역(133a) 및 드레인 영역(135a), 그리고 제1 게이트 전극(154a)을 포함한다. 제1 트랜지스터(T1)의 소스 영역(133a)은 구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)과 전기적으로 연결되어 있으므로 구동 전압(ELVDD)을 인가받을 수 있다.
제1 트랜지스터(T1)에 대응하는 하부 패턴(111a)은 제1 트랜지스터(T1)의 채널 영역(134a)과 기판(110) 사이에서 채널 영역(134a)과 중첩하여 외부광이 채널 영역(134a)에 도달하지 않도록 하여 누설 전류 및 특성 저하를 줄일 수 있다. 하부 패턴(111a)은 커패시터 전극(175)을 통해 제1 트랜지스터(T1)의 드레인 영역(135a)과 전기적으로 연결되어 있다.
제2 트랜지스터(T2)는 채널 영역(134b), 소스 영역(133b), 드레인 영역(135b), 그리고 제2 게이트 전극(154b)을 포함한다. 제2 트랜지스터(T2)의 소스 영역(133b)은 데이터선(171a, 171b, 171c)과 전기적으로 연결되어 데이터 전압(DAT) 또는 기준 전압을 인가받을 수 있다. 제2 트랜지스터(T2)의 드레인 영역(135b)은 구동 게이트 전극(155)을 통해 제1 게이트 전극(154a)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)에 대응하는 하부 패턴(111b)은 제2 트랜지스터(T2)의 채널 영역(134b)과 기판(110) 사이에서 채널 영역(134b)과 중첩하여 외부광이 채널 영역(134b)에 도달하지 않도록 하여 누설 전류 및 특성 저하를 줄일 수 있다. 하부 패턴(111b)은 제1 스캔선(151)과 전기적으로 연결되어 있으므로 제2 게이트 전극(154b)과 같이 제2 트랜지스터(T2)의 듀얼 게이트 전극을 형성할 수 있다.
제3 트랜지스터(T3)는 채널 영역(134c), 소스 영역(133c) 및 드레인 영역(135c), 그리고 제3 게이트 전극(154c)을 포함한다. 제3 트랜지스터(T3)의 드레인 영역(135c)은 가로 초기화 전압선(153)으로부터 초기화 전압(INIT)을 인가받을 수 있다.
제3 트랜지스터(T3)에 대응하는 하부 패턴(111c)은 제3 트랜지스터(T3)의 채널 영역(134c)과 기판(110) 사이에서 채널 영역(134c)과 중첩하여 외부광이 채널 영역(134c)에 도달하지 않도록 하여 누설 전류 및 특성 저하를 줄일 수 있다. 하부 패턴(111c)은 제2 스캔선(152)과 전기적으로 연결되어 있으므로 제3 게이트 전극(154c)과 같이 제3 트랜지스터(T3)의 듀얼 게이트 전극을 형성할 수 있다.
제2 절연층(160)과 제3 도전층 위에는 제3 절연층(181)이 위치할 수 있다. 제3 절연층(181)은 커패시터 전극(175) 위에 위치하는 접촉 구멍(83a), 데이터선(171a, 171b, 171c)의 끝 부분(179) 위에 위치하는 접촉 구멍(89a), 그리고 공통 전압선(170) 위에 위치하는 접촉 구멍(81)을 포함할 수 있다.
제3 절연층(181) 위에는 복수의 접촉 부재(190a, 190b, 190c, 190d, 190e)를 포함하는 제4 도전층이 위치할 수 있다.
각 접촉 부재(190a, 190b, 190c)는 각 화소(PX1, PX2, PX3)에 위치하며 접촉 구멍(83a)을 통해 커패시터 전극(175)과 접촉하며 전기적으로 연결되어 있을 수 있다. 접촉 부재(190d)는 접촉 구멍(81)을 통해 공통 전압선(170)과 접촉하며 전기적으로 연결되어 있을 수 있다. 접촉 부재(190e)는 접촉 구멍(89a)을 통해 데이터선(171a, 171b, 171c)의 끝 부분(179)과 접촉하며 전기적으로 연결되어 있을 수 있다.
접촉 부재(190a, 190b, 190c, 190d, 190e)는 각각이 접촉하는 제3 도전층의 커패시터 전극(175), 공통 전압선(170), 그리고 데이터선(171a, 171b, 171c)의 끝 부분(179)과 다른 도전층과의 접착력을 향상시키며 제3 도전층의 산화를 막을 수 있다. 특히, 제3 도전층의 상부층이 구리를 포함하는 경우 구리의 산화를 막을 수 있다. 이를 위해, 제4 도전층은 제3 도전층의 상부층의 부식을 방지할 수 있는 도전성 재료, 예를 들면 제3 도전층의 상부층이 구리를 포함하는 경우 제3 도전층의 상부층을 캐핑하여 구리의 부식을 방지할 수 있는 도전성 재료를 포함할 수 있다. 예를 들어 제4 도전층은, ITO, IZO 등의 금속 산화물 등의 도전성 물질을 포함할 수 있다.
제3 절연층(181)과 제4 도전층 위에는 제4 절연층(182)이 위치할 수 있다. 제4 절연층(182)은, 각 접촉 부재(190a, 190b, 190c) 위에 위치하며 접촉 구멍(83a)과 중첩하는 접촉 구멍(83b), 그리고 접촉 부재(190e) 위에 위치하며 접촉 구멍(89a)과 중첩하는 접촉 구멍(89b)을 포함할 수 있다. 제4 절연층(182) 위의 제5 절연층(350)은 접촉 구멍(89b)에 대응하는 개구부(356)를 포함할 수 있다.
접촉 부재(190e)는 접촉 구멍(89b)에 의해 밖으로 드러나, 별도의 구동 회로 칩이나 회로막 또는 회로판과 전기적으로 접속될 수 있다.
버퍼층(120), 제1 절연층, 제2 절연층(160), 제3 절연층(181) 및 제4 절연층(182) 중 적어도 하나는 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 특히, 제4 절연층(182)은 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있고, 실질적으로 평탄한 윗면을 가질 수 있다.
제4 절연층(182) 위에는 제5 도전층으로서 복수의 화소 전극(191a, 191b, 191c)을 포함하는 화소 전극층이 위치할 수 있다. 각 화소 전극(191a, 191b, 191c)은 도 2에 도시한 바와 같이 각 화소(PX1, PX2, PX3)에 대응하여 위치할 수 있다. 이웃한 세 화소(PX1, PX2, PX3)에 위치하는 화소 전극(191a, 191b, 191c)의 평면상 사이즈와 모양은 서로 다를 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 세 화소(PX1, PX2, PX3)에서 화소 전극(191b), 화소 전극(191a), 그리고 화소 전극(191c)의 순서로 평면상 사이즈가 작아질 수 있고 이 경우 화소(PX2)가 녹색을 나타내고 화소(PX1)는 적색을 나타내고 화소(PX3)는 청색을 나타낼 수 있다.
각 화소 전극(191a, 191b, 191c)은 접촉 구멍(83b)을 통해 각 접촉 부재(190a, 190b, 190c)와 접촉하고 접촉 부재(190a, 190b, 190c)를 통해 커패시터 전극(175)과 전기적으로 연결될 수 있다. 따라서 각 화소 전극(191a, 191b, 191c)은 제1 트랜지스터(T1)의 드레인 영역(135a)과 전기적으로 연결되어 제1 트랜지스터(T1)로부터 전압을 전달받을 수 있다.
화소 전극층은 반투과성 도전 물질 또는 반사성 도전 물질을 포함할 수 있다.
제4 절연층(182) 위에는 제5 절연층(350)이 위치할 수 있다. 제5 절연층(350)은 화소 전극(191a, 191b, 191c) 위에 위치하는 개구부(355)를 가진다. 제5 절연층(350)은 폴리아크릴계 수지, 폴리이미드계 수지 등의 유기 절연 물질을 포함할 수 있다.
제5 절연층(350)과 화소 전극층 위에는 발광층(370)이 위치한다. 발광층(370)은 제5 절연층(350)의 개구부(355) 안에 위치하는 부분을 포함할 수 있다. 발광층(370)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다. 도시한 바와 달리 제5 절연층(350)의 적어도 일부의 위는 발광층(370)으로 덮이지 않을 수도 있다.
제5 절연층(350)과 발광층(370)은 접촉 부재(190d) 위에 위치하는 접촉 구멍(82)을 포함할 수 있다.
발광층(370) 위에는 공통 전극(270)이 위치한다. 공통 전극(270)은 복수의 화소(PX1, PX2, PX3)들에 걸쳐 연속적으로 형성되어 있을 수 있다. 공통 전극(270)은 접촉 구멍(82)을 통해 접촉 부재(190d)와 접촉하여 공통 전압선(170)과 전기적으로 연결되어 공통 전압(ELVSS)을 전달받을 수 있다.
공통 전극(270)은 도전성 투명 물질을 포함할 수 있다.
각 화소(PX1, PX2, PX3)의 화소 전극(191a, 191b, 191c), 발광층(370) 및 공통 전극(270)은 함께 발광 다이오드(ED)를 이루고, 화소 전극(191a, 191b, 191c) 및 공통 전극(270) 중 하나가 캐소드(cathode)가 되고 나머지 하나가 애노드(anode)가 된다. 앞에서는 화소 전극(191a, 191b, 191c) 애노드가 되는 예를 설명하였다.
도 2를 참조하면, 하부 패턴(111a)은 구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)과 평면상 중첩하는 확장부(111aa)를 더 포함할 수 있다. 이에 따라, 하부 패턴(111a)의 평면상 사이즈는 하부 패턴(111b) 또는 하부 패턴(111c)의 평면상 사이즈보다 클 수 있다. 본 실시예에 따르면 하부 패턴(111a)은 커패시터 전극(175)을 통해 애노드인 화소 전극(191a, 191b, 191c)과 전기적으로 연결되어 있는데, 하부 패턴(111a)의 확장부(111aa)가 버퍼층(120) 및 제2 절연층(160)을 사이에 두고 일정한 전압을 전달하는 구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)과 중첩함으로써 애노드의 전압을 유지하는 기능을 강화할 수 있는 커패시터(Ced)를 형성할 수 있다.
확장부(111aa)는 구동 전압선(172a)과 연결되어 있는 액티브 패턴(130a)의 소스 영역(133a)과도 중첩할 수 있다.
한편, 하부 패턴(111a)은 커패시터 전극(175)을 통해 화소 전극(191a, 191b, 191c)과 전기적으로 연결되어 있고 제1 트랜지스터(T1)의 채널 영역(134a)과 중첩함으로써 제1 트랜지스터(T1)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율이 작아져 제1 트랜지스터(T1)의 출력 전류가 일정한 영역의 범위가 넓어질 수 있다. 따라서 제1 트랜지스터(T1)의 소스-드레인간 전압(Vds)에 변화가 생겨도 제1 트랜지스터(T1)의 출력 전류가 일정하여 출력 포화(output saturation) 특성을 향상시킬 수 있다. 이에 따라, 제1 트랜지스터(T1)의 출력 전류에 따른 화소간 휘도 편차가 작아져 영상의 품질을 높일 수 있다.
도 6을 참조하면, 본 실시예는 앞에서 설명한 도 5에 도시한 구조와 대부분 동일하나, 제4 절연층(182)이 접촉 부재(190d) 위에 위치하는 접촉 구멍(81a)을 더 포함하고, 화소 전극층은 접촉 구멍(81a)을 통해 접촉 부재(190d)와 접촉하는 접촉 부재(191d)를 더 포함할 수 있다. 이에 따라 제5 절연층(350)과 발광층(370)은 접촉 부재(191d) 위에 위치하는 접촉 구멍(82a)을 포함할 수 있다. 공통 전극(270)은 접촉 구멍(82a)을 통해 접촉 부재(191d)와 접촉하여 공통 전압선(170)과 전기적으로 연결되어 공통 전압(ELVSS)을 전달받을 수 있다.
다음, 앞에서 설명한 도면들과 함께 도 7 내지 도 9를 참조하여 한 실시예에 따른 표시 장치(1000a)에 대하여 설명한다. 도 7 내지 도 9에 도시한 실시예는 앞에서 설명한 도 2 내지 도 6에 도시한 실시예들과 다른 실시예들이지만 편의상 대응하는 구성 요소에 대해서 동일한 도면 부호를 사용하며, 이 경우에도 대응하는 구성 요소의 기능은 동일할 수 있으나 평면상 또는 단면상 구조는 약간씩 다를 수 있다. 이는 이후 다른 도면에 대해서도 동일하게 적용한다.
도 7은 한 실시예에 따른 표시 장치의 복수의 화소(PX1, PX2, PX3)에 대한 평면 배치도이고, 도 8은 도 7에 도시한 표시 장치를 VIIIa-VIIIb 선을 따라 잘라 도시한 단면도이다.
도 7 및 도 8을 참조하면, 한 실시예에 따른 표시 장치(1000a)는 앞에서 설명한 실시예에 따른 표시 장치(1000)와 대부분 동일하나, 제4 도전층은 각 접촉 부재(190a, 190b, 190c)에 연결되어 있는 확장부(190a1, 190b1, 190c1)를 더 포함할 수 있다. 달리 말하면, 각 접촉 부재(190a, 190b, 190c)는 확장부(190a1, 190b1, 190c1)를 포함할 수 있다.
각 확장부(190a1, 190b1, 190c1)는 각 접촉 부재(190a, 190b, 190c)가 위치하는 각 화소(PX1, PX2, PX3)에 위치하는 구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)과 제3 절연층(181)을 사이에 두고 중첩하여 발광 다이오드(ED)의 애노드의 전압을 유지하는 기능을 강화할 수 있는 커패시터(Ced)를 형성할 수 있다.
각 확장부(190a1, 190b1, 190c1)는 구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)과 중첩하도록 대체로 제2방향(DR2)으로 길게 연장되어 있을 수 있다.
도 9는 한 실시예에 따른 표시 장치의 복수의 화소(PX1, PX2, PX3)에 대한 평면 배치도이다.
도 9를 참조하면, 본 실시예에 따른 표시 장치(1000b)는 앞에서 설명한 여러 실시예에 따른 표시 장치들(1000, 1000a)과 대부분 동일하나, 제4 도전층은 접촉 부재(190a, 190b, 190c)를 포함하는 대신 각 화소(PX1, PX2, PX3)에 전체적으로 형성되어 있는 확장 접촉 부재(190a2, 190b2, 190c2)를 포함할 수 있다. 즉, 각 확장 접촉 부재(190a2, 190b2, 190c2)는 각 화소(PX1, PX2, PX3)에 위치하는 구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)과 제3 절연층(181)을 사이에 두고 중첩할 뿐 아니라 각 화소(PX1, PX2, PX3)의 다른 영역과도 중첩할 수 있다. 예를 들어, 도 9에 도시한 바와 같이 각 확장 접촉 부재(190a2, 190b2, 190c2)는 대응하는 화소(PX1, PX2, PX3)의 화소 전극(191a, 191b, 191c)의 대부분과 중첩할 수 있으며, 각 화소 전극(191a, 191b, 191c)과 유사한 형태를 가질 수 있다. 각 확장부(190a2, 190b2, 190c2)는 대응하는 화소(PX1, PX2, PX3)의 구동 게이트 전극(155), 커패시터 전극(175) 등과도 중첩할 수 있고, 더 나아가 트랜지스터들(T1, T2, T3) 중 적어도 일부와도 중첩할 수 있다. 화소(PX3)의 확장 접촉 부재(190c2)는 인접한 공통 전압선(170)과 중첩할 수 있다.
도 7 내지 도 9에 도시한 실시예에서, 하부 패턴(111a)은 앞에서의 실시예와 달리 확장부(111aa)를 포함하지 않을 수도 있고 포함할 수도 있다. 도 7 및 도 8은 확장부(111aa)가 없는 예를 도시하고, 도 9는 확장부(111aa)가 있는 예를 도시한다.
다음, 도 10을 참조하여 한 실시예에 따른 표시 장치에 대하여 설명한다.
도 10은 도 2에 도시한 표시 장치를 IIIa-IIIb 선을 따라 잘라 도시한 단면도의 다른 예이다.
도 10을 참조하면, 한 실시예에 따른 표시 장치는 앞에서 설명한 실시예들과 대부분 동일하나, 제2 도전층과 버퍼층(120) 위에 위치하는 제6 절연층(122), 그리고 제6 절연층(122)과 제2 절연층(160) 사이에 위치하는 제6 도전층을 더 포함할 수 있다.
제6 절연층(122)은 액티브 패턴(130a, 130b, 130c)의 도전 영역의 윗면과 접촉할 수 있다. 제6 절연층(122)은 제2 절연층(160)의 접촉 구멍(61)에 대응하며 중첩하는 접촉 구멍(61a), 그리고 접촉 구멍들(62a, 68a)을 포함할 수 있다.
본 실시예에서는 앞에서 설명한 커패시터 전극(175)을 포함하는 대신, 제6 도전층에 위치하는 커패시터 전극(157)을 포함할 수 있다. 커패시터 전극(157)은 접촉 구멍(62a)을 통해 액티브 패턴(130a)의 드레인 영역(135a)과 전기적으로 연결되고 접촉 구멍(68a)을 통해 하부 패턴(111a)과 전기적으로 연결될 수 있다. 커패시터 전극(157)은 앞에서 설명한 커패시터 전극(175)과 유사한 평면 형태를 가질 수 있다. 커패시터 전극(157)은 제6 절연층(122)을 사이에 두고 대응하는 구동 게이트 전극(155)의 대부분과 중첩하여 커패시터(Cst)를 형성할 수 있다.
제6 도전층은, 하부에 위치하는 도전층과 접촉 구멍을 통해서 접촉하는 연결 패턴(163)을 더 포함할 수 있다. 예를 들어 도 10을 참조하면, 제6 도전층은 접촉 구멍(61a)을 통해 액티브 패턴(130a)의 소스 영역(133a)과 접촉하는 연결 패턴(163)을 포함하고, 구동 전압선(172a)은 제2 절연층(160)의 접촉 구멍(61)을 통해 연결 패턴(163)과 접촉하여 전기적으로 연결됨으로써 결국 액티브 패턴(130a)의 소스 영역(133a)과 전기적으로 연결될 수 있다.
다음, 도 11을 참조하여 한 실시예에 따른 표시 장치에 대하여 설명한다.
도 11은 도 2에 도시한 표시 장치를 IIIa-IIIb 선을 따라 잘라 도시한 단면도의 다른 예이다.
도 11을 참조하면, 한 실시예에 따른 표시 장치는 앞에서 설명한 실시예들과 대부분 동일하나, 제3 도전층과 제3 절연층(181)의 사이에 위치하는 제7 절연층(180), 그리고 제7 절연층(180)과 제3 절연층(181) 사이에 위치하는 제7 도전층을 더 포함할 수 있다.
제7 도전층은 그 아래에 위치하는 제3 도전층에 위치하는 데이터선(171a, 171b, 171c), 구동 전압선(172a), 공통 전압선(170), 초기화 전압선(173) 등의 패턴에 대체로 나란하게 연장되어 있으며 전기적으로 연결되어 있는 도전 패턴들을 포함할 수 있다. 예를 들어 도 11을 참조하면, 제7 도전층은 제7 절연층(180)의 접촉 구멍(80)을 통해 구동 전압선(172a)과 전기적으로 연결되어 있는 도전 패턴(183)을 더 포함할 수 있다. 평면 뷰에서, 도전 패턴(183)은 대체로 도전 패턴(183)이 연결되어 있는 제3 도전층과 비슷한 평면 형태를 가질 수 있다. 도전 패턴(183)은 그것이 연결되어 있는 제3 도전층과 동일한 전압을 전달하여 저항을 낮추는 역할을 할 수 있다.
이와 달리, 제3 도전층에 위치하는 데이터선(171a, 171b, 171c), 구동 전압선(172a), 공통 전압선(170), 초기화 전압선(173), 커패시터 전극(175), 연결 부재들(174, 176, 177, 178), 그리고 복수의 구동 전압 패턴(172c, 172d) 중 일부는 제3 도전층에 위치하고 나머지 일부는 제7 도전층에 위치할 수도 있다.
다음, 앞에서 설명한 도면들과 함께 도 12 및 도 13을 각각 참조하여 한 실시예에 따른 표시 장치(1000c)에 대하여 설명한다.
도 12 및 도 13은 각각 한 실시예에 따른 표시 장치의 복수의 화소(PX4, PX5, PX6)에 대한 평면 배치도이다.
먼저 도 12를 참조하면, 한 실시예에 따른 표시 장치(1000c)는 앞에서 설명한 실시예들에 따른 표시 장치(1000, 1000a, 1000b)와 구성 요소들의 연결 관계 및 적층 구조가 대부분 동일하나, 각 구성 요소들의 구체적인 형태 및 연결 방법이 다를 수 있다. 앞에서의 실시예들과의 차이점을 중심으로 설명하도록 한다.
반복되는 한 그룹의 복수의 화소(PX4, PX5, PX6)들은 제2방향(DR2)으로 배열되어 인접할 수 있다.
이웃한 두 공통 전압선(170) 사이에 한 열의 화소들(PX4, PX5, PX6)이 위치할 수 있고, 한 열의 화소들(PX4, PX5, PX6)과 일측의 공통 전압선(170) 사이에 복수의 데이터선(171a, 171b, 171c)이 위치할 수 있다. 또한 한 열의 화소들(PX4, PX5, PX6)과 타측의 공통 전압선(170) 사이에 구동 전압선(172) 및 초기화 전압선(173)이 위치할 수 있다. 즉, 한 열의 화소들(PX4, PX5, PX6)을 사이에 두고 한 쪽에 복수의 데이터선(171a, 171b, 171c)이 위치하고 다른 쪽에 구동 전압선(172)과 초기화 전압선(173)이 위치할 수 있다.
한 그룹의 인접한 복수의 화소(PX4, PX5, PX6)의 위쪽 및 아래쪽에는 제1 스캔선(151) 및 제2 스캔선(152)이 각각 위치할 수 있다.
앞에서 설명한 제1 도전층은 복수의 하부 패턴(111)을 포함하고, 각 화소(PX4, PX5, PX6)에 각각의 하부 패턴(111)이 위치할 수 있다. 제1 도전층은 대략 제1방향(DR1)으로 연장된 가로 공통 전압선(170a)을 더 포함할 수 있다.
액티브층에 위치하는 액티브 패턴들(130a, 130b, 130c)은 트랜지스터들(T1, T2, T3) 각각의 채널을 형성하는 채널 영역(134a, 134b, 134c), 소스 영역(133a, 133b, 133c) 및 드레인 영역(135a, 135b, 135c)을 포함할 수 있다. 본 실시예에서는 각 화소(PX4, PX5, PX6)에서 액티브 패턴(130a), 액티브 패턴(130b), 그리고 액티브 패턴(130c)이 서로 이격되어 있을 수 있다.
제2 도전층은 제1 스캔선(151), 제2 스캔선(152), 구동 게이트 전극(155), 제2 게이트 전극(154b), 그리고 제3 게이트 전극(154c) 등을 포함할 수 있다. 제1 및 제2 스캔선(151, 152) 각각은 제1방향(DR1)으로 연장되어 있을 수 있다. 각 구동 게이트 전극(155)은 각 화소(PX4, PX5, PX6)에 대응하여 위치할 수 있다. 복수의 화소(PX4, PX5, PX6)에 대응하는 복수의 제2 게이트 전극(154b)들은 서로 연결되어 전체적으로 제2방향(DR2)으로 길게 연장된 형태를 이루어 제2 스캔선(152)을 향하여 뻗을 수 있다. 복수의 화소(PX4, PX5, PX6)에 대응하는 복수의 제3 게이트 전극(154c)들은 서로 연결되어 전체적으로 제2방향(DR2)으로 길게 연장된 형태를 이루어 제1 스캔선(151)을 향하여 뻗을 수 있다.
각 화소(PX1, PX2, PX3)에 위치하는 구동 게이트 전극(155)은 위 또는 아래로 돌출된 형태의 제1 게이트 전극(154a)을 포함할 수 있다. 제1 게이트 전극(154a)은 액티브 패턴(130a)과 교차하며 액티브 패턴(130a)의 채널 영역(134a)과 중첩한다. 제2 게이트 전극(154b)은 액티브 패턴(130b)과 교차하며 액티브 패턴(130b)의 채널 영역(134b)과 중첩한다. 제3 게이트 전극(154c)은 액티브 패턴(130c)과 교차하며 액티브 패턴(130c)의 채널 영역(134c)과 중첩한다.
제3 도전층은, 앞에서 설명한 복수의 데이터선들(171a, 171b, 171c), 구동 전압선(172), 공통 전압선(170), 초기화 전압선(173), 커패시터 전극(175), 그리고 복수의 연결 부재(178)를 포함할 수 있다.
데이터선(171a, 171b, 171c), 구동 전압선(172), 공통 전압선(170), 그리고 초기화 전압선(173) 각각은 대략 제2방향(DR2)으로 길게 연장되어 제1 및 제2 스캔선(151, 152)과 교차할 수 있다.
각 데이터선(171a, 171b, 171c)은 접촉 구멍(64)을 통해 액티브 패턴(130b)의 소스 영역(133b)과 전기적으로 연결되어 있다. 구동 전압선(172)은 접촉 구멍(61)을 통해 액티브 패턴(130a)의 소스 영역(133a)과 전기적으로 연결되어 있다. 초기화 전압선(173)은 접촉 구멍(63a)을 통해 액티브 패턴(130c)의 드레인 영역(135c)과 전기적으로 연결되어 있다. 접촉 구멍들(61, 63a, 64)은 앞에서 설명한 제2 절연층(160)에 위치할 수 있다.
커패시터 전극(175)은 각 화소(PX1, PX2, PX3)에 하나씩 위치할 수 있으며, 구동 전압선(172)과 데이터선(171c) 사이에 위치할 수 있다. 커패시터 전극(175)은 제2 절연층(160)을 사이에 두고 대응하는 구동 게이트 전극(155)의 대부분과 중첩하여 커패시터(Cst)를 형성한다.
커패시터 전극(175)은 제2 절연층(160)의 접촉 구멍(62)을 통해 액티브 패턴(130a)의 드레인 영역(135a)과 전기적으로 연결되고, 제2 절연층(160)의 접촉 구멍(63b)을 통해 액티브 패턴(130c)의 소스 영역(133c)과 전기적으로 연결되어 있다. 또한, 커패시터 전극(175)은 제2 절연층(160) 및 버퍼층(120)의 접촉 구멍(68)을 통해 하부 패턴(111)과 전기적으로 연결되어 있다. 구동 게이트 전극(155)은 커패시터 전극(175)과 액티브 패턴(130a)의 드레인 영역(135a) 사이의 접촉을 위해 접촉 구멍(62)과 중첩하는 개구부(55a)를 포함하여 구동 게이트 전극(155)이 접촉 구멍(62) 주위를 둘러싸는 형태를 가질 수 있다.
연결 부재(178)는 각 화소(PX4, PX5, PX6)에서 제2 절연층(160)의 접촉 구멍(65)을 통해 액티브 패턴(130b)의 드레인 영역(135b)과 전기적으로 연결되고, 제2 절연층(160)의 접촉 구멍(66)을 통해 구동 게이트 전극(155)의 연장부(155a)와 전기적으로 연결되어 결국, 액티브 패턴(130b)의 드레인 영역(135b)과 구동 게이트 전극(155)의 연장부(155a)가 서로 전기적으로 연결될 수 있다.
제3 절연층(181)은 커패시터 전극(175) 위에 위치하는 접촉 구멍(83a), 데이터선(171a, 171b, 171c)의 끝 부분(179) 위에 위치하는 접촉 구멍(89a), 그리고 공통 전압선(170) 위에 위치하는 접촉 구멍(81)을 포함할 수 있다.
본 실시예에 따른 표시 장치(1000c)는 앞에서 설명한 바와 같은 제4 도전층을 포함할 수도 있다.
제5 도전층인 화소 전극층에 위치하는 복수의 화소 전극(191a, 191b, 191c)은 각 화소(PX4, PX5, PX6)에 대응하여 위치한다. 각 화소 전극(191a, 191b, 191c)은 앞에서 설명한 제4 절연층(182)이 포함하는 접촉 구멍(83b)을 통해 커패시터 전극(175)과 전기적으로 연결될 수 있다. 이때 각 화소 전극(191a, 191b, 191c)과 커패시터 전극(175) 사이에는 제4 도전층에 위치하는 접촉 부재가 위치할 수도 있다. 각 화소 전극(191a, 191b, 191c)은 커패시터 전극(175)을 경유하여 제1 트랜지스터(T1)의 드레인 영역(135a)과 전기적으로 연결되어 제1 트랜지스터(T1)로부터 전압을 전달받을 수 있다.
화소 전극층은 앞에서 설명한 바와 같은 공통 전극(270)과 중첩하는 접촉 부재(191d)를 더 포함할 수 있다. 또한, 제4 도전층은 접촉 부재(191d)와 접촉하는 접촉 부재를 더 포함할 수도 있다. 공통 전극(270)은 접촉 구멍(82)을 통해 접촉 부재(191d)와 전기적으로 연결되고, 접촉 부재(191d)는 접촉 구멍(81)을 통해 공통 전압선(170)과 전기적으로 연결되어 공통 전압(ELVSS)을 전달받을 수 있다. 즉, 공통 전극(270)은 접촉 부재(191d)를 통해 공통 전압선(170)으로부터 공통 전압(ELVSS)을 인가받을 수 있다.
공통 전압선(170)은 접촉 구멍(70)을 통해 가로 공통 전압선(170a)과 전기적으로 연결될 수 있다.
제2 도전층은 공통 전압선(170)과 중첩하는 도전 패턴(150a), 그리고 구동 전압선(172)과 중첩하는 도전 패턴(150b, 150c)을 더 포함할 수 있다. 이 경우, 도전 패턴(150a)은 제2 절연층(160)의 복수의 접촉 구멍(60a)을 통해 공통 전압선(170)과 전기적으로 연결되어 저항을 낮게 할 수 있다. 도전 패턴(150b, 150c)은 제2 절연층(160)의 복수의 접촉 구멍(60b, 60c)을 통해 구동 전압선(172)과 전기적으로 연결되어 저항을 낮게 할 수 있다.
하부 패턴(111)은 구동 전압선(172), 초기화 전압선(173), 그리고 공통 전압선(170) 중 적어도 하나와 중첩하는 확장부(111s)를 더 포함할 수 있다. 도 12는 하부 패턴(111)이 구동 전압선(172), 초기화 전압선(173), 그리고 공통 전압선(170) 모두와 중첩하는 확장부(111s)를 포함하는 예를 도시한다. 도시한 바와 달리 확장부(111s)는 구동 전압선(172), 초기화 전압선(173) 및 공통 전압선(170) 중에서 구동 전압선(172)과만 중첩하거나 구동 전압선(172)과 초기화 전압선(173)과만 중첩할 수도 있다.
본 실시예에 따르면 하부 패턴(111)의 확장부(111s)가 일정한 전압을 전달하는 구동 전압선(172), 초기화 전압선(173) 및 공통 전압선(170) 중 적어도 일부와 중첩함으로써 애노드의 전압을 유지하는 기능을 강화할 수 있는 커패시터(Ced)를 형성할 수 있다.
다음 도 13을 참조하면, 한 실시예에 따른 표시 장치(1000d)는 제4 도전층을 더 포함하는 예를 도시한다. 제4 도전층은 각 화소(PX4, PX5, PX6)에 대응하여 위치하는 복수의 접촉 부재들(190a3, 190b3, 190c3)을 포함할 수 있다. 접촉 부재(190a3, 190b3, 190c3)는 제3 절연층(181)에 위치하는 접촉 구멍을 통해 커패시터 전극(175)과 접촉하며 전기적으로 연결되고, 화소 전극(191a, 191b, 191c)은 제4 절연층(182)이 포함하는 접촉 구멍(83c)을 통해 각 접촉 부재(190a3, 190b3, 190c3)와 접촉하여 전기적으로 연결될 수 있다.
접촉 부재(190a3, 190b3, 190c3)는, 제3 절연층(181)을 사이에 두고 구동 전압선(172), 초기화 전압선(173), 그리고 공통 전압선(170) 중 적어도 하나와 중첩하여 발광 다이오드(ED)의 애노드의 전압을 유지하는 기능을 강화할 수 있는 커패시터(Ced)를 형성할 수 있다. 도 13은 접촉 부재(190a3, 190b3, 190c3)가 구동 전압선(172), 초기화 전압선(173), 그리고 공통 전압선(170) 모두와 중첩하는 예를 도시한다. 도시한 바와 달리 접촉 부재(190a3, 190b3, 190c3)는 구동 전압선(172), 초기화 전압선(173) 및 공통 전압선(170) 중에서 구동 전압선(172)과만 중첩하거나 구동 전압선(172)과 초기화 전압선(173)과만 중첩할 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 기판,
    상기 기판 위의 하부 패턴을 포함하는 제1 도전층,
    상기 제1 도전층 위의 제1 절연층,
    상기 제1 절연층 위에 위치하며 소스 영역, 채널 영역, 그리고 드레인 영역을 포함하는 액티브 패턴,
    상기 액티브 패턴 위에 위치하며 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 제2 도전층,
    상기 제2 도전층 위에 위치하는 제2 절연층,
    상기 제2 절연층 위에 위치하고 구동 전압선을 포함하는 제3 도전층,
    상기 제3 도전층 위에 위치하는 제3 절연층, 그리고
    상기 제3 절연층 위에 위치하는 화소 전극을 포함하는 화소 전극층
    을 포함하고,
    상기 하부 패턴은 상기 화소 전극과 전기적으로 연결되어 있고,
    평면 뷰에서 상기 하부 패턴은 상기 채널 영역과 중첩하고, 상기 구동 전압선과 중첩하여 제1 커패시터를 형성하는
    표시 장치.
  2. 제1항에서,
    상기 제3 도전층은 상기 구동 전압선과 이격되어 있는 제1 커패시터 전극 및 데이터선을 더 포함하고,
    상기 제1 커패시터 전극은 상기 하부 패턴과 전기적으로 연결되어 있고,
    상기 화소 전극은 상기 제1 커패시터 전극과 전기적으로 연결되어 있는
    표시 장치.
  3. 제2항에서,
    상기 제1 커패시터 전극은 상기 드레인 영역과 전기적으로 연결되어 있고,
    상기 구동 전압선은 상기 소스 영역과 전기적으로 연결되어 있고,
    상기 제1 커패시터 전극은 상기 게이트 전극과 중첩하여 제2 커패시터를 형성하는
    표시 장치.
  4. 제3항에서,
    상기 제2 도전층은, 제1방향으로 연장되어 있으며 상기 구동 전압선 및 상기 데이터선과 교차하는 제1 스캐선 및 제2 스캔선을 더 포함하고,
    상기 게이트 전극은 평면 뷰에서 상기 제1 스캔선과 상기 제2 스캔선 사이에 위치하는
    표시 장치.
  5. 제2항에서,
    상기 제3 절연층과 상기 화소 전극층 사이에 위치하는 제4 도전층, 그리고
    상기 제4 도전층과 상기 화소 전극층 사이에 위치하는 제4 절연층
    을 더 포함하고,
    상기 제4 도전층은 상기 데이터선의 끝 부분 위에 위치하여 상기 끝 부분과 접촉하는 제1 접촉 부재를 포함하는
    표시 장치.
  6. 제5항에서,
    상기 제4 도전층은, 상기 화소 전극과 상기 제1 커패시터 전극 사이에 위치하며 상기 화소 전극 및 상기 제1 커패시터 전극과 접촉하는 제2 접촉 부재를 더 포함하는 표시 장치.
  7. 제6항에서,
    상기 제2 접촉 부재는 평면 뷰에서 상기 구동 전압선과 중첩하는 확장부를 포함하는 표시 장치.
  8. 제7항에서,
    상기 확장부는 상기 게이트 전극 및 상기 제1 커패시터 전극과 중첩하는 표시 장치.
  9. 제6항에서,
    상기 제3 도전층은 공통 전압을 전달하는 공통 전압선 및 초기화 전압을 전달하는 초기화 전압선을 더 포함하고,
    상기 제2 접촉 부재는 상기 구동 전압선, 상기 초기화 전압선, 그리고 상기 공통 전압선 중 적어도 하나와 중첩하는
    표시 장치.
  10. 제1항에서,
    상기 제2 도전층 위에 위치하는 제5 도전층, 그리고
    상기 제2 도전층과 상기 제5 도전층 사이에 위치하는 제5 절연층
    을 더 포함하고,
    상기 제5 도전층은 상기 하부 패턴과 전기적으로 연결되어 있는 제2 커패시터 전극을 포함하고,
    상기 제2 커패시터 전극은 상기 게이트 전극과 중첩하여 제3 커패시터를 형성하는
    표시 장치.
  11. 제1항에서,
    상기 제3 도전층 위에 위치하는 제5 도전층, 그리고
    상기 제3 도전층과 상기 제5 도전층 사이에 위치하는 제5 절연층
    을 더 포함하고,
    상기 제5 도전층은 상기 제3 도전층의 적어도 일부와 전기적으로 연결되어 있는 도전 패턴을 포함하는
  12. 제1항에서,
    평면 뷰에서, 상기 하부 패턴은 상기 소스 영역과 중첩하는 표시 장치.
  13. 제1항에서,
    상기 제3 도전층은, 공통 전압을 전달하는 공통 전압선 및 초기화 전압을 전달하는 초기화 전압선을 더 포함하고,
    상기 하부 패턴은 상기 구동 전압선, 상기 초기화 전압선, 그리고 상기 공통 전압선 중 적어도 하나와 중첩하는 확장부를 포함하는
    표시 장치.
  14. 기판,
    상기 기판 위의 하부 패턴을 포함하는 제1 도전층,
    상기 제1 도전층 위의 제1 절연층,
    상기 제1 절연층 위에 위치하며 소스 영역, 채널 영역, 그리고 드레인 영역을 포함하는 액티브 패턴,
    상기 액티브 패턴 위에 위치하며 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 제2 도전층,
    상기 제2 도전층 위에 위치하는 제2 절연층,
    상기 제2 절연층 위에 위치하고 구동 전압선을 포함하는 제3 도전층,
    상기 제3 도전층 위에 위치하는 제3 절연층,
    상기 제3 절연층 위에 위치하는 화소 전극을 포함하는 화소 전극층,
    상기 제3 절연층과 상기 화소 전극층 사이에 위치하는 제4 도전층, 그리고
    상기 제4 도전층과 상기 화소 전극층 사이에 위치하는 제4 절연층
    을 포함하고,
    상기 제4 도전층은 상기 데이터선의 끝 부분 위에 위치하여 상기 끝 부분과 접촉하는 제1 접촉 부재를 포함하는
    표시 장치.
  15. 제14항에서,
    상기 제3 도전층은 상기 구동 전압선과 이격되어 있는 제1 커패시터 전극 및 데이터선을 더 포함하고,
    상기 제4 도전층은, 상기 화소 전극과 상기 제1 커패시터 전극 사이에 위치하며 상기 화소 전극 및 상기 제1 커패시터 전극과 접촉하는 제2 접촉 부재를 더 포함하는 표시 장치.
  16. 제15항에서,
    상기 제2 접촉 부재는 평면 뷰에서 상기 구동 전압선과 중첩하는 확장부를 포함하는 표시 장치.
  17. 제16항에서,
    상기 확장부는 상기 게이트 전극 및 상기 제1 커패시터 전극과 중첩하는 표시 장치.
  18. 제14항에서,
    상기 하부 패턴은 상기 화소 전극과 전기적으로 연결되어 있고,
    평면 뷰에서 상기 하부 패턴은 상기 채널 영역과 중첩하고, 상기 구동 전압선과 중첩하는
    표시 장치.
  19. 제1 스캔선 및 제2 스캔선,
    상기 제1 스캔선과 상기 제2 스캔선 사이에 위치하는 구동 게이트 전극,
    상기 제1 및 제2 스캔선과 교차하는 데이터선, 구동 전압선, 초기화 전압선 및 공통 전압선,
    상기 구동 전압선 및 상기 구동 게이트 전극과 전기적으로 연결되어 있는 제1 트랜지스터,
    상기 제1 스캔선 및 상기 데이터선과 전기적으로 연결되어 있는 제2 트랜지스터,
    상기 제2 스캔선, 상기 제1 트랜지스터 및 상기 초기화 전압선과 전기적으로 연결되어 있는 제3 트랜지스터,
    상기 제1 트랜지스터의 드레인 영역과 전기적으로 연결되어 있는 커패시터 전극,
    상기 커패시터 전극과 전기적으로 연결되어 있는 발광 다이오드, 그리고
    평면 뷰에서 상기 제1 트랜지스터의 채널 영역과 중첩하는 하부 패턴
    을 포함하고,
    상기 하부 패턴은 상기 커패시터 전극과 전기적으로 연결되어 있고,
    상기 하부 패턴은 평면 뷰에서 상기 구동 전압선, 상기 초기화 전압선, 그리고 상기 공통 전압선 중 적어도 하나와 중첩하여 제1 커패시터를 형성하는
    표시 장치.
  20. 제19항에서,
    상기 구동 게이트 전극과 상기 커패시터 전극은 평면 뷰에서 서로 중첩하여 제2 커패시터를 형성하는 표시 장치.
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