JP7438044B2 - アクティブマトリクス基板およびこれを備える表示装置 - Google Patents

Description

本発明は、アクティブマトリクス基板およびこれを備える表示装置に関し、更に詳しくは、時分割多重化されたビデオ信号を逆多重化して２以上のデータ信号線に与えるデマルチプレクサ等のようにビデオ信号のデータ信号線への供給を制御する回路を含むアクティブマトリクス基板、および、これを備える表示装置に関する。

アクティブマトリクス型液晶表示装置等の表示装置では、複数のデータ信号線（「ソースライン」とも呼ばれる）と、当該複数データ信号線に交差する複数の走査信号線（「ゲートライン」とも呼ばれる）と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素回路とが形成されたアクティブマトリクス基板が使用される。このような表示装置において、アクティブマトリクス基板における複数のデータ信号線を２以上のデータ信号線を１組として複数組のデータ信号線群にグループ化し、各組の２以上のデータ信号線に時分割的にデータ信号を与える方式（以下「ＳＳＤ（Source Shared Driving）方式」という）が採用されているものがある。

ＳＳＤ方式では、上記複数組にそれぞれ対応する複数のデマルチプレクサからなるデマルチプレクス回路が使用され、このデマルチプレクス回路は、通常、アクティブマトリクス基板上に上記複数の画素回路とともに形成される。データ側駆動回路は、当該複数のデマルチプレクサに対し時分割多重化されたビデオ信号である複数のデータ信号（「多重化データ信号」ともいう）をそれぞれ出力する。各デマルチプレクサは、対応する組の２以上のデータ信号線にそれぞれ接続される２以上のスイッチング素子を含む。データ側駆動回路からの各データ信号としてのアナログ電圧は、対応するデマルチプレクサにおける２つ以上のスイッチング素子のうちオン状態のスイッチング素子を介して当該２以上のデータ信号線のいずれかに与えられ、各デマルチプレクサにおいてオン状態となるスイッチング素子は順次に切り替えられる。各データ信号線は、対応するデマルチプレクサにおいてそれに接続されるスイッチング素子がオン状態のときに当該スイッチング素子を介してデータ信号を与えられ、その後、当該スイッチング素子がオフ状態に変化すると、当該データ信号としてのアナログ電圧をその配線容量に保持する。このようにしてデータ信号としてのアナログ電圧が各データ信号線に保持された状態で、上記複数の走査信号線のいずれかが活性化される（選択される）ことにより、当該活性化された走査信号線に接続される画素回路に当該データ信号線の電圧が画素データとして書き込まれる。

例えばヘッドマウントディスプレイ（Head Mounted Display（以下「ＨＤＭ」と略記する））のように画素ピッチの狭い表示装置において上記のようなＳＳＤ方式が採用される場合には、アクティブマトリクス基板上において、上記複数のデマルチプレクサを構成するトランジスタをデータ信号線に垂直な方向に配置できないことがある。この場合、上記複数のデマルチプレクサを構成するトランジスタを２個以上ずつグループ化し、各グループにつきそれを構成する当該２個以上のトランジスタをデータ信号線に垂直な方向に順にずらしつつデータ信号線の延在方向に並ぶように配置する構成、すなわち１つのグループを構成する複数のトランジスタをデータ信号線に対し斜め方向に並ぶように配置する構成（以下「斜め配置構成」という）が採用される。

例えば文献１（国際公開第２０１４／１１２４５９号パンフレット）に記載の第１の実施形態に係る表示装置におけるデマルチプレクサ回路では、同文献の図３に示すように、ｎ番目の信号入力線Ｖｎのビデオ信号を３本のデータ信号線ＳＬＲｎ，ＳＬＧｎ，ＳＬＢｎに分配するためのデマルチプレクサがトランジスタ１３Ｒ２，１３Ｇ２，１３Ｂ１から構成され、トランジスタ１３Ｒ２，１３Ｇ２とトランジスタ１３Ｂ１とは、データ線ＳＬＲｎ，ＳＬＧｎ，ＳＬＢｎに垂直な方向に位置をずらしつつ当該データ線ＳＬＲｎ，ＳＬＧｎ，ＳＬＢｎの延在方向に並ぶように配置されている。また、ｎ＋１番目の信号入力線Ｖn+1のビデオ信号を３本のデータ信号線ＳＬＲn+1，ＳＬＧn+1，ＳＬＢn+1に分配するためのデマルチプレクサを構成するトランジスタも同様の形態で配置されている。このように文献１に記載の第１の実施形態に係る表示装置では、デマルチプレクサ回路を構成するトランジスタを（１つのデマルチプレクサを構成する）３個ずつグループ化し、各グループにつきそれ構成する当該３個のトランジスタをデータ信号線に垂直な方向にずらしつつデータ信号線の延在方向に並ぶように配置されている（ただし、この例では当該３個のトランジスタのうち２個のトランジスタはデータ線に垂直な方向に配置されている）。

国際公開第２０１４／１１２４５９号パンフレット

ＳＳＤ方式の表示装置において、デマルチプレクス回路を構成するスイッチング素子としてのトランジスタにつき上記のような斜め配置構成が採用されている場合、長さの大きく異なるデータ信号線が隣接する箇所が生じる。そのような隣接するデータ信号線を駆動する場合、それらの長さの相違に応じて、それらのデータ信号線の一方に接続される画素容量と他方に接続される画素容量との間で充電の程度に違いが生じる（詳細は後述する）。その結果、均一な階調で単色表示すべき場合等に表示画面においてそれらのデータ信号線の隣接部分で縞状のムラが視認されることがある。

そこで、画素ピッチが狭いためにデマルチプレクス回路のスイッチング素子のようにデータ信号線へのビデオ信号（データ信号）の供給を制御するスイッチング素子としてのトランジスタをデータ信号線に垂直な方向に配置できない場合であっても縞状のムラが視認されないようにすることが望まれる。

（１）本発明の幾つかの実施形態によるアクティブマトリクス基板は、
複数の画素回路が形成された表示部を有するアクティブマトリクス基板であって、
前記表示部に表示すべき画像を表すビデオ信号を前記複数の画素回路に伝達するための複数のデータ信号線と、
前記複数のデータ信号線にそれぞれ対応する複数の接続制御スイッチング素子を含み、各データ信号線に印加すべきビデオ信号を対応する接続制御スイッチング素子を介して当該データ信号線に供給するように構成された信号供給制御回路とを備え、
前記信号供給制御回路において、
前記複数の接続制御スイッチング素子は、２以上のスイッチング素子を１セットとして複数セットのスイッチング素子群にグループ化されており、
各セットの前記スイッチング素子群は、所定数のスイッチング素子を単位として前記複数のデータ信号線に垂直な方向に位置を順にずらしつつ前記複数のデータ信号線の延在方向に並ぶように配置され、かつ、隣接するどの２つのセットにおいても、一方のセットの前記スイッチング素子群の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きと、他方のセットの前記スイッチング素子群の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きとが、互いに逆である。

（２）また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記（１）の構成を含み、
前記信号供給制御回路は、２以上のデータ信号線を１組として前記複数のデータ信号線をグループ化することにより得られる複数組のデータ信号線群にそれぞれ対応する複数のデマルチプレクサを含み、当該複数のデマルチプレクサにそれぞれ対応する複数の入力端子を有するデマルチプレクス回路であり、
前記デマルチプレクス回路は、前記複数の入力端子のそれぞれにおいて、当該入力端子に対応するデマルチプレクサに対応する組の前記２以上のデータ信号線に与えるべきビデオ信号である２以上のデータ信号を時分割多重化した多重化データを受け取り、
各デマルチプレクサは、
当該デマルチプレクサに対応する組における前記２以上のデータ信号線にそれぞれ対応する２以上の接続制御スイッチング素子を含み、
当該デマルチプレクサに対応する入力端子に与えられる多重化データ信号を前記２以上の接続制御スイッチング素子で逆多重化することにより得られる２以上のデータ信号を前記２以上のデータ信号線にそれぞれ与えるように構成されており、
前記デマルチプレクス回路において、
前記複数のデマルチプレクサは、所定数のデマルチプレクサを１セットとして複数のセットにグループ化されており、
各セットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子は、前記所定数のスイッチング素子を単位として前記複数のデータ信号線に垂直な方向に位置を順にずらしつつ前記複数のデータ信号線の延在方向に並ぶように配置され、かつ、隣接するどの２つのセットにおいても、一方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きと、他方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きとが、互いに逆である。

（３）また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記（２）の構成を含み、
前記デマルチプレクス回路において、各セットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子は、１つのデマルチプレクサに含まれる接続制御スイッチング素子を単位として前記複数のデータ信号線に垂直な方向に位置を順にずらしつつ前記複数のデータ信号線の延在方向に並ぶように配置されている。

（４）また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記（２）または（３）の構成を含み、
各デマルチプレクサにおけるいずれの接続制御スイッチング素子も、Ｎチャネル型トランジスタまたはＰチャネル型トランジスタのいずれか一方のみにより構成されている。

（５）また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記（２）または（３）の構成を含み、
各デマルチプレクサにおけるいずれの接続制御スイッチング素子も、互い並列に接続されたＮチャネル型トランジスタおよびＰチャネル型トランジスタにより構成されている。

（６）また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記（５）の構成を含み、
各デマルチプレクサにおける各接続制御スイッチング素子を構成するＮチャネル型トランジスタおよびＰチャネル型トランジスタは、前記複数のデータ信号線の延在方向に並ぶように配置されている。

（７）また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記（５）の構成を含み、
各デマルチプレクサにおける各接続制御スイッチング素子を構成するＮチャネル型トランジスタおよびＰチャネル型トランジスタは、前記複数のデータ信号線に垂直な方向に並ぶように配置されている。

（８）また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記（２）の構成を含み、
前記デマルチプレクス回路には、各デマルチプレクサに含まれる接続制御スイッチング素子の制御に必要な複数種類の制御信号を各デマルチプレクサに伝達するための制御信号線として、当該複数種類の制御信号のそれぞれにつき２以上の制御信号線が配設されている。

（９）また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記（８）の構成を含み、
前記デマルチプレクス回路において、前記一方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置を記所定数のスイッチング素子を単位として前記垂直方向にずらす向きと同じ向きで前記垂直方向にずらすように接続制御スイッチング素子が配置されるセットが、前記複数種類の制御信号のそれぞれにつき配設される前記２以上の制御信号線に均等に接続されており、かつ、前記他方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置を記所定数のスイッチング素子を単位として前記垂直方向にずらす向きと同じ向きで前記垂直方向にずらすように接続制御スイッチング素子が配置されるセットが、前記複数種類の制御信号のそれぞれにつき配設される前記２以上の制御信号線に均等に接続されている。

（１０）また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記（２）の構成を含み、
各デマルチプレクサに含まれる前記接続制御スイッチング素子は薄膜トランジスタであり、
前記デマルチプレクス回路において、前記一方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子のそれぞれにつき、当該スイッチング素子としての薄膜トランジスタと、前記他方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子のうち前記一方のセットにおける当該スイッチング素子に与えられる制御信号と同一または同一種類の制御信号が与えられるスイッチング素子としての薄膜トランジスタとについては、ドレインがゲートに対して同じ側に配置されている。

（１１）また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記（１）から（９）のいずれかの構成を含み、
前記複数のデータ信号線にそれぞれ対応する前記複数の接続制御スイッチング素子は薄膜トランジスタである。

（１２）また、本発明の幾つかの実施形態によるアクティブマトリクス基板は、上記（１）の構成を含み、
前記信号供給制御回路は、
外部から与えられる１つ以上の検査用ビデオ信号のいずれかを各データ信号線に供給するか否かを制御するビデオ検査回路であり、
各データ信号線に対し、対応する接続制御スイッチング素子を介して前記いずれかの検査用ビデオ信号が与えられるように構成されている。

（１３）また、本発明の幾つかの実施形態による表示装置は、
上記（２）から（１１）のいずれかの構成を備えるアクティブマトリクス基板と、
前記複数の入力端子のそれぞれに対し、当該入力端子に対応する組における２以上のデータ信号線にそれぞれ与えるべき２以上のデータ信号が時分割多重化された信号を多重化データ信号として与えるデータ側駆動回路と、
前記データ側駆動回路から各入力端子に与えられる前記多重化データ信号を当該入力端子に対応するデマルチプレクサで逆多重化することにより、当該デマルチプレクサに対応する組の２以上のデータ信号線にそれぞれ与えるべき２以上のデータ信号が生成されるように、各デマルチプレクサにおける接続制御スイッチング素子を制御するための逆多重化制御信号を生成する逆多重化制御回路とを備える。

本発明の上記幾つかの実施形態によれば、例えばＳＳＤ方式の表示装置におけるデマルチプレクサ回路またはアクティブマトリクス基板のビデオ検査回路として機能しうるような信号供給制御回路において、表示部における複数のデータ信号線にそれぞれ対応する複数の接続制御スイッチング素子は、２以上のスイッチング素子を１セットとして複数セットのスイッチング素子群にグループ化されており、各セットのスイッチング素子群は、所定数のスイッチング素子を単位として当該複数のデータ信号線に垂直な方向に位置を順にずらしつつ当該複数のデータ信号線の延在方向に並ぶように配置され、かつ、隣接するどの２つのセットにおいても、一方のセットのスイッチング素子群の位置が所定数のスイッチング素子を単位として上記垂直方向にずれる向きと、他方のセットのスイッチング素子群の位置が所定数のスイッチング素子を単位として前記垂直方向にずれる向きとが、互いに逆である。このように信号供給制御回路における接続制御スイッチング素子は、垂直方向のずれの向きがセット毎に交互に反転する斜め方向に配置される。このため、各データ信号線にビデオ信号（データ信号）を供給する信号供給制御回路内の経路のレイアウトパターンに着目すると、同一セット内の接続制御スイッチング素子に接続される隣接データ信号線のみならず、異なるセット内の接続制御スイッチング素子に接続される隣接データ信号線についても、それら隣接データ信号線にそれぞれ対応する２つの経路レイアウトパターン間での相違は比較的小さい。このため、どの隣接するデータ信号線についてもそれらの実質的な長さ（信号供給制御回路内の経路レイアウトパターンを考慮した長さ）が大きく異なることはない。したがって、どの隣接するデータ信号線についても、それらを駆動するときの充電率に大きな差は生じない。その結果、画素ピッチの狭いアクティブマトリクス基板において斜め配置構成によって信号供給制御回路を画素回路と一体的に形成しつつ、表示画面における縞状のムラの発生を抑制することができる。

第１の実施形態に係るアクティブマトリクス型表示装置の全体構成を示すブロック図である。 上記第１の実施形態におけるデマルチプレクス回路の構成を表示部の電気的構成とともに示す回路図である。 上記第１の実施形態におけるデマルチプレクス回路の動作を説明するためのタイミングチャートである。 上記第１の実施形態に対応する従来のアクティブマトリクス型表示装置（第１従来例）におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である 上記第１従来例における問題を説明するための回路図である。 上記第１の実施形態におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である 上記第１従来例において均一な中間調表示を行った場合の問題（縞状のムラの発生）を説明するための図である。 上記第１の実施形態において均一な中間調表示を行った場合の作用・効果を説明するための図である。 上記第１の実施形態の変形例におけるデマルチプレクス回路の構成を表示部の電気的構成とともに示す回路図である。 上記第１の実施形態の変形例におけるデマルチプレクス回路の動作を説明するためのタイミングチャートである。 第２の実施形態におけるデマルチプレクス回路の構成を表示部の電気的構成とともに示す回路図である。 上記第２の実施形態におけるデマルチプレクス回路の動作を説明するためのタイミングチャートである。 上記第２の実施形態に対応する従来のアクティブマトリクス型表示装置（第２従来例）におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である 上記第２の実施形態におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である 第３の実施形態におけるデマルチプレクス回路の構成を表示部の電気的構成とともに示す回路図である。 上記第３の実施形態におけるデマルチプレクス回路の動作を説明するためのタイミングチャートである。 上記第３の実施形態に対応する従来のアクティブマトリクス型表示装置（第３従来例）におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である 上記第３の実施形態におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である 上記第３の実施形態における１つのデマルチプレクサを示す回路図である。 上記１つのデマルチプレクサのレイアウトパターンの一例を示すレイアウト図である。 上記１つのデマルチプレクサのレイアウトパターンの別例を示すレイアウト図である。 第４の実施形態におけるデマルチプレクス回路の構成を示す回路図である。 上記第４の実施形態におけるデマルチプレクス回路の動作を説明するためのタイミングチャートである。 上記第４の実施形態に対応する従来のアクティブマトリクス型表示装置（第４従来例）におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である 上記第４の実施形態におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である 上記第４の実施形態における効果を説明するための信号波形図である。 上記第４の実施形態におけるデマルチプレクス回路の制御信号線の接続形態の一例を示すレイアウト図である。 上記第４の実施形態におけるデマルチプレクス回路の制御信号線の接続形態の別例を示すレイアウト図である。 上記第５の実施形態におけるデマルチプレクス回路のレイアウトパターンを説明するためのレイアウト図である。 デマルチプレクス回路におけるスイッチング素子としてのトランジスタのレイアウトパターンと引き込み電圧との関係を説明するための図である。 デマルチプレクス回路におけるスイッチング素子としてのトランジスタでの引き込み電圧を抑制するためのレイアウトパターンを説明するための図である。 上記第１の実施形態においてデマルチプレクス回路のトランジスタにおけるゲートメタルのパターンがずれた場合の問題を説明するための図である。 第５の実施形態においてデマルチプレクス回路のトランジスタにおけるゲートメタルのパターンがずれた場合の均一な中間調表示に関する効果を説明するための図である。 第６の実施形態におけるビデオ検査回路の構成を説明するための回路図である。 上記第６の実施形態に対応する従来のアクティブマトリクス基板（第５従来例）におけるビデオ検査回路のレイアウトパターンを説明するためのレイアウト図である。 上記第６の実施形態におけるビデオ検査回路のレイアウトパターンを説明するためのレイアウト図である。

以下、添付図面を参照しながら実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。また、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。

＜１．第１の実施形態＞
＜１．１ 全体構成および動作概要＞
図１は、第１の実施形態に係るアクティブマトリクス基板１００を備えるＳＳＤ方式の液晶表示装置（以下「第１の実施形態の表示装置」という）の全体的な構成を示すブロック図である。このアクティブマトリクス基板１００には、表示部１０１が形成されるとともに、走査信号線駆動回路としてのゲートドライバ５０およびデマルチプレクス回路４０が形成されており、さらに、データ側駆動回路としてのソースドライバ３０が実装（例えばＣＯＧ実装）されている。この第１の実施形態の表示装置は、このようなアクティブマトリクス基板１００、および、その上に実装されたソースドライバ３０に加えて、表示制御回路２０を備えている。表示制御回路２０には外部から入力信号Ｓｉｎが与えられ、この入力信号Ｓｉｎには、表示すべき画像を表す画像信号および当該画像の表示のためのタイミング制御信号が含まれている。第１の実施形態の表示装置は、この入力信号Ｓｉｎに基づき、Ｒ（赤）、Ｇ（緑）、Ｂ（青）からなる３原色によるカラー画像を表示部１０１に表示する。

図２は、本実施形態に係るアクティブマトリクス基板１００におけるデマルチプレクス回路４０の構成を表示部１０１の電気的構成とともに示す回路図である。図１および図２に示すように、アクティブマトリクス基板１００における表示部１０１には、データ信号線として、３本のソースラインＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊを１組とするｍ組のソースライン群（ＳＬＲ１，ＳＬＧ１，ＳＬＢ１）～（ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍ）すなわち３ｍ本のソースラインＳＬＲ１，ＳＬＧ１，ＳＬＢ１～ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍと、走査信号線としての複数本（ｎ本）のゲートラインＧＬ１～ＧＬｎと、これらのソースラインＳＬＲ１，ＳＬＧ１，ＳＬＢ１～ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍおよびゲートラインＧＬ１～ＧＬｎに沿ってマトリクス状に配置された複数個（ｎ×３ｍ個）の画素回路１０とが配設されている。

各画素回路１０は、これらのソースラインＳＬＲ１，ＳＬＧ１，ＳＬＢ１～ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍのいずれか１つに対応するとともに、これらのゲートラインＧＬ１～ＧＬｎのいずれか１つに対応し、対応するゲートラインＧＬｉおよびソースラインＳＬＸｊ（ｉ＝１～ｎ；ｊ＝１～ｍ；Ｘ＝Ｒ，Ｇ，Ｂ）に接続されている。ここで、ソースラインＳＬＲｊは、赤の画素を示すデータ信号ＤＲｊを伝達するための信号線であり、ソースラインＳＬＧｊは、緑の画素を示すデータ信号ＤＧｊを伝達するための信号線であり、ソースラインＳＬＢｊは、青の画素を示すデータ信号ＤＢｊを伝達するための信号線である。また、ソースラインＳＬＲｊに接続される画素回路１０は、赤の画素を形成するための画素回路であり、ソースラインＳＬＧｉに接続される画素回路１０は緑の画素を形成するための画素回路であり、ソースラインＳＬＢｊに接続される画素回路１０は青の画素を形成するための画素回路である（ｊ＝１～ｍ）。

図２に示すように各画素回路１０は、対応するゲートラインＧＬｉにゲート端子が接続されるとともに対応するソースラインＳＬＸｊ（ＸはＲ，Ｇ，Ｂのいずれか）にソース端子が接続されたスイッチング素子としての薄膜トランジスタ（以下「ＴＦＴ」と略記する）１１と、そのＴＦＴ（以下「画素ＴＦＴ」ともいう）１１のドレイン端子に接続された画素電極Ｅｐとを含んでいる。各画素回路１０は、ｎ×３ｍ個の画素回路１０に共通的に設けられた共通電極Ｅｃ、および、画素電極Ｅｐと共通電極Ｅｃとの間に挟持されｎ×３ｍ個の画素回路１０に共通的に設けられた液晶層とともに、表示すべき画像における１つの画素を形成するための画素形成部を構成する。そして、画素電極Ｅｐおよび共通電極Ｅｃにより形成される液晶容量により画素容量Ｃｐが構成される。典型的には、画素容量Ｃｐに確実に電圧を保持すべく液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

画素回路１０における画素ＴＦＴ１１としては、チャネル層にアモルファスシリコンを用いた薄膜トランジスタ、チャネル層に低温ポリシリコンを用いた薄膜トランジスタ（ＬＴＰＳ－ＴＦＴ）、チャネル層に酸化物半導体を用いた薄膜トランジスタ（以下「酸化物ＴＦＴ」という）等を採用することができる。酸化物ＴＦＴとしては、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む酸化物半導体層を有する薄膜トランジスタを採用することができる。ゲートドライバ５０およびデマルチプレクス回路４０は、アクティブマトリクス基板１００に画素回路１０と一体的に形成される。このため、デマルチプレクス回路４０におけるＴＦＴのチャネル層には、画素回路１０における画素ＴＦＴ１１のチャネル層と同じ半導体材料が使用されている。これに代えて、本実施形態において、画素回路１０における画素ＴＦＴ１１のチャネル層に酸化物半導体を使用し、ゲートドライバ５０やデマルチプレクス回路４０等におけるＴＦＴのチャネル層には低温ポリシリコンを使用するという構成を採用することも可能である。この点は、後述の他の実施形態においても同様である。

表示制御回路２０は、入力信号Ｓｉｎを外部から受け取り、この入力信号Ｓｉｎに基づき、データ側制御信号Ｓｃｄ、走査側制御信号Ｓｃｓ、逆多重化制御信号Ｓｓｗ、および、共通電圧Ｖｃｏｍ（不図示）を生成し出力する。データ側制御信号Ｓｃｄはデータ側駆動回路としてのソースドライバ３０に、走査側制御信号Ｓｃｓは走査信号線駆動回路としてのゲートドライバ５０に、逆多重化制御信号Ｓｓｗはデマルチプレクス回路４０に、それぞれ与えられる。これにより表示制御回路２０は、ソースドライバ３０およびゲートドライバ５０を制御することに加えてデマルチプレクス回路４０を制御する。このように本実施形態では、デマルチプレクス回路４０を制御する回路すなわち逆多重化制御回路は、表示制御回路２０内に含まれているが、これを表示制御回路２０から分離してもよく、また、これをソースドライバ３０またはゲートドライバ５０内に設けてもよい。

ゲートドライバ５０は、走査側制御信号Ｓｃｓに基づき、ｎ本のゲートラインＧＬ１，ＧＬ２，…，ＧＬｎを順次に選択するための走査信号Ｇ１，Ｇ２，…，Ｇｎを生成して当該ｎ本のゲートラインＧＬ１，ＧＬ２，…，ＧＬｎにそれぞれ印加する。このようなゲートドライバ５０によるゲートラインＧＬ１～ＧＬｎの駆動により、これらｎ本のゲートラインＧＬ１～ＧＬｎは１水平期間ずつ順次に選択され、このようなｎ本のゲートラインＧＬ１～ＧＬｎの順次的な選択が１フレーム期間を周期として繰り返される。ここで「水平期間」とは、水平走査および垂直走査に基づく映像信号における表示画像の１ラインに相当する部分の期間をいう。

ソースドライバ３０に与えられるデータ側制御信号Ｓｃｄは、表示すべき画像を表す画像信号Ｓｖおよびデータ側タイミング制御信号Ｓｃｔ（例えばスタートパルス信号やクロック信号等）を含む。ソースドライバ３０は、このようなデータ側制御信号Ｓｃｄに基づき、上記走査信号Ｇ１～Ｇｎの印加によるゲートラインＧＬ１～ＧＬｎの上記駆動に応じたタイミングで、ビデオ信号としてのデータ側出力信号Ｄｏ１～Ｄｏｍを生成して出力することにより、デマルチプレクス回路４０を介してソースラインＳＬＲ１，ＳＬＧ１，ＳＬＢ１～ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍを駆動する（詳細は後述する）。一般に、ＳＳＤ方式の表示装置では、２本以上のソースラインを１組としてアクティブマトリクス基板１００におけるソースラインが複数組のソースライン群にグループ化され、ソースドライバは、ソースライン駆動用の出力端子として、当該複数組にそれぞれ対応する複数個の出力端子を備えている。図２に示すように本実施形態では、３本のソースラインＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊを１組としてアクティブマトリクス基板１００における３ｍ本のソースラインＳＬＲ１，ＳＬＧ１，ＳＬＢ１～ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍがｍ組のソースライン群（ＳＬＲ１，ＳＬＧ１，ＳＬＢ１），（ＳＬＲ２，ＳＬＧ２，ＳＬＢ２），…，（ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍ）にグループ化される。データ側駆動回路としてのソースドライバ３０は、ソースライン駆動用の出力端子として、当該ｍ組にそれぞれ対応するｍ個の出力端子Ｔｏ１～Ｔｏｍを備えている。各出力端子Ｔｏｊ（ｊ＝１～ｍ）から出力されるデータ側出力信号Ｄｏｊは、対応する組の３本のソースラインＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊにそれぞれ印加すべきデータ信号ＤＲｊ，ＤＧｊ，ＤＢｊが時分割多重化されたビデオ信号（以下「多重化データ信号」ともいう）である。

デマルチプレクス回路４０は、ソースドライバ３０から多重化データ信号Ｄｏ１～Ｄｏｍを受け取り、逆多重化制御信号Ｓｓｗに基づき、これらの多重化データ信号Ｄｏ１～Ｄｏｍを逆多重化して３ｍ個のデータ信号ＤＲ１，ＤＧ１，ＤＢ１～ＤＲｍ，ＤＧｍ，ＤＢｍとしてソースラインＳＬＲ１，ＳＬＧ１，ＳＬＢ１～ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍにそれぞれ与える。

以上のようにして、ソースラインＳＬＲ１，ＳＬＧ１，ＳＬＢ１～ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍにデータ信号ＤＲ１，ＤＧ１，ＤＢ１～ＤＲｍ，ＤＧｍ，ＤＢｍが印加され、ゲートラインＧＬ1～ＧＬｎに走査信号Ｇ１～Ｇｎが印加される。また共通電極Ｅｃには、表示制御回路２０から共通電圧Ｖｃｏｍが供給される。このような表示部１０１におけるソースラインＳＬＲ１，ＳＬＧ１，ＳＬＢ１～ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍおよびゲートラインＧＬ１～ＧＬｎの駆動によって、入力信号Ｓｉｎにおける画像信号Ｓｖに基づく画素データが各画素回路１０に書き込まれるとともに、表示部１０１の背面に不図示のバックライトから光が照射されることにより、当該画像信号Ｓｖの表す画像が表示部１０１に表示される。

＜１．２ デマルチプレクス回路の構成および動作の詳細＞
図３は、本実施形態におけるデマルチプレクス回路４０の動作を説明するためのタイミングチャートである。以下では、上述の図２とともに図３を参照して、デマルチプレクス回路４０の構成および動作の詳細を説明する。

図２に示すように、本実施形態におけるデマルチプレクス回路４０は、ｍ組のソースライン群（ＳＬＲ１，ＳＬＧ１，ＳＬＢ１），（ＳＬＲ２，ＳＬＧ２，ＳＬＢ２），…，（ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍ）にそれぞれ対応するｍ個のデマルチプレクサ４１１，４１２，…，４１ｍを含み、これらｍ個のデマルチプレクサ４１１～４１ｍにそれぞれ対応するｍ個の入力端子Ｔｄ１～Ｔｄｍを有している。これらｍ個の入力端子Ｔｄ１～Ｔｄｍは、ビデオ信号線としてのｍ本のデータ出力ラインをそれぞれ介してソースドライバ３０のｍ個の出力端子Ｔｏ１～Ｔｏｍにそれぞれ接続されており、ソースドライバ３０から出力される多重化データ信号Ｄｏ１～Ｄｏｍは、デマルチプレクス回路４０の入力端子Ｔｄ１～Ｔｄｍにそれぞれ与えられる。各デマルチプレクサ４１ｊ（ｊ＝１～ｍ）は、逆多重化制御信号Ｓｓｗに基づき、対応する入力端子Ｔｄｊを対応する組の３本のソースラインＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊのいずれかに接続し、かつ、当該入力端子Ｔｄｊに接続されるソースラインを各水平期間において当該３本のソースラインＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊの間で切り替える。これにより、デマルチプレクス回路４０の各入力端子Ｔｄｊに与えられる多重化データ信号Ｄｏｊが逆多重化されデータ信号ＤＲｊ，ＤＧｊ，ＤＢｊとして、対応する組の３本のソースラインＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊにそれぞれ与えられる。

また図２に示すように、デマルチプレクス回路４０における各デマルチプレクサ４１ｊ（ｊ＝1～ｍ）は、対応する組の３本のソースラインＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊにそれぞれ接続された３個のスイッチング素子としてのＴＦＴ（以下「接続制御トランジスタ」という）ＭＲｊ，ＭＧｊ，ＭＢｊを含む。以下、これら３本のソースラインＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊを区別する場合は、それぞれ「ＲソースラインＳＬＲｊ」、「ＧソースラインＳＬＧｊ」、「ＢソースラインＳＬＢｊ」と呼び、これら３個の接続制御トランジスタＭＲｊ，ＭＧｊ，ＭＢｊを区別する場合は、それぞれ「Ｒ接続制御トランジスタＭＲｊ」、「Ｇ接続制御トランジスタＭＧｊ」、「Ｂ接続制御トランジスタＭＢｊ」と呼ぶものとする。上記ｍ個の入力端子Ｔｄ１～Ｔｄｍのうち当該デマルチプレクサ４１ｊに対応する入力端子Ｔｄｊは、Ｒ接続制御トランジスタＭＲｊを介してＲソースラインＳＬＲｊに接続され、かつ、Ｇ接続制御トランジスタＭＧｊを介してＧソースラインＳＬＧｊに接続され、かつ、Ｂ接続制御トランジスタＭＢｊを介してＢソースラインＳＬＢｊに接続されている。

デマルチプレクス回路４０に与えられる逆多重化制御信号Ｓｓｗは、図３に示すようなＲ制御信号ＡＳＷＲ、Ｇ制御信号ＡＳＷＧ、および、Ｂ制御信号ＡＳＷＢからなり、これらの制御信号ＡＳＷＲ，ＡＳＷＧ，ＡＳＷＢをそれぞれ伝達するための３本の制御信号線がデマルチプレクス回路４０内に配設されている。図２に示すように当該３本の制御信号線により、各デマルチプレクサ４１ｊにおけるＲ接続制御トランジスタＭＲｊ、Ｇ接続制御トランジスタＭＧｊ、および、Ｂ接続制御トランジスタＭＢｊのゲート端子に、Ｒ制御信号ＡＳＷＲ、Ｇ制御信号ＡＳＷＧ、および、Ｂ制御信号ＡＳＷＢがそれぞれ与えられる。

既述のように、ソースドライバ３０から各デマルチプレクサ４１ｊに対応する入力端子Ｔｄｊに与えられるビデオ信号としてのデータ側出力信号Ｄｏｊは、対応する組の３本のソースラインＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊにそれぞれ印加すべきデータ信号ＤＲｊ，ＤＧｊ，ＤＢｊが時分割多重化されたビデオ信号であり、図３に示すように１／３水平期間毎に値が切り替わる。図３において、“ＤＲｊ（ｉ）”は、ｊ番目のＲソースラインＳＬＲｊおよびｉ番目のゲートラインＧＬｉに接続される画素回路１０（以下「ｉ行ｊ列目のＲ画素回路ＰｘＲ（ｉ，ｊ）」ともいう）に書き込むべき画素データを示し、“ＤＧｊ（ｉ）”は、ｊ番目のＧソースラインＳＬＧｊおよびｉ番目のゲートラインＧＬｉに接続される画素回路１０（以下「ｉ行ｊ列目のＧ画素回路ＰｘＧ（ｉ，ｊ）」ともいう）に書き込むべき画素データを示し、“ＤＢｊ（ｉ）”は、ｊ番目のＢソースラインＳＬＢｊおよびｉ番目のゲートラインＧＬｉに接続される画素回路１０（以下「ｉ行ｊ列目のＢ画素回路ＰｘＢ（ｉ，ｊ）」ともいう）に書き込むべき画素データを示している。

上記のように構成されたデマルチプレクス回路４０における各デマルチプレクサ４１ｊでは、図３に示す逆多重化制御信号Ｓｓｗ（Ｒ制御信号ＡＳＷＲ、Ｇ制御信号ＡＳＷＧ、Ｂ制御信号ＡＳＷＢ）にしたがってＲ接続制御トランジスタＭＲｊ、Ｇ接続制御トランジスタＭＧｊ、およびＢ接続制御トランジスタＭＢｊがオン・オフ動作を行う。これにより、ソースドライバ３０から出力される各多重化データ信号Ｄｏｊは、逆多重化されて、３個のデータ信号ＤＲｊ，ＤＧｊ，ＤＢｊとして当該デマルチプレクサ４１ｊに対応する組の３本のソースラインＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊにそれぞれ与えられる。

このようにして各デマルチプレクサ４１ｊに対応する組の３本のソースラインＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊにそれぞれ与えられた３個のデータ信号ＤＲｊ，ＤＧｊ，ＤＢｊのそれぞれの電圧は、当該電圧の与えられたソースラインＳＬＸｊに接続される接続制御トランジスタＭＸｊがオン状態からオフ状態に変化すると（ＸはＲ，Ｇ，Ｂのいずれか）、当該ソースラインＳＬＸｊ（の配線容量）に保持される。

なお既述のように、各ソースラインＳＬＸｊ（ｊ＝１～ｍ；Ｘ＝Ｒ，Ｇ，Ｂ）に与えられ保持されるデータ信号ＤＸｊの電圧は、ｎ本のゲートラインＧＬ１～ＧＬｎのうち選択状態のゲートラインＧＬｉ（ｉは１～ｎのいずれか）および当該ソースラインＳＬＸｊに接続されるｉ行ｊ列目の画素回路ＰｘＸ（ｉ，ｊ）に画素データとして書き込まれる。具体的には、当該ソースラインＳＬＸｊに与えられ保持されているデータ信号ＤＸｊの電圧は、当該画素回路ＰｘＸ（ｉ，ｊ）において画素ＴＦＴ１１を介して画素容量Ｃｐに与えられて保持される。

＜１．３ デマルチプレクス回路のレイアウト＞
既述のように、画素ピッチの狭い表示装置においてＳＳＤ方式が採用される場合には、アクティブマトリクス基板上において、デマルチプレクス回路を構成するトランジスタをデータ信号線としてのソースラインに垂直な方向に配置することができないことがある。この場合、例えば図４に示すような斜め配置構成が採用される。この斜め配置構成が採用されたＳＳＤ方式の従来のアクティブマトリクス型表示装置（以下「第１従来例」という）では、デマルチプレクス回路４０におけるｍ個のデマルチプレクサ４１１～４１ｍが隣接する３個のデマルチプレクサを１セットとしてグループ化され、各セットにおける３個のデマルチプレクサに含まれる９個の接続制御トランジスタが１つのデマルチプレクサに含まれる３個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置される。

図４では、概ね垂直方向（図の上下方向）に延びる斜線の付されたパターンおよび水平方向（図の左右方向）に延びる斜線の付されたパターンは、いずれも、アクティブマトリクス基板１００の或る層において金属材料で形成された配線（「ソースメタル」と呼ばれる）のパターンを示し、格子のハッチングの付されたパターンは、他の層において金属材料で形成された配線（「ゲートメタル」と呼ばれる）のパターンを示し（このゲートメタルは走査信号線としてのゲートラインの配線にも使用される）、ドットのハッチングの付されたパターンは、更に他の層において半導体材料で形成された領域（ここでは「シリコン」と呼ばれる）のパターンを示している。また、ハッチングの付されていない小さい正方形は、ソースメタルのパターンとシリコンのパターンとを電気的に導通接続するためのコンタクトホールを示し、ドットのハッチングの付された小さい正方形は、ソースメタルのパターンとゲートメタルのパターンとを電気的に導通接続するためのコンタクトホールを示している。

図２からわかるように、図４は、ｊ番目からｊ＋２番目までのデマルチプレクサ４１ｊ，４１j+1，４１j+2から構成される１つのセットに含まれる９個のトランジスタ（ＴＦＴ）、および、ｊ＋３番目からｊ＋５番目までのデマルチプレクサ４１j+3，４１j+4，４１j+5から構成される他の１つのセットに含まれる９個のトランジスタ（ＴＦＴ）のレイアウトパターンを示している。時分割多重化されたビデオ信号としてのｊ番目からｊ＋５番目までの多重化データ信号Ｄｏｊ～Ｄｏj+5は、これら２つのセットにおけるｊ番目からｊ＋５番目までのデマルチプレクサ４１ｊ～４１j+5で逆多重化され、データ信号ＤＲｊ，ＤＧｊ，ＤＢｊ～ＤＲj+5，ＤＧj+5，ＤＢj+5としてソースラインＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊ～ＳＬＲj+5，ＳＬＧj+5，ＳＬＢj+5にそれぞれ与えられる。なお、このことは後述の図６に示す本実施形態におけるレイアウトパターンについても同様である。

図４において、各ソースラインＳＬＸｊにデータ信号ＤＸｊを供給するデマルチプレクス回路内の経路のレイアウトパターン（以下「経路レイアウトパターン」という）に着目すると（ｊ＝1～ｍ；Ｘ＝Ｒ，Ｇ，Ｂ）、同一セット内の隣接するソースラインついては、それらの経路レイアウトパターンの間の相違は比較的小さい。しかし、ｊ＋２番目のＢソースラインＳＬＢj+2とｊ＋３番目のＲソースラインＳＬＲj+3のように、隣接するソースラインのうち一方が接続されるデマルチプレクサと他方が接続されるデマルチプレクサとが互いに異なるセットに含まれる場合、当該隣接するソースラインについての経路レイアウトパターンが大きく異なり、一方のソースライン（ＳＬＢj+2）の長さと他方のソースライン（ＳＬＲj+3）の長さも大きく異なる。これにより、当該一方のソースライン（ＳＬＢj+2）をそれに与えられるデータ信号ＤＢj+2で充電するときの充電率と当該他方のソースライン（ＳＬＲj+3）をそれに与えられるデータ信号ＤＲj+3で充電するときの充電率との間で大きな差が生じる。以下、図５を参照して、このように充電率に大きな差の生じる理由を説明する。なお、充電率とは、ソースドライバ３０からデマルチプレクス回路４０を介して各ソースラインＳＬＸｊ（ｊ＝1～ｍ；Ｘ＝Ｒ，Ｇ，Ｂ）に与えられるデータ信号ＤＸｊにより当該ソースラインＳＬＸｊの配線容量Ｃｓｌが理想的に充電された場合に当該ソースラインＳＬＸｊに保持される電圧Ｖｓｌ（ideal）に対する実際に当該ソースラインＳＬＸｊに保持される電圧Ｖｓｌの割合Ｖｓｌ／Ｖｓｌ（ideal）をいう。

図５は、上記ｊ＋２番目のＢソースラインＳＬＢj+2にデータ信号ＤＢj+2を与えるための経路（以下「ＤＢj+2供給経路」という）の等価回路、および、上記ｊ＋３番目のＲソースラインＳＬＲj+3にデータ信号ＤＲj+3を与えるための経路（以下「ＤＲj+3供給経路」という）の等価回路を示すとともに、ＤＢj+2供給経路およびＤＲj+3供給経路の始点にそれぞれ相当するソースドライバ３０の出力端子Ｔｏj+2，Ｔｏj+3からそれぞれ出力される信号Ｄｏj+2，Ｄｏj+3の電圧波形、ならびに、ＤＢj+2供給経路およびＤＲj+3供給経路の終点にそれぞれ相当するソースラインＳＬＢj+2，ＳＬＲj+3の接続点（ソースラインＳＬＢj+2における配線抵抗Ｒｓｌと配線容量Ｃｓｌとの接続点、および、ソースラインＳＬＲj+3における配線抵抗Ｒｓｌと配線容量Ｃｓｌとの接続点）における電圧Ｖｓｌ（ＤＢj+2），Ｖｓｌ（ＤＲj+3）の波形をそれぞれ示している。

なお、図５に示すように、ＤＢj+2供給経路およびＤＲj+3供給経路のいずれにおいても、ソースドライバ３０の出力端子からデマルチプレクス回路４０の入力端子までの配線（以下「ビデオ配線部」という）は、配線抵抗Ｒ１と配線容量Ｃ１により表され、デマルチプレクサの出力端子からそれに接続されるソースラインの終端までの配線（以下「表示配線部」という）は、配線抵抗Ｒｓｌと配線容量Ｃｓｌにより表されるものとする。また、ＤＢj+2供給経路のうちデマルチプレクス回路４０内の経路は、デマルチプレクス回路４０の入力端子に接続されるソースメタルの配線とデマルチプレクス回路４０の出力端子に接続される接続制御トランジスタＭＢj+2とにより構成され、ＤＲj+3供給経路のうちデマルチプレクス回路４０内の経路は、デマルチプレクス回路４０の入力端子に接続される接続制御トランジスタＭＲj+3とデマルチプレクス回路４０の出力端子に接続されるソースメタルの配線とにより構成されている。図５に示す等価回路では、デマルチプレクス回路４０における接続制御トランジスタＭＢj+2，ＭＲj+3はいずれもオン抵抗Ｒｏｎで表され、デマルチプレクス回路４０におけるソースメタルの配線はいずれも配線抵抗Ｒ２と配線容量Ｃ２によって表されている。

データ信号線としてのソースラインＳＬＸｊ（ｊ＝１～ｍ；Ｘ＝Ｒ，Ｇ，Ｂ）は、狭義には表示部１０１におけるソースメタルにより構成される配線と考えることができる。しかし、図５に示すようなＤＲj+3供給経路では、デマルチプレクス回路４０内のソースメタルの配線が表示部１０１におけるソースメタルの配線に直接に接続されている。この場合、表示部１０１におけるソースメタルの配線とそれに接続されるデマルチプレクス回路４０内のソースメタルの配線とからなる配線をソースラインとみなすことができる。そこで以下では、ソースラインＳＬＸｊは、表示部１０１におけるソースメタルの配線に直接に接続されるデマルチプレクス回路４０内のソースメタルの配線も含むものとする。したがって、図５に示すように、ＤＢj+2供給経路に対応するソースラインＳＬＢj+2は、配線抵抗Ｒｓｌおよび配線容量Ｃｓｌのみによって表されるが、ＤＲj+3供給経路に対応するソースラインＳＬＲj+3は、配線抵抗Ｒ２，Ｒｓｌおよび配線容量Ｃ２，Ｃｓｌが図５に示すように接続された回路として表される。このため、ＤＲj+3供給経路に対応するソースラインＳＬＲj+3は、ＤＢj+2供給経路に対応するソースラインＳＬＢj+2よりも長く、配線負荷が大きい。

上記のようなＤＢj+2供給経路およびＤＲj+3供給経路の等価回路（図５）において、接続制御トランジスタＭＢj+2，ＭＲj+3のオン抵抗Ｒｏｎは、配線抵抗Ｒ１，Ｒ２，Ｒｓｌに比べ格段に大きい（このオン抵抗Ｒｏｎの値は、通常、配線抵抗値（Ｒ１＋Ｒ２＋Ｒｓｌ）の数倍から数十倍程度である）。一方、図５からわかるように、ステップ状に変化するデータ側出力信号Ｄｏj+2によってソースラインＳＬＢj+2を駆動するときにＤＢj+2供給経路における接続制御トランジスタＭＢj+2（オン抵抗Ｒｏｎ）に流れる電流は、表示配線部のソースメタルの配線容量Ｃｓｌを充電するための電流Ｉｓｌのみであるが、同じくステップ状に変化するデータ側出力信号Ｄｏj+3によってソースラインＳＬＲj+3を駆動するするときにＤＲj+3供給経路における接続制御トランジスタＭＲj+3（オン抵抗Ｒｏｎ）に流れる電流は、表示配線部のソースメタルの配線容量Ｃｓｌを充電するための電流Ｉｓｌに加えてデマルチプレクス回路４０内のソースメタルの配線容量Ｃ２を充電するための電流Ｉ２も含む。このため、ＤＲj+3供給経路における接続制御トランジスタＭＲj+3（オン抵抗Ｒｏｎ）における電圧降下は、ＤＢj+2供給経路における接続制御トランジスタＭＢj+2（オン抵抗Ｒｏｎ）における電圧降下よりも大きい。その結果、図５に示すように、ＤＲj+3供給経路に接続される表示配線部のソースライン（ソースメタル）ＳＬＲj+3の配線容量Ｃｓｌの電圧（データ信号ＤＲj+3の電圧）は、ＤＢj+2供給経路に接続される表示配線部のソースライン（ソースメタル）ＳＬＢj+2の配線容量Ｃｓｌの電圧（データ信号ＤＢj+2の電圧）よりも緩やかに変化し、これにより、ソースラインＳＬＲj+3の配線容量Ｃｓｌの充電率がソースラインＳＬＢj+2の配線容量Ｃｓｌの充電率よりも低くなる。

上記のように、第１従来例におけるデマルチプレクス回路４０のレイアウトパターンは、隣接するソースラインに対応する（デマルチプレクス回路４０内の）２つの経路レイアウトパターンが大きく異なる箇所、すなわち最短のソースラインと最長のソースラインが隣接する箇所を含み、当該箇所では、配線負荷が大きく異なるソースラインが隣接することになる。これにより、全画面が同一階調で表示されるように各ソースラインを駆動しても、図７に示すような縞状のムラが視認されることがある。すなわち、デマルチプレクサの各セットに対応する表示部１０１の領域を想定したとき、それらの領域の境界で輝度が大きく異なるという現象が生じ、これが縞状のムラとして視認されることがある。

本実施形態においても、デマルチプレクス回路４０につき斜め配置構成が採用されており、ｍ個のデマルチプレクサ４１１～４１ｍが隣接する３個のデマルチプレクサを１セットとしてグループ化され、各セットにおける３個のデマルチプレクサに含まれる９個の接続制御トランジスタが１つのデマルチプレクサに含まれる３個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置される。しかし、上記第１従来例におけるデマルチプレクス回路４０のレイアウトパターン（図４）とは異なり、本実施形態では、図７に示すような縞状のムラの発生を抑制すべく、デマルチプレクス回路４０につき図６に示すようなレイアウトパターンが採用されている。すなわち、隣接するどの２つのセットにおいても、一方のセットの３個のデマルチプレクサにおける９個のトランジスタを３個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと、他方のセットの３個のデマルチプレクサにおける９個のトランジスタを３個のトランジスタを単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている（以下、このようなレイアウトパターンの構成を「ずれ方向交互反転の斜め配置構成」という）。

本実施形態によれば、デマルチプレクス回路４０のレイアウトパターンは図６に示すようなずれ方向交互反転の斜め配置構成となっているので、ソースラインＳＬＸｊ（ｊ＝１～ｍ；Ｘ＝Ｒ，Ｇ，Ｂ）の長さは相違するが、隣接するいずれのソースラインについても、それらに対応する経路レイアウトパターンの間の相違は比較的小さく、隣接するソースラインの長さが大きく異なることはない。このため、隣接するソースラインの間でそれらを駆動するときの充電率に大きな相違は生じない。その結果、上記第１従来例において生じうる縞状のムラの発生が抑制され、全画面が同一階調で表示されるように各ソースラインを駆動した場合には、図８に示すような表示（輝度分布）が得られ、縞状のムラは視認されない。

＜１．４ 効果＞
上記のように本実施形態によれば、デマルチプレクス回路４０のレイアウトパターンは図６に示すようなずれ方向交互反転の斜め配置構成となっているので、ＨＤＭのように画素ピッチの狭い表示装置において、デマルチプレクス回路をアクティブマトリス基板上に画素回路と一体的に形成しつつ、縞状のムラ（図７）の発生を抑制することができる（図８参照）。

＜１．５ 第１の実施形態の変形例＞
上記実施形態におけるずれ方向交互反転の斜め配置構成では、デマルチプレクス回路４０におけるデマルチプレクサ４１１～４１ｍが３個のデマルチプレクサを１セットとしてグループ化され、各セットにおける３個のデマルチプレクサに含まれる９個の接続制御トランジスタが１つのデマルチプレクサに含まれる３個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置されいている（図６参照）。しかし、これに代えて、３個以外の１または複数個のデマルチプレクサを１セットとしてグループ化し、そのグループ化に応じて、１セットに含まれるトランジスタを１または複数個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置してもよい。このことは、後述の第２の実施形態等の他の実施形態においても同様である。

また、上記実施形態におけるデマルチプレクス回路４０におけるスイッチング素子、すなわち多重化データ信号Ｄｏｊの逆多重化のためのスイッチング素子として、Ｎチャネル型のトランジスタＭＲｊ、ＭＧｊ、ＭＢｊが使用されているが、これに代えて、図９に示すようにＰチャネル型のトランジスタＭＲｊ、ＭＧｊ、ＭＢｊを使用してもよい（ｊ＝1～ｍ）。このことは、後述の第２の実施形態においても同様である。

図９は、このような上記第１の実施形態の変形例におけるデマルチプレクス回路４０の構成を表示部１０１の電気的構成とともに示す回路図である。この変形例では、デマルチプレクス回路４０におけるスイッチング素子としてＰチャネル型トランジスタを使用しているので、デマルチプレクス回路４０に与えるべき逆多重化制御信号Ｓｓｗとして、図３に示すＲ制御信号ＡＳＷＲ、Ｇ制御信号ＡＳＷＧ、および、Ｂ制御信号ＡＳＷＢに代えて、図１０に示すＲ制御信号ＡＳＷＲ、Ｇ制御信号ＡＳＷＧ、および、Ｂ制御信号ＡＳＷＢが表示制御回路２０により生成される。

＜２．第２の実施形態＞
次に、第２の実施形態に係るアクティブマトリクス基板１００を備えるＳＳＤ方式の液晶表示装置（以下「第２の実施形態の表示装置」という）について説明する。この第２の実施形態の表示装置の全体的な構成は、ソースラインの構成およびデマルチプレクス回路４０の構成を除き、実質的に上記第１の実施形態の表示装置と同様であるので（図１参照）、同一または対応する部分については同一の参照符号を付して詳しい説明を省略する。

図１１は、本実施形態に係るアクティブマトリクス基板１００におけるデマルチプレクス回路４０の構成を表示部１０１の電気的構成とともに示す回路図である。図１１に示すように、アクティブマトリクス基板１００における表示部１０１には、データ信号線として、２本のソースラインＳＬＡｊ，ＳＬＢｊを１組とするｍ組のソースライン群（ＳＬＡ１，ＳＬＢ１）～（ＳＬＡｍ，ＳＬＢｍ）すなわち２ｍ本のソースラインＳＬＡ１，ＳＬＢ１～ＳＬＡｍ，ＳＬＢｍと、走査信号線としての複数本（ｎ本）のゲートラインＧＬ１～ＧＬｎと、これらのソースラインＳＬＡ１，ＳＬＢ１～ＳＬＡｍ，ＳＬＢｍおよびゲートラインＧＬ１～ＧＬｎに沿ってマトリクス状に配置された複数個（ｎ×２ｍ個）の画素回路１０とが配設されている。

各画素回路１０は、これらのソースラインＳＬＡ１，ＳＬＢ１～ＳＬＡｍ，ＳＬＢｍのいずれか１つに対応するとともに、これらのゲートラインＧＬ１～ＧＬｎのいずれか１つに対応し、対応するゲートラインＧＬｉおよびソースラインＳＬＸｊ（ｉ＝１～ｎ；ｊ＝１～ｍ；Ｘ＝Ａ，Ｂ）に接続されている。

各画素回路１０の構成は、上記第１の実施形態における画素回路１０と同様であるので（図２参照）説明を省略する。また、表示制御回路２０、データ側駆動回路としてのソースドライバ３０、および、走査信号線駆動回路としてのゲートドライバ５０の構成も上記第１の実施形態における表示制御回路２０、ソースドライバ３０、および、ゲートドライバ５０と実質的に同様である（図２参照）。ただし、上記第１の実施形態におけるデマルチプレクサ４１ｊは多重度３で時分割多重化された多重化データ信号Ｄｏｊを逆多重化するように構成されているのに対し、後述のように本実施形態におけるデマルチプレクサ４１ｊは多重度２で時分割多重化された多重化データ信号Ｄｏｊを逆多重化するように構成されている。これに応じて、表示制御回路２０およびソースドライバ３０の具体的構成は、上記第１の実施形態における表示制御回路２０およびソースドライバ３０と若干相違する。以下、本実施形態におけるデマルチプレクス回路４０とともに、これらの相違について説明する。

図１１に示すように本実施形態では、ソースドライバ３０はデマルチプレクサ４１１～４１ｍにそれぞれ対応する出力端子Ｔｏ１～Ｔｏｍを有し、デマルチプレクサ４１１～４１ｍはソースライン群（ＳＬＡ１，ＳＬＢ１）～（ＳＬＡｍ，ＳＬＢｍ）にそれぞれ対応しており、各デマルチプレクサ４１ｊの入力端子はソースドライバ３０の対応する出力端子Ｔｏｊに接続され、各デマルチプレクサ４１ｊの（２個の）出力端子は、対応する組のソースライン群を構成するソースラインＳＬＡｊ，ＡＬＢｊにそれぞれ接続されている（ｊ＝１～ｍ）。

本実施形態の表示装置において、ソースドライバ３０は、各出力端子Ｔｏｊから、図１１および図１２に示すように、対応するデマルチプレクサ４１ｊに接続されるソースラインＳＬＡｊ，ＳＬＢｊにそれぞれ印加すべきデータ信号ＤＡｊ，ＤＢｊが分割多重化されたビデオ信号を多重化データ信号Ｄｏｊとして出力する。

本実施形態における各デマルチプレクサ４１ｊは、対応する組の２本のソースラインＳＬＡｊ，ＳＬＢｊにそれぞれ接続された２個のスイッチング素子としてのＴＦＴ（以下「接続制御トランジスタ」という）ＭＡｊ，ＭＢｊを含む。以下、これら２本のソースラインＳＡｊ，ＳＬＢｊを区別する場合は、それぞれ「ＡソースラインＳＬＡｊ」、「ＢソースラインＳＬＢｊ」と呼び、これら２個の接続制御トランジスタＭＡｊ，ＭＢｊを区別する場合は、それぞれ「Ａ接続制御トランジスタＭＡｊ」、「Ｂ接続制御トランジスタＭＢｊ」と呼ぶものとする。各デマルチプレクサ４１ｊの入力端子Ｔｄｊは、Ａ接続制御トランジスタＭＡｊを介してＡソースラインＳＬＡｊに接続され、かつ、Ｂ接続制御トランジスタＭＢｊを介してＢソースラインＳＬＢｊに接続されている。各デマルチプレクサ４１ｊは、対応するソースドライバ３０の出力端子Ｔｏｊから多重化データ信号Ｄｏｊを受け取り、逆多重化制御信号Ｓｓｗに基づき、この多重化データ信号Ｄｏｊを逆多重化し２個のデータ信号ＤＡｊ，ＤＢｊとしてソースラインＳＬＡｊ，ＳＬＢｊにそれぞれ与える（ｊ＝１～ｍ）。表示制御回路２０は、この逆多重化制御信号Ｓｓｗとして、図１２に示すような制御信号ＡＳＷＡ，ＡＳＷＢを生成する。

以上のようにして、ソースラインＳＬＡ１，ＳＬＢ１～ＳＬＡｍ，ＳＬＢｍにデータ信号ＤＡ１，ＤＢ１～ＤＡｍ，ＤＢｍが印加され、ゲートラインＧＬ1～ＧＬｎに走査信号Ｇ１～Ｇｎが印加される。また共通電極Ｅｃには、表示制御回路２０から共通電圧Ｖｃｏｍが供給される。このような表示部１０１におけるソースラインＳＬＡ１，ＳＬＢ１～ＳＬＡｍ，ＳＬＢｍおよびゲートラインＧＬ１～ＧＬｎ等の駆動によって、入力信号Ｓｉｎにおける画像信号Ｓｖに基づく画素データが各画素回路１０に書き込まれるとともに、表示部１０１の背面に不図示のバックライトから光が照射されることにより、当該画像信号Ｓｖの表す画像が表示部１０１に表示される。なお、各画素回路１０における構成および動作の詳細は、上記第１の実施形態における画素回路１０と実質的に同様であるので説明を省略する。

図１３は、上記と同様の構成を備えるＳＳＤ方式の従来のアクティブマトリクス型表示装置（以下「第２従来例」という）におけるデマルチプレクス回路４０のレイアウトパターンを説明するためのレイアウト図である。この第２従来例においても、デマルチプレクス回路４０におけるｍ個のデマルチプレクサ４１１～４１ｍが隣接する３個のデマルチプレクサを１セットとしてグループ化され、各セットの３個のデマルチプレクサに含まれる６個の接続制御トランジスタが１つのデマルチプレクサに含まれる２個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置される。図１３は、ｊ番目からｊ＋２番目までのデマルチプレクサ４１ｊ，４１j+1，４１j+2から構成される１つのセットに含まれる６個のトランジスタ、および、ｊ＋３番目からｊ＋５番目までのデマルチプレクサ４１j+3，４１j+4，４１j+5から構成される他の１つのセットに含まれる６個のトランジスタのレイアウトパターンを示している。時分割多重化されたビデオ信号としてのｊ番目からｊ＋５番目までの多重化データ信号Ｄｏｊ～Ｄｏj+5は、これら２つのセットにおけるｊ番目からｊ＋５番目までのデマルチプレクサ４１ｊ～４１j+5で逆多重化され、データ信号ＤＡｊ，ＤＢｊ～ＤＡj+5，ＤＢj+5としてソースラインＳＬＡｊ，ＳＬＢｊ～ＳＬＡj+5，ＳＬＢj+5にそれぞれ与えられる。なお、このことは後述の図１４に示す本実施形態におけるレイアウトパターンについても同様である。

図１３において、各ソースラインＳＬＸｊにデータ信号ＤＸｊを供給するデマルチプレクス回路内の経路のレイアウトパターン（経路レイアウトパターン）に着目すると（ｊ＝1～ｍ；Ｘ＝Ａ，Ｂ）、同一セット内の隣接するソースラインついては、それらの経路レイアウトパターンの間の相違は比較的小さい。しかし、ｊ＋２番目のＢソースラインＳＬＢj+2とｊ＋３番目のＡソースラインＳＬＡj+3のように、隣接するソースラインのうち一方が接続されるデマルチプレクサと他方が接続されるデマルチプレクサとが互いに異なるセットに含まれる場合、当該隣接するソースラインについての経路レイアウトパターンが大きく異なり、一方のソースライン（ＳＬＢj+2）の長さと他方のソースライン（ＳＬＡj+3）の長さも大きく異なる。これにより、当該一方のソースライン（ＳＬＢj+2）をそれに与えられるデータ信号ＤＢj+2の電圧で充電するときの充電率と当該他方のソースライン（ＳＬＲj+3）をそれに与えられるデータ信号ＤＲj+3の電圧で充電するときの充電率との間で大きな差が生じる。したがって、第２従来例においても、既述の第１従来例と同様、全画面が同一階調で表示されるように各ソースラインを駆動しても、図７に示すような縞状のムラが視認されることがある。

これに対し本実施形態では、図７に示すような縞状のムラの発生を抑制すべく、デマルチプレクス回路４０につき図１４に示すようなレイアウトパターンが採用されている。すなわち、上記第２従来例（図１３）と同様、１つのセットにおける６個の接続制御トランジスタが１つのデマルチプレクサに含まれる２個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置されるが、上記第２従来例とは異なり、隣接するどの２つのセットにおいても、一方のセットの３個のデマルチプレクサにおける６個のトランジスタを２個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと、他方のセットの３個のデマルチプレクサにおける６個のトランジスタを２個のトランジスタを単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている。すなわち、デマルチプレクス回路４０のレイアウトパターンが、上記第１の実施形態と同様（図６）、ずれ方向交互反転の斜め配置構成となっている。

このような本実施形態によれば、ソースラインＳＬＸｊ（ｊ＝１～ｍ；Ｘ＝Ａ，Ｂ）の長さは相違するが、隣接するいずれのソースラインについても、それらに対応する経路レイアウトパターンの間の相違は比較的小さく、隣接するソースラインの長さが大きく異なることはない。このため、隣接するソースラインの間でそれらを駆動するときの充電率に大きな相違は生じない。その結果、狭い画素ピッチに対応すべくデマルチプレクス回路のレイアウトパターンを斜め位置構成とした表示装置において、図７に示すような縞状のムラの発生が抑制され、全画面が同一階調で表示されるように各ソースラインを駆動した場合には、図８に示すような表示（輝度分布）が得られ、縞状のムラは視認されない。

＜３．第３の実施形態＞
次に、第３の実施形態に係るアクティブマトリクス基板１００を備えるＳＳＤ方式の液晶表示装置（以下「第３の実施形態の表示装置」という）について説明する。この第３の実施形態の表示装置の全体的な構成は、デマルチプレクス回路４０の構成を除き、実質的に上記第２の実施形態の表示装置と同様であるので（図１１、図１２参照）、同一または対応する部分については同一の参照符号を付して詳しい説明を省略する。

図１５は、本実施形態に係るアクティブマトリクス基板１００におけるデマルチプレクス回路４０の構成を表示部１０１の電気的構成とともに示す回路図である。図１５に示すように、本実施形態においても、上記第２の実施形態と同様（図１１）と同様、デマルチプレクス回路４０における各デマルチプレクサ４１ｊは、２個のスイッチング素子を含み、多重度２で時分割多重化された多重化データ信号Ｄｏｊを逆多重化するように構成されている。しかし、上記第２の実施形態における各デマルチプレクサ４１ｊに含まれるスイッチング素子は、Ｎチャネル型トランジスタで実現されているのに対し、本実施形態における各デマルチプレクサ４１ｊに含まれる各スイッチング素子は、Ｎチャネル型トランジスタとＰチャネル型トランジスタとが互いに並列に接続された回路すなわちＣＭＯＳ伝送ゲートとして実現されている。すなわち、上記第２の実施形態における各デマルチプレクサ４１ｊにおいてＮチャネル型トランジスタＭＡ１，ＭＢ１によりそれぞれ実現される２つのスイッチング素子は、本実施形態における各デマルチプレクサ４１ｊでは、互いに並列に接続されたＮチャネル型トランジスタＮＡｊとＰチャネル型トランジスタＰＡｊからなる第１のＣＭＯＳ伝送ゲート、および、互いに並列に接続されたＮチャネル型トランジスタＮＢｊとＰチャネル型トランジスタＰＢｊからなる第２のＣＭＯＳ伝送ゲートにより、実現されている（ｊ＝１～ｍ）。

各デマルチプレクサ４１ｊを制御する信号として、図１６に示すような制御信号ＡＳＷＡ，ＡＳＷＢ，ＡＳＷＡ＿Ｂ，ＡＳＷＢ＿Ｂからなる逆多重化制御信号Ｓｓｗ（以下、これらの制御信号を区別する場合には、それぞれ、「Ａ制御信号ＡＳＷＡ」、「Ｂ制御信号ＡＳＷＢ」、「Ａ反転制御信号ＡＳＷＡ＿Ｂ」、「Ｂ反転制御信号ＡＳＷＢ＿Ｂ」という）が、表示制御回路２０により生成される。ここで、Ａ反転制御信号ＡＳＷＡ＿ＢおよびＢ反転制御信号ＡＳＷＢ＿Ｂは、それぞれ、Ａ制御信号ＡＳＷＡおよびＢ制御信号ＡＳＷＢの論理反転信号である。図１５に示すように、各デマルチプレクサ４１ｊにおいて、第１のＣＭＯＳ伝送ゲートを構成するＮチャネル型トランジスタＮＡｊおよびＰチャネル型トランジスタＰＡｊのゲート端子には、Ａ制御信号ＡＳＷＡおよびＡ反転制御信号ＡＳＷＡ＿Ｂがそれぞれ与えられ、第２のＣＭＯＳ伝送ゲートを構成するＮチャネル型トランジスタＮＢｊおよびＰチャネル型トランジスタＰＢｊのゲート端子には、Ｂ制御信号ＡＳＷＢおよびＢ反転制御信号ＡＳＷＢ＿Ｂがそれぞれ与えられる。

上記のようなデマルチプレクサ４１１～４１ｍが使用される本実施形態の表示装置も、上記第２の実施形態の表示装置と同様に動作する。ただし、各デマルチプレクサ４１ｊに含まれる各スイッチング素子は、本実施形態ではＣＭＯＳ伝送ゲートにより実現されているので、当該スイッチング素子のオン抵抗Ｒｏｎは、上記第２の実施形態における各デマルチプレクサ４１ｊに含まれる各スイッチング素子のオン抵抗Ｒｏｎよりも小さい。このため、上記第２の実施形態に比べ、隣接ソースライン間での充電率の差が小さくなり（図５参照）、図７に示すような表示上の不具合（縞状ムラの発生）が緩和される。

図１７は、上記と同様の構成を備えるＳＳＤ方式の従来のアクティブマトリクス型表示装置（以下「第３従来例」という）におけるデマルチプレクス回路４０のレイアウトパターンを説明するためのレイアウト図である。この第３従来例においても、デマルチプレクス回路４０におけるｍ個のデマルチプレクサ４１１～４１ｍが隣接する３個のデマルチプレクサを１セットとしてグループ化されている。この第３従来例では、図１５に示すように各デマルチプレクサ４１ｊは、第１および第２のＣＯＳ伝送ゲートを構成する４個の接続制御トランジスタＮＡｊ，ＰＡｊ，ＮＢｊ，ＰＢｊを含むので、３個のデマルチプレクサからなる１つのセットには１２個の接続制御トランジスタが含まれている。図１７に示すように、これら１２個の接続制御トランジスタは、１つのデマルチプレクサに含まれる４個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置される。ここで、各デマルチプレクサ４１ｊのレイアウトパターンは、２個のＮチャネル型トランジスタＮＡｊ，ＮＢｊと２個のＰチャネル型トランジスタＰＡｊ，ＰＢｊとがソースラインに垂直な方向に位置をずらしつつソースラインの延在方向に並ぶように構成されており、各デマルチプレクサ４１ｊにおいて、２個のＮチャネル型トランジスタＮＡｊ，ＮＢｊに対し２個のＰチャネル型トランジスタＰＡｊ，ＰＢｊをソースラインの垂直な方向にずらす向きは、１つのセットにおける１２個の接続制御トランジスタを１つのデマルチプレクサに含まれる４個の接続制御トランジスタを単位としてソースラインに垂直な方向に位置を順にずらす向きとは、互いに逆になっている。

図１７において、各ソースラインＳＬＸｊにデータ信号ＤＸｊを供給するデマルチプレクス回路内の経路のレイアウトパターン（経路レイアウトパターン）に着目すると（ｊ＝1～ｍ；Ｘ＝Ａ，Ｂ）、同一セット内の隣接するソースラインついては、それらの経路レイアウトパターンの間の相違は比較的小さい。しかし、上記第２従来例と同様（図１３）、ｊ＋２番目のＢソースラインＳＬＢj+2とｊ＋３番目のＡソースラインＳＬＡj+3のように、隣接するソースラインのうち一方が接続されるデマルチプレクサと他方が接続されるデマルチプレクサとが互いに異なるセットに含まれる場合、当該隣接するソースラインについての経路レイアウトパターンが大きく異なり、一方のソースライン（ＳＬＢj+2）の長さと他方のソースライン（ＳＬＡj+3）の長さも大きく異なる。これにより、当該一方のソースライン（ＳＬＢj+2）をそれに与えられるデータ信号ＤＢj+2の電圧で充電するときの充電率と当該他方のソースライン（ＳＬＲj+3）をそれに与えられるデータ信号ＤＲj+3の電圧で充電するときの充電率との間で大きな差が生じる。したがって、第３従来例においても、全画面が同一階調で表示されるように各ソースラインを駆動しても、図７に示すような縞状のムラが視認されることがある。

これに対し本実施形態では、図７に示すような縞状のムラの発生を抑制すべく、デマルチプレクス回路４０につき図１８に示すようなレイアウトパターンが採用されている。すなわち、上記第３従来例と同様、１つのセットにおける１２個の接続制御トランジスタが１つのデマルチプレクサに含まれる４個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置されるが（図１７参照）、上記第３従来例とは異なり、隣接するどの２つのセットにおいても、一方のセットの３個のデマルチプレクサにおける１２個のトランジスタを４個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと、他方のセットの３個のデマルチプレクサにおける１２個のトランジスタを４個のトランジスタを単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている。すなわち、デマルチプレクス回路４０のレイアウトパターンは、上記第１および第２の実施形態と同様（図６、図１４）、セット毎にずれ方向が交互に反転する斜め配置構成となっている。

このような本実施形態によれば、ソースラインＳＬＸｊ（ｊ＝１～ｍ；Ｘ＝Ａ，Ｂ）の長さは相違するが、上記第１および第２の実施形態と同様、隣接するいずれのソースラインについても、それらに対応する経路レイアウトパターンの間の相違は比較的小さく、隣接するソースラインの長さが大きく異なることはない。このため、隣接するソースラインの間でそれらを駆動するときの充電率に大きな相違は生じない。その結果、狭い画素ピッチに対応すべくデマルチプレクス回路のレイアウトパターンを斜め位置構成とした表示装置において、図７に示すような縞状のムラの発生が抑制され、全画面が同一階調で表示されるように各ソースラインを駆動した場合には、図８に示すような表示（輝度分布）が得られ、縞状のムラは視認されない。

上記第３実施形態では、各デマルチプレクサ４１ｊは、図１９Ａに示すように、２個のＣＭＯＳ伝送ゲートを含み、これら２個のＣＭＯＳ伝送ゲートは、２個のＮチャネル型トランジスタＮＡｊ,ＮＢｊと２個のＰチャネル型トランジスタＰＡｊ,ＰＢｊを用いて実現されている。このデマルチプレクサ４１ｊのレイアウトパターンは、図１８または図１９Ｂに示すように、２個のＰチャネル型トランジスタＰＡｊ，ＰＢｊと２個のＮチャネル型トランジスタＮＡｊ，ＮＢｊとがソースラインに垂直な方向に位置をずらしつつソースラインの延在方向に並ぶ配置とすることができるが、このような配置構成に限定されない。例えば、各デマルチプレクサ４１ｊにおける２個のＮチャネル型トランジスタＮＡｊ，ＮＢｊと２個のＰチャネル型トランジスタＰＡｊ，ＰＢｊとが図１９Ｃに示すようにソースラインに垂直な方向に並ぶ配置としてもよい。このことは、デマルチプレクス回路４０におけるスイッチング素子としてＣＭＯＳ伝送ゲートを使用する後述の第４の実施形態（図２３参照）等においても同様である。

＜４．第４の実施形態＞
次に、第４の実施形態に係るアクティブマトリクス基板１００を備えるＳＳＤ方式の液晶表示装置（以下「第４の実施形態の表示装置」という）について説明する。この第４の実施形態の表示装置の全体的な構成は、デマルチプレクス回路４０の構成を除き、実質的に上記第３の実施形態の表示装置と同様であるので（図１５参照）、同一または対応する部分については、同一の参照符号を付すものとし図示および詳しい説明を省略する。

図２０は、本実施形態に係るアクティブマトリクス基板１００におけるデマルチプレクス回路４０の構成を示す回路図である。図２０に示すように、本実施形態においても、上記第３の実施形態と同様（図１５）、デマルチプレクス回路４０における各デマルチプレクサ４１ｊは、互いに並列に接続されたＮチャネル型トランジスタＮＡｊとＰチャネル型トランジスタＰＡｊからなる第１のＣＭＯＳ伝送ゲート、および、互いに並列に接続されたＮチャネル型トランジスタＮＢｊとＰチャネル型トランジスタＰＢｊからなる第２のＣＭＯＳ伝送ゲートにより、実現されている（ｊ＝１～ｍ）。

本実施形態では、デマルチプレクス回路４０において各デマルチプレクサ４１ｊ（ｊ＝１～ｍ）に、逆多重化制御信号Ｓｓｗとして上記第３の実施形態における制御信号ＡＳＷＡ，ＡＳＷＢ，ＡＳＷＡ＿Ｂ，ＡＳＷＢ＿Ｂに相当する４種類の制御信号を各デマルチプレクサ４１ｊ（ｊ＝１～ｍ）に伝達するための信号線の構成が上記第３の実施形態における構成と相違する。すなわち上記第３の実施形態では、図１５に示すように、逆多重化制御信号Ｓｓｗとして、Ａ制御信号ＡＳＷＡ、Ｂ制御信号ＡＳＷＢ、Ａ反転制御信号ＡＳＷＡ＿Ｂ、Ｂ反転制御信号ＡＳＷＢ＿Ｂを各デマルチプレクサ４１ｊに伝達するための４本の制御信号線がデマルチプレクス回路４０内に設けられている。これに対し本実施形態では、図２０に示すように、逆多重化制御信号Ｓｓｗとして、第１Ａ制御信号ＡＳＷ１Ａ、第２Ａ制御信号ＡＳＷ２Ａ、第１Ｂ制御信号ＡＳＷ１Ｂ、第２Ｂ制御信号ＡＳＷ２Ｂ、第１Ａ反転制御信号ＡＳＷ１Ａ＿Ｂ、第２Ａ反転制御信号ＡＳＷ２Ａ＿Ｂ、第１Ｂ反転制御信号ＡＳＷ１Ｂ＿Ｂ、第２Ｂ反転制御信号ＡＳＷ２Ｂ＿Ｂを伝達するための８本の制御信号線がデマルチプレクス回路４０内に設けられている。

図２１は、本実施形態におけるデマルチプレクス回路４０の動作を説明するためのタイミングチャートである。図２１に示すように、本実施形態においてソースドライバ３０からデマルチプレクス回路４０のデマルチプレクサ４１１～４１ｍに対応する入力端子Ｔｄ１～Ｔｄｍにそれぞれ与えられるビデオ信号としての多重化データ信号Ｄｏ１～Ｄｏｍは、上記第２および第３の実施形態における多重化データ信号Ｄｏ１～Ｄｏｍと同じである（図１２、図１６参照）。

また図２１に示すように、本実施形態においてデマルチプレス回路４０に与えられる逆多重化制御信号Ｓｓｗのうち、第１および第２Ａ制御信号ＡＳＷ１Ａ，ＡＳＷ２Ａは第３の実施形態におけるＡ制御信号ＡＳＷＡと同じ信号であり、第１および第２Ｂ制御信号ＡＳＷ１Ｂ，ＡＳＷ２Ｂは第３の実施形態におけるＢ制御信号ＡＳＷＢと同じ信号であり、第１および第２Ａ反転制御信号ＡＳＷ１Ａ＿Ｂ，ＡＳＷ２Ａ＿Ｂは第３の実施形態におけるＡ反転制御信号ＡＳＷＡ＿Ｂと同じ信号であり、第１および第２Ｂ反転制御信号ＡＳＷ１Ｂ＿Ｂ，ＡＳＷ２Ｂ＿Ｂは第３の実施形態におけるＢ反転制御信号ＡＳＷＢ＿Ｂと同じ信号である（図１６参照）。このような第１および第２Ａ制御信号ＡＳＷ１Ａ，ＡＳＷ２Ａ、第１および第２Ｂ制御信号ＡＳＷ１Ｂ，ＡＳＷ２Ｂ、第１および第２Ａ反転制御信号ＡＳＷ１Ａ＿Ｂ，ＡＳＷ２Ａ＿Ｂ、第１および第２Ｂ反転制御信号ＡＳＷ１Ｂ＿Ｂ，ＡＳＷ２Ｂ＿Ｂが、表示制御回路２０により生成され、逆多重化制御信号Ｓｓｗとしてデマルチプレクス回路４０に与えられる。

既述のようにデマルチプレクス回路４０では、これら第１Ａ制御信号ＡＳＷ１Ａ、第２Ａ制御信号ＡＳＷ２Ａ、第１Ｂ制御信号ＡＳＷ１Ｂ、第２Ｂ制御信号ＡＳＷ２Ｂ、第１Ａ反転制御信号ＡＳＷ１Ａ＿Ｂ、第２Ａ反転制御信号ＡＳＷ２Ａ＿Ｂ、第１Ｂ反転制御信号ＡＳＷ１Ｂ＿Ｂ、第２Ｂ反転制御信号ＡＳＷ２Ｂ＿Ｂをそれぞれ伝達する８本の制御信号（以下、これらの８本の制御信号線を、それぞれ、「第１Ａ制御信号線ＣＬ１Ａ」、「第２Ａ制御信号線ＣＬ２Ａ」、「第１Ｂ制御信号線ＣＬ１Ｂ」、「第２Ｂ制御信号線ＣＬ２Ｂ」、「第１Ａ反転制御信号線ＣＬ１Ａ＿Ｂ」、「第２Ａ反転制御信号線ＣＬ２Ａ＿Ｂ」、「第１Ｂ反転制御信号線ＣＬ１Ｂ＿Ｂ」、「第２Ｂ反転制御信号線ＣＬ２Ｂ＿Ｂ」という）が配設されている。以下では、第１Ａ制御信号線ＣＬ１Ａ、第１Ｂ制御信号線ＣＬ１Ｂ、第１Ａ反転制御信号線ＣＬ１Ａ＿Ｂ、第１Ｂ反転制御信号線ＣＬ１Ｂ＿Ｂを「１連目の制御信号線」といい、第２Ａ制御信号線ＣＬ２Ａ、第２Ｂ制御信号線ＣＬ２Ｂ、第２Ａ反転制御信号線ＣＬ２Ａ＿Ｂ、第２Ｂ反転制御信号線ＣＬ２Ｂ＿Ｂを「２連目の制御信号線」という。

本実施形態におけるデマルチプレクス回路４０では、ｍ個のデマルチプレクサ４１１～４１ｍのうち、ｍ／２個のデマルチプレクサは１連目の制御信号線に接続されており、他のｍ／２個のデマルチプレクサは２連目の制御信号線に接続されている（ｍは偶数とする）。図２０に示す構成例では、１連目の制御信号線への接続と２連目の制御信号線への接続とが３個のデマルチプレクサ毎に交互に入れ替わる。したがって、例えば第１から第３のデマルチプレクサ４１１～４１３のそれぞれにおいて、第１のＣＭＯＳ伝送デートにおけるＮチャネル型トランジスタＮＡｊおよびＰチャネル型トランジスタＰＡｊのゲート端子には、第１Ａ制御信号線ＣＬ１Ａおよび第１Ａ反転制御信号線ＣＬ１Ａ＿Ｂがそれぞれ接続され、第２のＣＭＯＳ伝送デートにおけるＮチャネル型トランジスタＮＢｊおよびＰチャネル型トランジスタＰＢｊのゲート端子には、第１Ｂ制御信号線ＣＬ１Ｂおよび第１Ｂ反転制御信号線ＣＬ１Ｂ＿Ｂがそれぞれ接続されており（ｊ＝１～３）、例えば第４から第６のデマルチプレクサ４１４～４１６のそれぞれにおいて、第１のＣＭＯＳ伝送デートにおけるＮチャネル型トランジスタＮＡｊおよびＰチャネル型トランジスタＰＡｊのゲート端子には、第２Ａ制御信号線ＣＬ２Ａおよび第２Ａ反転制御信号線ＣＬ２Ａ＿Ｂがそれぞれ接続され、第２のＣＭＯＳ伝送デートにおけるＮチャネル型トランジスタＮＢｊおよびＰチャネル型トランジスタＰＢｊのゲート端子には、第２Ｂ制御信号線ＣＬ２Ｂおよび第２Ｂ反転制御信号線ＣＬ２Ｂ＿Ｂがそれぞれ接続されている（ｊ＝４～６）。

このような構成（以下「ＳＳＤ２連駆動構成」という）により、本実施形態では、上記第３の実施形態において逆多重化制御信号Ｓｓｗとしての制御信号ＡＳＷＡ，ＡＳＷＢ，ＡＳＷＡ＿Ｂ，ＡＳＷＢ＿Ｂに相当する４種類の制御信号（ＡＳＷ１Ａ，ＡＳＷ２Ａ），（ＡＳＷ１Ｂ、ＡＳＷ２Ｂ），（ＡＳＷ１Ａ＿Ｂ，ＡＳＷ２Ａ＿Ｂ），（ＡＳＷ１Ｂ＿Ｂ、ＡＳＷ２Ｂ＿Ｂ）のそれぞれを伝達するために２本ずつ制御信号線が設けられている。

図２２は、上記と同様の構成を備えるＳＳＤ方式の従来のアクティブマトリクス型表示装置（以下「第４従来例」という）におけるデマルチプレクス回路４０のレイアウトパターンを説明するためのレイアウト図である。図２２に示すように、逆多重化制御信号Ｓｓｗとしての制御信号ＡＳＷ１Ａ，ＡＳＷ２Ａ，ＡＳＷ１Ｂ、ＡＳＷ２Ｂ，ＡＳＷ１Ａ＿Ｂ，ＡＳＷ２Ａ＿Ｂ，ＡＳＷ１Ｂ＿Ｂ、ＡＳＷ２Ｂ＿Ｂをそれぞれ伝達する第１Ａ制御信号線ＣＬ１Ａ、第２Ａ制御信号線ＣＬ２Ａ、第１Ｂ制御信号線ＣＬ１Ｂ、第２Ｂ制御信号線ＣＬ２Ｂ、第１Ａ反転制御信号線ＣＬ１Ａ＿Ｂ、第２Ａ反転制御信号線ＣＬ２Ａ＿Ｂ、第１Ｂ反転制御信号線ＣＬ１Ｂ＿Ｂ、第２Ｂ反転制御信号線ＣＬ２Ｂ＿Ｂからなる８本の制御信号線が配設されている。

この第４従来例においても、デマルチプレクス回路４０におけるｍ個のデマルチプレクサ４１１～４１ｍが隣接する３個のデマルチプレクサを１セットとしてグループ化されており、図２２を図１７と比較すればわかるように、この第４従来例におけるデマルチプレクス回路４０のレイアウトパターンは、上記制御信号線ＣＬ１Ａ，ＣＬ２Ａ，ＣＬ１Ｂ，ＣＬ２Ｂ，ＣＬ１Ａ＿Ｂ，ＣＬ２Ａ＿Ｂ，ＣＬ１Ｂ＿Ｂ，ＣＬ２Ｂ＿Ｂに関連するレイアウトパターンを除き、上記第３従来例におけるデマルチプレクス回路４０のレイアウトパターンと同じである。したがって、図２２に示すように、上記第３従来例と同様（図１７）、ｊ＋２番目のＢソースラインＳＬＢj+2とｊ＋３番目のＡソースラインＳＬＡj+3のように、隣接するソースラインのうち一方が接続されるデマルチプレクサと他方が接続されるデマルチプレクサとが互いに異なるセットに含まれる場合、当該隣接するソースラインについての経路レイアウトパターンが大きく異なり、一方のソースライン（ＳＬＢj+2）の長さと他方のソースライン（ＳＬＡj+3）の長さも大きく異なる。これにより、当該一方のソースライン（ＳＬＢj+2）をそれに与えられるデータ信号ＤＢj+2の電圧で充電するときの充電率と当該他方のソースライン（ＳＬＲj+3）をそれに与えられるデータ信号ＤＲj+3の電圧で充電するときの充電率との間で大きな差が生じる。したがって、第４従来例においても、上記第３従来例と同様、全画面が同一階調で表示されるように各ソースラインを駆動しても、図７に示すような縞状のムラが視認されることがある。

これに対し本実施形態では、図７に示すような縞状のムラの発生を抑制すべく、デマルチプレクス回路４０のレイアウトパターンは、上記第３の実施形態と同様（図１８）、セット毎にずれ方向が交互に反転する斜め配置構成となっている。すなわち、本実施形態では、デマルチプレクス回路４０につき図２３に示すようなレイアウトパターンが採用されており、隣接するどの２つのセットにおいても、一方のセットの３個のデマルチプレクサにおける１２個のトランジスタを１つのデマルチプレクサにおける４個のトランジスタ（２個のＣＭＯＳ伝送ゲート）を単位としてソースラインに垂直な方向にずらす向きと、他方のセットの３個のデマルチプレクサにおける１２個のトランジスタを１つのデマルチプレクサにおける４個のトランジスタ（２個のＣＭＯＳ伝送ゲート）を単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている。

このような本実施形態によれば、ソースラインＳＬＸｊ（ｊ＝１～ｍ；Ｘ＝Ａ，Ｂ）の長さは相違するが、上記第１から第３の実施形態と同様（図６、図１４、図１８）、隣接するいずれのソースラインについても、それらに対応する経路レイアウトパターンの間の相違は比較的小さく、隣接するソースラインの長さが大きく異なることはない。このため、隣接するソースラインの間でそれらを駆動するときの充電率に大きな相違は生じない。その結果、狭い画素ピッチに対応すべくデマルチプレクス回路のレイアウトパターンを斜め位置構成とした表示装置において、図７に示すような縞状のムラの発生が抑制され、全画面が同一階調で表示されるように各ソースラインを駆動した場合には、図８に示すような表示（輝度分布）が得られ、縞状のムラは視認されない。

また本実施形態では、既述のように、上記第３の実施形態における逆多重化制御信号Ｓｓｗとしての制御信号ＡＳＷＡ，ＡＳＷＢ，ＡＳＷＡ＿Ｂ，ＡＳＷＢ＿Ｂに相当する４種類の制御信号のそれぞれを伝達するために２本ずつ制御信号線が設けられる構成（ＳＳＤ２連駆動構成）が採用されているので（図２０参照）、図２４に示すように、上記第３の実施形態に比べ、制御信号線１本当たりの負荷が１／２となり、制御信号ＡＳＷ１Ａ，ＡＳＷ２Ａ，ＡＳＷ１Ｂ，ＡＳＷ２Ｂ，ＡＳＷ１Ａ＿Ｂ，ＡＳＷ２Ａ＿Ｂ，ＡＳＷ１Ｂ＿Ｂ、ＡＳＷ２Ｂ＿Ｂの波形鈍りが小さくなる。なお図２４は、デマルチプレクス回路４０の入力端における制御信号ＡＳＷ１Ａ，ＡＳＷ２Ａ，ＡＳＷ１Ｂ，ＡＳＷ２Ｂのいずれかの制御信号ＡＳＷｋＸ（ｋ＝１または２、Ｘ＝ＡまたはＢ）の電圧Ｖｉｎ＿ａｓｗの波形、および、当該制御信号ＡＳＷｋＸがデマルチプレクス回路４０内のいずれかのトランジスタＮＡｊまたはＮＢｊのゲート端子に与えられるときの当該制御信号ＡＳＷｋＸの電圧Ｖａｓｗの波形を示している。図２４からわかるように、このようなＳＳＤ２連駆動構成が採用された本実施形態によれば、上記第３の実施形態のように上記制御信号ＡＳＷＡ，ＡＳＷＢ，ＡＳＷＡ＿Ｂ，ＡＳＷＢ＿Ｂのそれぞれを伝達するために１本ずつ制御信号線が設けられる構成（以下「ＳＳＤ１連駆動構成」という）に比べ（図１５参照）、デマルチプレクス回路４０内の各トランジスタのゲート端子に与えられる制御信号の電圧Ｖａｓｗの波形鈍りが小さくなり、当該トランジスタのオン期間が長くなる。その結果、各ソースラインをビデオ信号としての多重化データ信号Ｄｏｊで充電するための時間を十分に確保できるようになり、充電率が向上する。したがって本実施形態では、このようなＳＳＤ２連駆動構成も、図７に示すような縞状のムラの抑制に寄与する。

なお本実施形態では、逆多重化制御信号Ｓｓｗを構成する複数種類の制御信号（上記第３の実施形態では４種類の制御信号ＡＳＷＡ，ＡＳＷＢ，ＡＳＷＡ＿Ｂ，ＡＳＷＢ＿Ｂ）のそれぞれを伝達するために２本ずつ制御信号線が設けられる構成すなわちＳＳＤ２連駆動構成が採用されているが（図２０）、これに代えて、当該複数種類の制御信号のそれぞれを伝達するために３本以上の所定本数ずつ制御信号線が設けられる構成を採用してもよい。すなわち、各デマルチプレクサ４１ｊ（に含まれる接続制御トランジスタ）に必要な制御信号の数の２倍以上の本数の制御信号線をデマルチプレクス回路４０に配設する構成を採用すれば、逆多重化制御信号Ｓｓｗを構成する複数種類の制御信号を伝達するための制御信号線の１本当たりの負荷を低減し、本実施形態と同様の効果を得ることができる。

ところで本実施形態においても、第１から第３の実施形態と同様、デマルチプレクス回路４０におけるｍ個のデマルチプレクサ４１１～４１ｍが隣接する複数個のデマルチプレクサを１セットとしてグループ化され、各セットに含まれるトランジスタが所定数のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置され、かつ、隣接するどの２つのセットにおいても、一方のセットに含まれるトランジスタの位置を当該所定数のトランジスタを単位としてソースラインに垂直な方向にずらす向きと、他方のセットに含まれるトランジスタの位置を当該所定数のトランジスタを単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている。すなわち、デマルチプレクス回路４０のレイアウトパターンにつきずれ方向交互反転の斜め配置構成が採用されている。ここで、当該一方のセットに含まれるトランジスタを当該所定数のトランジスタを単位としてソースラインに垂直な方向にずらす向きと同じ向きでソースラインに垂直な方向にずらすようにトランジスタが配置されるセットを「α部」と呼び、当該他方のセットに含まれるトランジスタを当該所定数のトランジスタを単位としてソースラインに垂直な方向にずらす向きと同じ向きでソースラインに垂直な方向にずらすようにトランジスタが配置されるセットを「β部」と呼ぶものとする。

本実施形態におけるデマルチプレクス回路４０において、全てのα部に対し１連目の制御信号線ＣＬ１Ａ，ＣＬ１Ｂ，ＣＬ１Ａ＿Ｂ，ＣＬ１Ｂ＿Ｂまたは２連目の制御信号線ＣＬ２Ａ，ＣＬ２Ｂ，ＣＬ２Ａ＿Ｂ，ＣＬ２Ｂ＿Ｂのいずれか一方のみを接続し、全てのβ部に対し１連目の制御信号線ＣＬ１Ａ，ＣＬ１Ｂ，ＣＬ１Ａ＿Ｂ，ＣＬ１Ｂ＿Ｂまたは２連目の制御信号線ＣＬ２Ａ，ＣＬ２Ｂ，ＣＬ２Ａ＿Ｂ，ＣＬ２Ｂ＿Ｂの他方のみを接続すると、アクティブマトリクス基板１００の製造時において異なるレイヤ間でソースラインに垂直な方向にパターンがずれて形成された場合、α部が接続される制御信号線とβ部が続される制御信号との間で負荷に差が生じる可能性がある。このような負荷における差が生じると、α部に接続されるソースラインとβ部に接続されるソースラインとの間で充電率に差が生じ、その結果、図７に示すような縞状のムラが表示部１０１において視認されるおそれがある。

したがって、このような縞状のムラの発生を抑制すべく、デマルチプレクス回路４０に含まれるα部を１連目の制御信号線と２連目の制御信号線に均等に接続するとともに、デマルチプレクス回路４０に含まれるβ部を１連目の制御信号線と２連目の制御信号線に均等に接続するのが好ましい。例えば、ソースラインに垂直な方向にα部、β部、α部、β部、…と並ぶデマルチプレクサのセットに対して、図２５に示すように、１連目の制御信号線、１連目の制御信号線、２連目の制御信号線、２連目の制御信号線、…をそれぞれ接続するか、または、図２６に示すように、１連目の制御信号線、２連目の制御信号線、２連目の制御信号線、１連目の制御信号線、…をそれぞれ接続するのが好ましい。このようにすれば、デマルチプレクス回路４０に含まれるα部とβ部のいずれについても、その半分は１連目の制御信号線に接続され、残りの半分は２連目の制御信号線に接続される。

＜５．第５の実施形態＞
次に、第５の実施形態に係るアクティブマトリクス基板１００を備えるＳＳＤ方式の液晶表示装置（以下「第５の実施形態の表示装置」という）について説明する。この第５の実施形態の表示装置の全体的な構成は、上記第１の実施形態の表示装置と同様であるので（図１～図３）、同一または対応する部分については、同一の参照符号を付すものとする。本実施形態におけるデマルチプレクス回路４０は、その回路構成については上記第１の実施形態と同様であるが（図２参照）、そのレイアウトパターンは上記第１の実施形態と相違する。本実施形態におけるその他の点については、上記第１の実施形態と同様の構成を有しているので、説明を省略する。

既述のように、上記第１の実施形態におけるデマルチプレクス回路のレイアウトパターンでは、デマルチプレクス回路４０におけるｍ個のデマルチプレクサ４１１～４１ｍが隣接する３個のデマルチプレクサを１セットとしてグループ化され、各セットに含まれる９個のトランジスタが３個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置され、かつ、隣接するどの２つのセットにおいても、一方のセットに含まれるトランジスタを３個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと、他方のセットに含まれるトランジスタを３個のトランジスタを単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている（図６）。ここで、上記第４の実施形態と同様、当該一方のセットに含まれるトランジスタを３個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと同じ向きでソースラインに垂直な方向にずらすようにトランジスタが配置されるセットを「α部」と呼び、当該他方のセットに含まれるトランジスタを３個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと同じ向きでソースラインに垂直な方向にずらすようにトランジスタが配置されるセットを「β部」と呼ぶものとする。

上記第１の実施形態における図６に示すレイアウトでは、単位となる３個のトランジスタＭＲｋ，ＭＧｋ，ＭＢｋ（ｋ＝１～ｍ）はソースラインに垂直な方向（図における左右方向）に並んでおり、当該３個のトランジスタのそれぞれにおけるゲートとドレインとのソースラインに垂直な方向（図における左右方向）における位置関係（ドレインがゲートの右側か左側か）は、Ｇ接続制御トランジスタＭＧｋについてはα部とβ部とで互いに逆となっている。ここでは、各トランジスタの導通端子のうち、ソースラインに接続される端子を「ドレイン」と呼び、ビデオ信号線（ソースドライバ３０の出力端子Ｔｏ１～Ｔｏｍとデマルチプレクス回路４０の入力端子Ｔｄ１～Ｔｄｍをそれぞれ接続する信号線）に接続される端子を「ソース」と呼ぶものとする（以下においても同様）。図６に示すように、α部におけるＧ接続制御トランジスタ（Ｇ制御信号ＡＳＷＧに接続されたトランジスタ）ではドレインがゲートの右側に配置されているが、β部におけるＧ接続制御トランジスタではドレインがゲートの左側に配置されている。なお、Ｒ接続制御トランジスタ（Ｒ制御信号ＡＳＷＲに接続されたトランジスタ）およびＢ接続制御トランジスタ（Ｂ制御信号ＡＳＷＢに接続されたトランジスタ）におけるゲートとドレインとの位置関係は同じである。

図２７は、本実施形態におけるデマルチプレクス回路４０のレイアウトパターンを説明するためのレイアウト図である。図２７に示すように、本実施形態におけるデマルチプレクス回路４０のレイアウトパターンは上記第１の実施形態と基本的に同じであり（図６）、デマルチプレクス回路４０におけるｍ個のデマルチプレクサ４１１～４１ｍが隣接する３個のデマルチプレクサを１セットとしてグループ化され、各セットに含まれる９個のトランジスタが３個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置されている。しかし本実施形態では、当該単位となる３個のトランジスタＭＲｋ，ＭＧｋ，ＭＢｋのそれぞれにおけるゲートとドレインとのソースラインに垂直な方向（図における左右方向）における位置関係は、これらの３個のトランジスタＭＲｋ，ＭＧｋ，ＭＢｋのいずれについてもα部とβ部とで互いに同じである。すなわち図２７に示すように、α部およびβ部のいずれにおいてもＲ接続制御トランジスタＭＲｋとＧ接続制御トランジスタＭＧｋとでソースが共通化されており、α部とβ部のいずれにおいても、当該３個のトランジスタＭＲｋ，ＭＧｋ，ＭＢｋのうち、Ｒ接続制御トランジスタＭＲｋについてはドレインがゲートの（図における）左側に配置され、Ｇ接続制御トランジスタＭＧｋおよびＢ接続制御トランジスタＭＢｋについてはドレインがゲートの（図における）右側に配置されている。

図２８は、デマルチプレクス回路におけるスイッチング素子としてのトランジスタのレイアウトパターンと引き込み電圧（フィールドスルー電圧）との関係を説明するための図である。いま、アクティブマトリクス基板１００の製造時に、ソースメタルに対してゲートメタルが（図における）左側にずれて形成された場合を考える。この場合、ドレインＤがゲートＧの（図における）右側に配置されているトランジスタＭαでは、ゲート・ドレイン間の寄生容量Ｃｇｄが本来の値（製造時にパターンずれがない場合の値）よりも小さくなり、ドレインＤがゲートＧの（図における）左側に配置されているトランジスタＭβでは、ゲート・ドレイン間の寄生容量Ｃｇｄが本来の値よりも大きくなる。その結果、デマルチプレクス回路４０におけるトランジスタがオン状態からオフ状態に変化するときに生じる引き込み電圧（絶対値）すなわち次式で与えられる電圧ΔＶは、図２８に示すトランジスタＭαでは本来の値よりも小さくなり、図２８に示すトランジスタＭβでは本来の値よりも大きくなる。
ΔＶ＝｛Cgd/(Cgd+Csl)｝｜VGon-VGoff｜ …（１）
ここで、Ｃｓｌはオン状態からオフ状態に変化するトランジスタに接続されるソースラインの配線容量であってＣｓｌ＝Ｃｓｌｄ＋Ｃ２であり、Ｃｓｌｄは当該ソースラインのうち表示部１０１における部分の配線容量であり、Ｃ２は当該ソースラインのうちデマルチプレクス回路４０における部分の配線容量であり、ＶＧｏｎは当該トランジスタをオンさせるときにそのゲート端子に与えられる電圧であり、ＶＧｏｆｆは当該トランジスタをオフさせるときにそのゲート端子に与えられる電圧である。

上記第１の実施形態では、α部におけるＧ接続制御トランジスタＭＧｋが図２８に示すトランジスタＭαに相当し、β部におけるＧ接続制御トランジスタＭＧｋが図２８に示すトランジスタＭβに相当する（図６参照）。このため、全画面が同一階調で表示されるように各ソースラインを駆動しても、図３０に示すようなブロック別れが視認されることがある。このようなブロック別れは、ソースドライバ３０からデマルチプレクス回路４０に入力される多重化データ信号Ｄｏｊ（ｊ＝１～ｍ）の多重度が奇数の場合に発生しうる現象である。したがって、この場合、本実施形態のように、α部とβ部とで対応するトランジスタ（Ｒ，Ｇ，Ｂのうち同色に対応する接続制御トランジスタ）において、ドレインＤとゲートＧとの位置関係（図における左側か右側か）を揃えるのが好ましい。

図２９は、デマルチプレクス回路におけるスイッチング素子としてのトランジスタでの引き込み電圧を抑制するためのレイアウトパターンを説明するための図である。ここでも、アクティブマトリクス基板１００の製造時に、ソースメタルに対してゲートメタルが（図における）左側にずれて形成された場合を考える。この場合、図２９に示す２つのトランジスタＭα，Ｍβのいずれにおいても、ドレインＤがゲートＧの（図における）右側に配置されているので、ゲート・ドレイン間の寄生容量Ｃｇｄが本来の値よりも小さくなり、その結果、デマルチプレクス回路４０におけるトランジスタがオン状態からオフ状態に変化するときに生じる引き込み電圧（絶対値）すなわち上記式（１）で与えられる電圧ΔＶは、本来の値よりも小さくなる。本実施形態では、α部におけるＧ接続制御トランジスタＭＧｋが図２９に示すトランジスタＭαに相当し、β部におけるＧ接続制御トランジスタＭＧｋが図２９に示すトランジスタＭβに相当する（図２７参照）。このように、α部とβ部とで対応するトランジスタ（Ｒ，Ｇ，Ｂのうち同色に対応する接続制御トランジスタ）において、ドレインＤとゲートＧとの位置関係（図における左側か右側か）が同一であれば、すなわちドレインＤがゲートＧに対して同じ側に配置されていれば、アクティブマトリクス基板１００の製造時のばらつきによりソースメタルに対しゲートメタルがずれて形成されたとしても、全画面が同一階調で表示されるように各ソースラインを駆動した場合に、ブロック別れが発生せず、図３１に示すような均一な階調表示が得られる。

＜６．第６の実施形態＞
上記第１から第５の実施形態は、ＳＳＤ方式の液晶表示装置におけるデマルチプレクス回路のレイアウトパターンに特徴を有しているが（図６、図１４、図１８、２３、図２７参照）、以下に述べるように液晶表示装置のアクティブマトリクス基板におけるビデオ検査回路についても同様の特徴を有するレイアウトパターンを採用することができる。以下、そのようなビデオ検査回路を備えるアクティブマトリクス基板を第６の実施形態として説明する。なお、本実施形態に係るアクティブマトリクス基板は、ビデオ検査回路６０が設けられている点を除き、上記第１の実施形態に係るアクティブマトリクス基板と同様の構成を有しているので（図２参照）、同一または対応する部分については同一の参照符号を付して詳しい説明を省略する。

図３２は、本実施形態に係るアクティブマトリクス基板におけるビデオ検査回路６０の構成を説明するための回路図である。図３２に示すように、本実施形態に係るアクティブマトリクス基板では、表示部１０１に対してデマルチプレクス回路４０と反対側にビデオ検査回路６０が設けられており、３ｍ本のソースラインＳＬＲ１，ＳＬＧ１，ＳＬＢ１～ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍの端部のうちデマルチプレクス回路４０が接続されている端部とは反対側の端部にビデオ検査回路６０が接続されている。このビデオ検査回路６０は、３ｍ本のソースラインＳＬＲ１，ＳＬＧ１，ＳＬＢ１～ＳＬＲｍ，ＳＬＧｍ，ＳＬＢｍにそれぞれ接続された３ｍ個のスイッチング素子としての接続制御トランジスタＴＲ１，ＴＧ１，ＴＢ１～ＴＲｍ，ＴＧｍ，ＴＢｍと、外部から与えられる検査用ビデオ信号ＶＴＡｉｎ，ＶＴＢｉｎをそれぞれ伝達するための２本の検査用ビデオ信号線と、当該３ｍ個の接続制御トランジスタＴＲ１，ＴＧ１，ＴＢ１～ＴＲｍ，ＴＧｍ，ＴＢｍのオン・オフを制御するための検査用制御信号ＴＳＷＲ，ＴＳＷＧ，ＴＳＷＢをそれぞれ伝達するための３本の検査用制御信号線とを含んでいる。表示部１０１における各ソースラインＳＬＸｊ（ｊ＝１～ｍ；Ｘ＝Ｒ，Ｇ，Ｂ）は、対応する接続制御トランジスタＴＸｊを介して当該２本の検査用ビデオ信号線のいずれかに接続され、各接続制御トランジスタＴＸｊのゲート端子は、検査用制御信号ＴＳＷＸを伝達する検査用制御信号線に接続されている。ビデオ検査回路６０における３ｍ個の接続制御トランジスタＴＲ１，ＴＧ１，ＴＢ１～ＴＲｍ，ＴＧｍ，ＴＢｍは、当該３本の検査用制御信号線によって検査用制御信号ＴＳＷＲ，ＴＳＷＧ，ＴＳＷＢがゲート端子にそれぞれ与えられ隣接して配置される３個の接続制御トランジスタＴＲｊ，ＴＧｊ，ＴＢｊを１組としてｍ組の接続制御トランジスタ群にグループ化されている。なお、図３２に示す例では、ビデオ検査回路６０には、２本の検査用ビデオ信号線が設けられているが、１本または３本以上の検査用ビデオ信号線が設けられていてもよく、本実施形態に係るアクティブマトリクス基板を含む表示パネルの外形仕様や検査内容に応じて適切な信号線数が決定される。

上記のように構成されたビデオ検査回路６０は、検査内容に応じた検査用表示データを検査用ビデオ信号ＶＴＡｉｎ，ＶＴＢｉｎ（これらのビデオ信号は、異なるソースラインに印加すべき検査用データ信号を必要に応じて時分割多重化したものである）として受け取り、それら検査用ビデオ信号ＶＴＡｉｎまたはＶＴＢｉｎを検査用制御信号ＴＳＷＸにより制御されるスイッチング素子としての接続制御トランジスタＴＸｊを介して各ソースラインＳＬＸｊ（ｊ＝１～ｍ；Ｘ＝Ｒ，Ｇ，Ｂ）に供給する。したがって、このビデオ検査回路６０は、各ソースラインＳＬＸｊに接続されたスイッチング素子としての接続制御トランジスタを備え、この接続制御トランジスタによって当該ソースラインＳＬＸｊへのビデオ信号としてのデータ信号の供給を制御する点で、上記第１から第５の実施形態におけるデマルチプレクス回路４０（図２、図１１、図１５等）と共通し、ビデオ検査回路６０およびデマルチプレクス回路４０は、上位概念的には同様の機能を有する信号供給制御回路と見なすことができる。このことから、表示部１０１における画素ピッチが狭い場合には、ビデオ検査回路６０のレイアウトパターンにおいても斜め配置構成が採用される。

図３３は、本実施形態に対応する従来のアクティブマトリクス基板（以下「第５従来例」という）におけるビデオ検査回路６０のレイアウトパターンを説明するためのレイアウト図である。このレイアウトパターンでは、ビデオ検査回路６０におけるｍ組の接続制御トランジスタ群が３組を１セットとしてグループ化され、各セットにおける３組の接続トランジスタ群に含まれる９個の接続制御トランジスタが１つの組の３個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置される（図３３において１つの組を構成する３個のトランジスタが点線で囲まれている。後述の図３４においても同様）。

図３３に示すレイアウトパターンでは、ｊ＋２番目のＢソースラインＳＬＢj+2とｊ＋３番目のＲソースラインＳＬＲj+3のように、隣接するソースラインのうち一方が接続される接続制御トランジスタと他方が接続される接続制御トランジスタとが互いに異なるセットに含まれる場合、当該隣接するソースラインについての経路レイアウトパターンが大きく異なり、一方のソースライン（ＳＬＢj+2）の長さと他方のソースライン（ＳＬＲj+3）の長さも大きく異なる。これにより、当該一方のソースライン（ＳＬＢj+2）をそれに与えられるデータ信号ＤＢj+2の電圧で充電するときの充電率と当該他方のソースライン（ＳＬＲj+3）をそれに与えられるデータ信号ＤＲj+3の電圧で充電するときの充電率との間で大きな差が生じ、その結果、上記第１から第４従来例と同様の表示上の問題（表示画面における縞状のムラ等）が生じうる。

これに対し本実施形態では、上記表示上の問題（縞状のムラ等）の発生を抑制すべく、ビデオ検査回路６０につき図３４に示すようなレイアウトパターンが採用されている。すなわち、上記第５従来例と同様、１つのセットにおける９個の接続制御トランジスタが１つの組の３個のトランジスタを単位としてソースラインに垂直な方向に位置を順にずらしつつソースラインの延在方向に並ぶように配置されるが、上記第５従来例とは異なり、隣接するどの２つのセットにおいても、一方のセットにおける９個の接続トランジスタを３個のトランジスタを単位としてソースラインに垂直な方向にずらす向きと、他方のセットにおける９個の接続制御トランジスタを３個のトランジスタを単位としてソースラインに垂直な方向にずらす向きとが、互いに逆になっている。すなわち、ビデオ検査回路６０のレイアウトパターンは、上記第１の実施形態（図６）等と同様、セット毎にずれ方向が交互に反転する斜め配置構成となっている。

このような本実施形態によれば、ソースラインＳＬＸｊ（ｊ＝１～ｍ；Ｘ＝Ｒ，Ｇ，Ｂ）の長さは相違するが、上記第１の実施形態と同様、隣接するいずれのソースラインについても、それらに対応する経路レイアウトパターンの間の相違は比較的小さく、隣接するソースラインの長さが大きく異なることはない。このため、隣接するソースラインの間でそれらに検査用ビデオ信号ＶＴＡｉｎまたはＶＴＢｉｎを与えるときの充電率に大きな相違は生じない。その結果、狭い画素ピッチに対応すべくビデオ検査回路のレイアウトパターンを斜め位置構成としたアクティブマトリクス基板において、表示上の問題（縞状のムラ等）の発生が抑制され、検査用ビデオ信号ＶＴＡｉｎ，ＶＴＢｉｎに基づく検査用表示を良好に行うことができる。

なお本実施形態では、表示部１０１に対してデマルチプレクス回路４０と反対側にビデオ検査回路６０が配置されているが（図３２）、デマルチプレクス回路４０と同じ側にビデオ検査回路６０を配置してもよい。また、図３２および図３４に示す例では、１つのセットが３組の接続制御トランジスタ群から構成されるが、１つのセットが２組または４組以上の接続制御トランジスタ群から構成されてもよい。

＜７．変形例など＞
本発明は上記実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。

例えば、上記第１から第５の実施形態では、各デマルチプレクサ４１ｊは２または３の多重度で時分割多重化された多重化データ信号Ｄｏｊを逆多重化するように構成されているが（ｊ＝１～ｍ）、４以上の多重度で時分割多重化された多重化データ信号Ｄｏｊを逆多重化するように構成されたデマルチプレクサ４１ｊを含むアクティブマトリクス基板にも本発明を適用することができる。

また、以上において、アクティブマトリクス基板を用いたＳＳＤ方式の液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。ＳＳＤ方式の表示装置であれば、液晶表示装置以外の表示装置、例えば有機ＥＬ（Electroluminescenece）表示装置にも本発明は適用可能である。

また、以上において説明した実施形態およびその変形例に係る表示装置の特徴をその性質に反しない限り任意に組み合わせて各種の変形例に係る表示装置を構成することもできる。

なお、上記第１～第６の実施形態のいずれにおいても、表示部１０１におけるソースラインのそれぞれにスイッチング素子としての接続制御トランジスタが接続されており、各ソースラインにデータ信号として与えるべきビデオ信号は、それに接続される接続制御トランジスタを介して当該ソースラインに与えられ、これにより、当該ソースラインの配線容量が充電される。この充電後、当該接続制御トランジスタがオン状態からオフ状態に変化するときに生じる引き込み電圧（絶対値）ΔＶは、既述の式（１）で与えられる。この式（１）によれば、引き込み電圧ΔＶは、当該ソースラインの配線容量Ｃｓｌによって異なり、その配線容量Ｃｓｌが大きくなるほど小さくなる。また、この配線容量Ｃｓｌは、当該ソースラインのうち表示部１０１における部分の配線容量Ｃｓｌｄとデマルチプレクス回路４０における部分の配線容量Ｃ２との和（Ｃｓｌｄ＋Ｃ２）である（図５参照）。ところで、この引き込み電圧ΔＶは、当該接続制御トランジスタがＮチャネル型であって当該ソースラインを負極性のデータ信号（ビデオ信号）で充電する場合、および、当該接続制御トランジスタがＰチャネル型であって当該ソースラインを正極性のデータ信号（ビデオ信号）で充電する場合には、ソースラインの充電率を上昇させる方向に働く。このため、これらの場合には、ソースラインが長くなって配線容量Ｃｓｌが大きくなると、既述のようにオン状態の接続制御トランジスタ（オン抵抗Ｒｏｎ）を流れる充電電流の増大（電圧降下の増大）によって当該ソースラインの充電率が低下するだけでなく（図５参照）、引き込み電圧（絶対値）ΔＶの減少によっても当該ソースラインの充電率が低下する。したがって、デマルチプレクス回路４０やビデオ検査回路６０のレイアウトパターンにおいてずれ方向相互反転の斜め配置構成を採用する上記第１～第６の実施形態（図６、図１４、図１８、図２３、図２７、図３４）は、隣接ソースライン間での引き込み電圧ΔＶの差を小さくする点からも、表示画面における縞状のムラの発生を抑制するうえで有効である。

２０ …表示制御回路
３０ …ソースドライバ（データ側駆動回路）
４０ …デマルチプレクス回路
５０ …ゲートドライバ（走査信号線駆動回路）
６０ …ビデオ検査回路
１００ …アクティブマトリクス基板
１０１ …表示部
４１１～４１ｍ …デマルチプレクサ
Ｔｏ１～Ｔｏｍ …ソースドライバの出力端子
Ｔｄ１～Ｔｄｍ …デマルチプレクス回路の入力端子
ＭＲｊ，ＭＧｊ，ＭＢｊ …接続制御トランジスタ（ｊ＝１～ｍ）
ＭＡｊ，ＭＢｊ …接続制御トランジスタ（ｊ＝１～ｍ）
ＳＬＲｊ，ＳＬＧｊ，ＳＬＢｊ …ソースライン（ｊ＝１～ｍ）
ＳＬＡｊ，ＳＬＢｊ …ソースライン（ｊ＝１～ｍ）
ＣＬ１Ａ，ＣＬ１Ｂ，ＣＬ１Ａ＿Ｂ，ＣＬ１Ｂ＿Ｂ…１連目の制御信号線
ＣＬ２Ａ，ＣＬ２Ｂ，ＣＬ２Ａ＿Ｂ，ＣＬ２Ｂ＿Ｂ…２連目の制御信号線
Ｓｓｗ …逆多重化制御信号
ＡＳＷＲ，ＡＳＷＧ，ＡＳＷＢ …逆多重化制御信号を構成する制御信号
ＡＳＷＡ，ＡＳＷＢ …逆多重化制御信号を構成する制御信号
Ｄｏ１～Ｄｏｍ …多重化データ信号（データ側出力信号、ビデオ信号）
ＴＳＷＲ，ＴＳＷＧ，ＴＳＷＢ …検査用制御信号
ＶＴＡｉｎ，ＶＴＢｉｎ …検査用ビデオ信号

Claims (13)

1. 複数の画素回路が形成された表示部を有するアクティブマトリクス基板であって、
   前記表示部に表示すべき画像を表すビデオ信号を前記複数の画素回路に伝達するための複数のデータ信号線と、
   前記複数のデータ信号線にそれぞれ対応する複数の接続制御スイッチング素子を含み、各データ信号線に印加すべきビデオ信号を対応する接続制御スイッチング素子を介して当該データ信号線に供給するように構成された信号供給制御回路と
   を備え、
   前記信号供給制御回路において、
   前記複数の接続制御スイッチング素子は、２以上のスイッチング素子を１セットとして複数セットのスイッチング素子群にグループ化されており、
   各セットの前記スイッチング素子群は、所定数のスイッチング素子を単位として前記複数のデータ信号線に垂直な方向に位置を順にずらしつつ前記複数のデータ信号線の延在方向に並ぶように配置され、かつ、隣接するどの２つのセットにおいても、一方のセットの前記スイッチング素子群の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きと、他方のセットの前記スイッチング素子群の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きとが、互いに逆である、アクティブマトリクス基板。
2. 前記信号供給制御回路は、２以上のデータ信号線を１組として前記複数のデータ信号線をグループ化することにより得られる複数組のデータ信号線群にそれぞれ対応する複数のデマルチプレクサを含み、当該複数のデマルチプレクサにそれぞれ対応する複数の入力端子を有するデマルチプレクス回路であり、
   前記デマルチプレクス回路は、前記複数の入力端子のそれぞれにおいて、当該入力端子に対応するデマルチプレクサに対応する組の前記２以上のデータ信号線に与えるべきビデオ信号である２以上のデータ信号を時分割多重化した多重化データを受け取り、
   各デマルチプレクサは、
   当該デマルチプレクサに対応する組における前記２以上のデータ信号線にそれぞれ対応する２以上の接続制御スイッチング素子を含み、
   当該デマルチプレクサに対応する入力端子に与えられる多重化データ信号を前記２以上の接続制御スイッチング素子で逆多重化することにより得られる２以上のデータ信号を前記２以上のデータ信号線にそれぞれ与えるように構成されており、
   前記デマルチプレクス回路において、
   前記複数のデマルチプレクサは、所定数のデマルチプレクサを１セットとして複数のセットにグループ化されており、
   各セットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子は、前記所定数のスイッチング素子を単位として前記複数のデータ信号線に垂直な方向に位置を順にずらしつつ前記複数のデータ信号線の延在方向に並ぶように配置され、かつ、隣接するどの２つのセットにおいても、一方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きと、他方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置が前記所定数のスイッチング素子を単位として前記垂直方向にずれる向きとが、互いに逆である、請求項１に記載のアクティブマトリクス基板。
3. 前記デマルチプレクス回路において、各セットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子は、１つのデマルチプレクサに含まれる接続制御スイッチング素子を単位として前記複数のデータ信号線に垂直な方向に位置を順にずらしつつ前記複数のデータ信号線の延在方向に並ぶように配置されている、請求項２に記載のアクティブマトリクス基板。
4. 各デマルチプレクサにおけるいずれの接続制御スイッチング素子も、Ｎチャネル型トランジスタまたはＰチャネル型トランジスタのいずれか一方のみにより構成されている、請求項３に記載のアクティブマトリクス基板。
5. 各デマルチプレクサにおけるいずれの接続制御スイッチング素子も、互い並列に接続されたＮチャネル型トランジスタおよびＰチャネル型トランジスタにより構成されている、請求項３に記載のアクティブマトリクス基板。
6. 各デマルチプレクサにおける各接続制御スイッチング素子を構成するＮチャネル型トランジスタおよびＰチャネル型トランジスタは、前記複数のデータ信号線の延在方向に並ぶように配置されている、請求項５に記載のアクティブマトリクス基板。
7. 各デマルチプレクサにおける各接続制御スイッチング素子を構成するＮチャネル型トランジスタおよびＰチャネル型トランジスタは、前記複数のデータ信号線に垂直な方向に並ぶように配置されている、請求項５に記載のアクティブマトリクス基板。
8. 前記デマルチプレクス回路には、各デマルチプレクサに含まれる接続制御スイッチング素子の制御に必要な複数種類の制御信号を各デマルチプレクサに伝達するための制御信号線として、当該複数種類の制御信号のそれぞれにつき２以上の制御信号線が配設されている、請求項２に記載のアクティブマトリクス基板。
9. 前記デマルチプレクス回路において、前記一方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置を記所定数のスイッチング素子を単位として前記垂直方向にずらす向きと同じ向きで前記垂直方向にずらすように接続制御スイッチング素子が配置されるセットが、前記複数種類の制御信号のそれぞれにつき配設される前記２以上の制御信号線に均等に接続されており、かつ、前記他方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子の位置を記所定数のスイッチング素子を単位として前記垂直方向にずらす向きと同じ向きで前記垂直方向にずらすように接続制御スイッチング素子が配置されるセットが、前記複数種類の制御信号のそれぞれにつき配設される前記２以上の制御信号線に均等に接続されている、請求項８に記載のアクティブマトリクス基板。
10. 各デマルチプレクサに含まれる前記接続制御スイッチング素子は薄膜トランジスタであり、
    前記デマルチプレクス回路において、前記一方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子のそれぞれにつき、当該スイッチング素子としての薄膜トランジスタと、前記他方のセットの前記所定数のデマルチプレクサに含まれる接続制御スイッチング素子のうち前記一方のセットにおける当該スイッチング素子に与えられる制御信号と同一または同一種類の制御信号が与えられるスイッチング素子としての薄膜トランジスタとについては、ドレインがゲートに対して同じ側に配置されている、請求項２に記載のアクティブマトリクス基板。
11. 前記複数のデータ信号線にそれぞれ対応する前記複数の接続制御スイッチング素子は薄膜トランジスタである、請求項１から９のいずれか１項に記載のアクティブマトリクス基板。
12. 前記信号供給制御回路は、
    外部から与えられる１つ以上の検査用ビデオ信号のいずれかを各データ信号線に供給するか否かを制御するビデオ検査回路であり、
    各データ信号線に対し、対応する接続制御スイッチング素子を介して前記いずれかの検査用ビデオ信号が与えられるように構成されている、請求項１に記載のアクティブマトリクス基板。
13. 請求項２から１０のいずれか１項に記載のアクティブマトリクス基板と、
    前記複数の入力端子のそれぞれに対し、当該入力端子に対応する組における２以上のデータ信号線にそれぞれ与えるべき２以上のデータ信号が時分割多重化された信号を多重化データ信号として与えるデータ側駆動回路と、
    前記データ側駆動回路から各入力端子に与えられる前記多重化データ信号を、当該入力端子に対応するデマルチプレクサで逆多重化することにより、当該デマルチプレクサに対応する組の２以上のデータ信号線にそれぞれ与えるべき２以上のデータ信号が生成されるように、各デマルチプレクサにおける接続制御スイッチング素子を制御するための逆多重化制御信号を生成する逆多重化制御回路と
    を備える、表示装置。

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