WO2014112459A1 - 表示装置 - Google Patents

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WO2014112459A1
WO2014112459A1 PCT/JP2014/050412 JP2014050412W WO2014112459A1 WO 2014112459 A1 WO2014112459 A1 WO 2014112459A1 JP 2014050412 W JP2014050412 W JP 2014050412W WO 2014112459 A1 WO2014112459 A1 WO 2014112459A1
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electrode
display device
control
line
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PCT/JP2014/050412
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尚宏 山口
村上　祐一郎
佐々木　寧
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シャープ株式会社
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Definitions

  • the present invention relates to a display device.
  • This application claims priority based on Japanese Patent Application No. 2013-007476 filed in Japan on January 18, 2013, the contents of which are incorporated herein by reference.
  • a display device such as a liquid crystal display device that includes a data driver IC that supplies video signals to a plurality of data lines constituting a display unit is known.
  • a demultiplexer circuit that distributes a video signal output from one terminal of the data driver IC to a plurality of data lines in a time division manner is used.
  • Patent Documents 1 and 2 disclose a display device including a demultiplexer circuit.
  • Patent Document 2 one input terminal, seven output terminals, connected between the input terminal and each output terminal, and controlled by control signals supplied to three control terminals 12.
  • An example of a demultiplexer circuit including a plurality of transistors is disclosed.
  • the twelve transistors include two to three transistors arranged in the vertical direction with respect to the same output terminal, or four transistors arranged in the horizontal direction with respect to the same control terminal.
  • narrowing the frame portion of the display device is referred to as “narrowing the frame” in the present specification.
  • One aspect of the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a display device that can reduce the area occupied by a demultiplexer circuit and reduce the frame.
  • M (M: natural number) data lines and N (N: natural number) gate lines intersect each other, and the data lines
  • a display unit provided with M ⁇ N dots in a matrix corresponding to the intersection of the gate lines, a data driver for outputting a video signal, and the M data lines from the data driver.
  • the second sampling transistor is disposed on a control electrode extending linearly, an input electrode disposed on one of the control electrodes, and on the other of the control electrodes. And an output electrode.
  • the first sampling transistor and the second sampling transistor may be arranged at different positions in the extending direction of the data line.
  • the first sampling transistor is disposed at a position relatively close to the control line
  • the second sampling transistor is disposed at a position relatively far from the control line.
  • the output electrode may be disposed between the first branch portion and the second branch portion
  • the input electrode may be disposed outside the first branch portion and the second branch portion.
  • the second sampling transistor may be composed of a plurality of sampling transistors arranged in the extending direction of the control line.
  • the sampling transistors adjacent in the extending direction of the control line may share the input electrode.
  • the second sampling transistor may be composed of a plurality of sampling transistors arranged in the extending direction of the data line.
  • the first sampling transistor is disposed at a position relatively far from the control line
  • the second sampling transistor is disposed at a position relatively close to the control line.
  • the input electrode may be disposed between the first branch portion and the second branch portion
  • the output electrode may be disposed outside the first branch portion and the second branch portion.
  • the second sampling transistor may be composed of a plurality of sampling transistors arranged in the extending direction of the control line.
  • the k is 3, the k control lines are a red dot control line, a green dot control line, and a blue dot control line,
  • One pixel may be composed of green dots and blue dots.
  • the demultiplexer circuit it is possible to reduce the area occupied by the demultiplexer circuit and realize a display device capable of narrowing the frame.
  • FIG. 1 is a plan view showing the overall configuration of the display device of the present embodiment.
  • FIG. 2 is an equivalent circuit diagram of the demultiplexer circuit.
  • FIG. 3 is a plan view showing a pattern of the demultiplexer circuit.
  • the scale of the size may be varied depending on the component.
  • the liquid crystal display device 1 of this embodiment includes an array substrate 2, a counter substrate 3, and a seal material (not shown) that bonds the array substrate 2 and the counter substrate 3 with a predetermined interval. And a liquid crystal layer (not shown) sealed in a space surrounded by the array substrate 2, the counter substrate 3, and the sealing material.
  • the liquid crystal display device 1 includes a backlight, a pair of polarizing plates, and the like as long as it is a transmissive liquid crystal display device.
  • the display area 4 includes a plurality of gate lines 5 and a plurality of data lines 6.
  • the plurality of gate lines 5 are arranged in parallel to each other and extend in one direction (the x-axis direction in FIG. 1).
  • the plurality of data lines 6 are arranged in parallel to each other and extend in a direction (y-axis direction in FIG. 1) orthogonal to the extending direction of the gate line 5.
  • a region surrounded by the adjacent gate line 5 and the adjacent data line 6 constitutes a red (R) dot 7R, a green (G) dot 7G, and a blue (B) dot 7B, respectively.
  • One pixel 8 is constituted by three dots 7R, 7G, and 7B of R, G, and B.
  • TFT Thin Film Transistor
  • M (M: natural number) data lines 6 and N (N: natural number) gate lines 5 intersect each other, and the data lines 6 and the gate lines 5 intersect.
  • M ⁇ N dots are provided in a matrix. For example, if the number of pixels in the display area 4 is 640 in the horizontal direction and 480 in the vertical direction, the number of data lines 6 is 1920 (640 ⁇ 3), and the number of gate lines 5 is 480.
  • the planar shapes of the array substrate 2 and the counter substrate 3 are both rectangular.
  • the length of one side of the array substrate 2 (side extending in the y-axis direction) is longer than the length of the corresponding side of the counter substrate 3. Therefore, the upper end of the array substrate 2 protrudes outside the upper end of the counter substrate 3.
  • the portion of the array substrate 2 that projects to the outside of the counter substrate 3 is hereinafter referred to as a projecting portion 2h.
  • a data driver 10 is mounted on the protruding portion 2 h of the array substrate 2.
  • the data driver 10 has a function of supplying a video signal to each data line 6 in the display area 4.
  • the data driver 10 is mounted on the array substrate 2 in the form of an IC chip, for example.
  • the data driver 10 has a plurality of functional blocks including a shift register and the like, but since this is a well-known configuration, description thereof is omitted.
  • a scanning line driving circuit 11 (gate driver) is provided on each of the right side and the left side of the array substrate 2.
  • the scanning line driving circuit 11 has a function of supplying a scanning signal to each gate line 5 in the display area 4.
  • the odd-numbered gate lines 5 from the top are connected to the scanning line driving circuit 11 on the right side, and the even-numbered gate lines 5 from the top are the scanning line driving circuits on the left side. 11 is connected.
  • the scanning line driving circuit 11 includes a plurality of stages of shift registers (not shown), and the shift registers include, for example, TFTs (not shown) formed monolithically on the array substrate.
  • the demultiplexer circuit 12 is provided between the plurality of data lines 6 and the data driver 10.
  • the demultiplexer circuit 12 has a function of distributing a video signal output from one output terminal of the data driver 10 to a plurality of data lines 6 in a time division manner.
  • Video signals are input to the signal input lines Vn and Vn + 1.
  • Control signals for controlling the on / off operation of the sampling transistors 13R, 13G, and 13B are input to the control lines BSW, GSW, and RSW.
  • the sampling transistors 13R, 13G, and 13B are connected between the signal input lines Vn and Vn + 1 and the data lines SLRn, SLGn, SLBn, SLRn + 1, SLGn + 1, and SLBn + 1.
  • FIG. 2 shows only the circuit portions related to the nth signal input line Vn and the (n + 1) th signal input line Vn + 1 out of the m signal input lines of the demultiplexer circuit 12. Further, in order to distinguish the data lines 6, hereinafter, the data lines 6 are denoted by symbols SLRn, SLGn, SLBn, SLRn + 1, SLGn + 1, and SLBn + 1.
  • video signals S1, S2, and S3 to be supplied to each of the three data lines SLRn, SLGn, and SLBn are serially input to the signal input line Vn.
  • control signals having pulses that rise at different timings and turn on the sampling transistors 13R, 13G, and 13B are input.
  • the sampling transistor 13R, the sampling transistor 13G, and the sampling transistor 13B are sequentially turned on, and the video signals S1, S2, and S3 are distributed to the three data lines SLRn, SLGn, and SLBn in a time division manner.
  • FIG. 3 shows an example in which the demultiplexer circuit 12 shown in the equivalent circuit diagram of FIG. 2 is realized with an actual pattern.
  • the three control lines BSW, GSW, and RSW are arranged in parallel to each other and extend in the x direction.
  • the signal input line Vn and the signal input line Vn + 1 are arranged so as to be orthogonal to the control lines BSW, GSW, and RSW. Since the circuit connected to the signal input line Vn and the circuit connected to the signal input line Vn + 1 are the same pattern, the following description will be made representatively using a circuit pattern connected to the signal input line Vn.
  • One sampling transistor 13B1, 13R2, 13G2 is connected between each control line BSW, GSW, RSW and each data line SLRn, SLGn, SLBn.
  • the “sampling transistor” is simply referred to as “transistor”.
  • the transistor can be composed of a thin film transistor (Thin Film Transistor, hereinafter referred to as TFT) monolithically formed on the array substrate 2.
  • TFT Thin Film Transistor
  • the “control electrode” used in the following description corresponds to the “gate” of the TFT
  • the “input electrode” corresponds to the “source” of the TFT
  • the “output electrode” corresponds to the “drain” of the TFT.
  • the circuit pattern connected to the signal input line Vn has a total of three transistors 13B1, 13R2, and 13G2.
  • the three transistors 13B1, 13R2, and 13G2 include a first transistor 13B1 having a branched control electrode and a second transistor 13R2, 13G2 having a linear control electrode.
  • the first transistor 13B1 is disposed at a position relatively close to the control lines BSW, GSW, RSW, and the second transistors 13R2, 13G2 are disposed at positions relatively far from the control lines BSW, GSW, RSW.
  • the positions of the transistors will be described as the D1 stage and the D2 stage in order from the side closer to the control lines BSW, GSW, RSW to the side farther from them.
  • the input electrode 15 is connected to the signal input line Vn through the contact 16.
  • the input electrode 15 includes a first branch portion 15a, a second branch portion 15b, and a third branch portion 15c that extend in the formation regions of the transistors 13B1, 13R2, and 13G2, and includes three transistors 13B1, 13R2, and 13G2. Functions as a common input electrode.
  • the first blue transistor 13B1 at the D1 stage is connected to a data line SLBn that supplies a video signal to a blue dot.
  • the blue first transistor 13B1 includes a control electrode 17 branched into a first branch portion 17a and a second branch portion 17b, and an output electrode 18 disposed between the first branch portion 17a and the second branch portion 17b.
  • the first branch portion 15a and the second branch portion 15b of the input electrode 15 disposed outside the first branch portion 17a and the second branch portion 17b, and the semiconductor layer 19 are provided.
  • the control electrode 17 is connected to the blue dot control line BSW via the contact 20.
  • the semiconductor layer 19 is provided so as to straddle the first branch portion 17 a and the second branch portion 17 b of the control electrode 17.
  • the semiconductor layer 19 is connected to the first branch portion 15 a and the second branch portion 15 b of the input electrode 15 through a plurality of contacts 21.
  • the semiconductor layer 19 is connected to the output electrode 18 through a plurality of contacts 22.
  • the second green transistor 13G2 at the D2 stage is connected to a data line SLGn that supplies a video signal to the green dot.
  • the second green transistor 13G2 includes a control electrode 24 extending linearly, an output electrode 25 disposed on one of the control electrodes 24, and a third branch of the input electrode 15 disposed on the other of the control electrodes 24. 15 c and a semiconductor layer 27.
  • the control electrode 24 is connected to the green dot control line GSW via the contact 28.
  • the semiconductor layer 27 is provided so as to straddle the control electrode 24 and a control electrode 32 of a red second transistor 13R2 described later.
  • the semiconductor layer 27 is connected to the third branch portion 15 c of the input electrode 15 through a plurality of contacts 29.
  • the semiconductor layer 27 is connected to the output electrode 25 through a plurality of contacts 30.
  • the second red transistor 13R2 at the D2 stage is connected to a data line SLRn that supplies a video signal to the red dot.
  • the second red transistor 13R2 includes a control electrode 32 extending linearly, an output electrode 33 disposed on one of the control electrodes 32, and a third branch of the input electrode 15 disposed on the other of the control electrodes 32. 15 c and a semiconductor layer 27.
  • the control electrode 32 is connected to the red dot control line RSW via the contact 35.
  • the semiconductor layer 27 is provided so as to straddle the control electrode 32 and the control electrode 24.
  • the semiconductor layer 27 is connected to the output electrode 33 through a plurality of contacts 37.
  • the green second transistor 13G2 and the red second transistor 13R2 in the D2 stage are arranged side by side in the extending direction (x direction) of the control lines BSW, GSW, and RSW.
  • the second green transistor 13G2 and the second red transistor 13R2 share the input electrode 15 (third branch 15c) and the semiconductor layer 27.
  • the second branch portion 15b of the input electrode 15 of the blue first transistor 13B1 and a part of the output electrode 25 of the green second transistor 13G2 extend in the data line extending direction (y direction). It is arranged on a straight line. Accordingly, the occupied portion PB in the x direction of the first blue transistor 13B1 and the occupied portion PG in the x direction of the second green transistor 13G2 partially overlap each other.
  • the demultiplexer circuit 101 of the first comparative example has all the transistors 102R, 102G, 102B arranged in a straight line in the extending direction (x direction) of the control lines BSW, GSW, RSW. It is.
  • the same components as those in FIG. 3 of this embodiment are denoted by the same reference numerals.
  • this arrangement when the overall circuit dimension in the extending direction (x direction) of the control lines BSW, GSW, and RSW becomes extremely large and the pitch between dots (data line pitch) becomes narrow, this arrangement is adopted. It becomes difficult.
  • the demultiplexer circuit 201 of the second comparative example is configured by arranging a plurality of transistors 202R, 202G, and 202B in two stages of D1 and D2.
  • the same components as those in FIG. 3 of the present embodiment are denoted by the same reference numerals except for the transistors 202R, 202G, and 202B.
  • the blue transistor 202B is arranged at the D1 stage, and the green transistor 202G and the red transistor 202R are arranged at the D2 stage.
  • the green transistor 202G and the red transistor 202R share the input electrode 203 and the semiconductor layer 204, the blue transistor 202B, the green transistor 202G, and the red transistor 202R all have the same shape and the same dimensions. It is. If the y-direction dimension of each transistor 202R, 202G, 202B is, for example, 100 ⁇ m, the y-direction dimension of the entire demultiplexer circuit 201 is about 200 ⁇ m.
  • the control electrode 17 of the blue first transistor 13B1 is branched and arranged on both sides of the first branch portion 17a of the control electrode 17.
  • the y-direction dimension of the D1 stage transistor portion is about 50 ⁇ m
  • the y-direction dimension of the D2 stage transistor portion is about 100 ⁇ m
  • the overall y-direction dimension of the demultiplexer circuit 12 is about 150 ⁇ m. That is, the y-direction dimension of the demultiplexer circuit 12 of this embodiment in FIG. 3 is about 50 ⁇ m shorter than the y-direction dimension of the demultiplexer circuit 201 of the second comparative example in FIG.
  • the second red transistor 13R2 having the electrode 32 By combining the second red transistor 13R2 having the electrode 32, the area occupied by the demultiplexer circuit 12 can be reduced, and a narrow frame of the liquid crystal display device 1 can be realized.
  • a transistor having a branched control electrode is assigned to a blue transistor, and a transistor having a linear control electrode is assigned to a green transistor and a red transistor.
  • a transistor having a branched control electrode may be assigned to any of a blue transistor, a green transistor, and a red transistor. In that case, a transistor having a linear control electrode may be assigned to the remaining transistors.
  • FIG. 4 is a plan view showing a pattern of the demultiplexer circuit of this embodiment.
  • the same reference numerals are given to the same components as those in FIG. 3 of the first embodiment, and detailed description thereof will be omitted.
  • the input electrode 43 is connected to the signal input line Vn through the contact 16.
  • the input electrode 43 includes a first branch portion 43a, a second branch portion 43b, and a third branch portion 43c extending in the formation region of the transistors 44B2, 44R2, and 44G1, and includes three transistors 44B2, 44R2, and 44G1. Functions as a common input electrode.
  • the transistor having the branched control electrode is arranged at the D1 stage, and the transistor having the linear control electrode is arranged at the D2 stage.
  • this embodiment is different from the first embodiment in that a transistor having a linear control electrode is arranged in the D1 stage and a transistor having a branched control electrode is arranged in the D2 stage.
  • the second blue transistor 44B2 at the D1 stage is connected to a data line SLBn that supplies a video signal to the blue dot.
  • the blue second transistor 44B2 includes a control electrode 45 extending linearly, an output electrode 46 disposed on one side of the control electrode 45, and a first branch portion of the input electrode 43 disposed on the other side of the control electrode 45. 43a and a semiconductor layer 47.
  • the control electrode 45 is connected to the blue dot control line BSW via the contact 48.
  • the semiconductor layer 47 is connected to the first branch portion 43 a of the input electrode 43 through a plurality of contacts 49.
  • the semiconductor layer 47 is connected to the output electrode 46 through a plurality of contacts 50.
  • the second red transistor 44R2 at the D1 stage is connected to a data line SLRn that supplies a video signal to the red dot.
  • the second red transistor 44R2 includes a control electrode 52 extending linearly, an output electrode 53 disposed on one of the control electrodes 52, and a third branch of the input electrode 43 disposed on the other of the control electrodes 52. 43c and a semiconductor layer 54.
  • the control electrode 52 is connected to the red dot control line RSW via the contact 55.
  • the semiconductor layer 54 is connected to the third branch portion 43 c of the input electrode 43 through a plurality of contacts 56.
  • the semiconductor layer 54 is connected to the output electrode 53 via a plurality of contacts 57.
  • the first green transistor 44G1 in the D2 stage is connected to a data line SLGn that supplies a video signal to the green dot.
  • the first green transistor 44G1 includes a control electrode 59 branched into a first branch part 59a and a second branch part 59b, and an input electrode 43 disposed between the first branch part 59a and the second branch part 59b.
  • a second branch part 43b, an output electrode 60 disposed outside the first branch part 59a and the second branch part 59b, and a semiconductor layer 61 are provided.
  • the control electrode 59 is connected to the green dot control line GSW via the contact 62.
  • the semiconductor layer 61 is provided so as to straddle the first branch portion 59a and the second branch portion 59b of the control electrode 59.
  • the semiconductor layer 61 is connected to the second branch portion 43 b of the input electrode 43 through a plurality of contacts 63.
  • the semiconductor layer 61 is connected to the output electrode 60 through a plurality of contacts 64.
  • the D2-stage blue second transistor 44B2 and the red second transistor 44R2 are arranged side by side in the extending direction (x direction) of the control lines BSW, GSW, and RSW.
  • the occupied portion PB in the x direction of the second blue transistor 44B2 and the occupied portion PG in the x direction of the first green transistor 44G1 partially overlap each other.
  • the occupied portion PR in the x direction of the red second transistor 44R2 and the occupied portion PG in the x direction of the first transistor for green 44G1 partially overlap each other.
  • the first green transistor 44G1 having the branched control electrode 59, the second blue transistor 44B2 having the linear control electrode 45, and the linear control electrode 52 are included.
  • the second red transistor 44R2 the area occupied by the demultiplexer circuit 42 can be reduced, and a narrow frame of the liquid crystal display device can be realized.
  • a transistor having a branched control electrode is assigned to a green transistor, and a transistor having a linear control electrode is assigned to a blue transistor and a red transistor.
  • a transistor having a branched control electrode may be assigned to any of a blue transistor, a green transistor, and a red transistor. In that case, a transistor having a linear control electrode may be assigned to the remaining transistors.
  • FIG. 5 is a plan view showing a pattern of the demultiplexer circuit of the present embodiment.
  • symbol is attached
  • the input electrode 73 is connected to the signal input line Vn via the contact 16.
  • the input electrode 73 includes a first branch portion 73a and a second branch portion 73b extending in the formation region of the transistors 74B1, 74G2, and 74R2, and functions as an input electrode shared by the three transistors 74B1, 74G2, and 74R2. To do.
  • the transistor having the branched control electrode and the transistor having the linear control electrode are arranged in the D1 stage and the D2 stage.
  • this embodiment is different from the first and second embodiments in that three transistors 74B1, 74G2, and 74R2 are arranged in three stages.
  • the positions of the transistors will be described as the D1 stage, the D2 stage, and the D3 stage in order from the side closer to the control lines BSW, GSW, and RSW to the side farther from the side.
  • the first blue transistor 74B1 in the D1 stage is connected to a data line SLBn that supplies a video signal to a blue dot.
  • the blue first transistor 74B1 includes a control electrode 75 branched into a first branch part 75a and a second branch part 75b, and an output electrode 76 disposed between the first branch part 75a and the second branch part 75b.
  • An input electrode 73 disposed outside the first branch portion 75a and the second branch portion 75b, and a semiconductor layer 77.
  • the control electrode 75 is connected to the blue dot control line BSW via a contact 78.
  • the semiconductor layer 77 is provided so as to straddle the first branch portion 75a and the second branch portion 75b of the control electrode 75.
  • the semiconductor layer 77 is connected to the first branch part 73 a and the second branch part 73 b of the input electrode 73 through a plurality of contacts 79.
  • the semiconductor layer 77 is connected to the output electrode 76 via a plurality of contacts 80.
  • the second green transistor 74G2 in the D2 stage is connected to a data line SLGn that supplies a video signal to the green dot.
  • the second green transistor 74G2 includes a control electrode 82 extending linearly, an output electrode 83 disposed on one of the control electrodes 82, and a second branch portion of the input electrode 73 disposed on the other of the control electrodes 82. 73b and a semiconductor layer 84.
  • the control electrode 82 is connected to the green dot control line GSW via the contact 85.
  • the semiconductor layer 84 is connected to the second branch portion 73 b of the input electrode 73 through a plurality of contacts 86.
  • the semiconductor layer 84 is connected to the output electrode 83 through a plurality of contacts 87.
  • the second red transistor 74R2 at the D3 stage is connected to a data line SLRn that supplies a video signal to the red dot.
  • the second red transistor 74R2 includes a control electrode 89 extending linearly, an output electrode 90 disposed on one of the control electrodes 89, and a second branch of the input electrode 73 disposed on the other of the control electrodes 89. 73b and a semiconductor layer 91.
  • the control electrode 89 is connected to the red dot control line RSW via the contact 92.
  • the semiconductor layer 91 is connected to the second branch portion 73 b of the input electrode 73 through a plurality of contacts 93.
  • the semiconductor layer 91 is connected to the output electrode 90 through a plurality of contacts 94.
  • the D2-stage green second transistor 74G2 and the D3-stage red second transistor 74R2 are arranged side by side in the data line extending direction (y direction).
  • a second branch 73b serving as an input electrode common to the three transistors 74B1, 74G2, and 74R2 extends linearly.
  • a part of the output electrode 76 of the blue first transistor 74B1, a part of the output electrode 83 of the green second transistor 74G2, and a part of the output electrode 90 of the red second transistor 74R2 are extending directions of the data lines. They are arranged on the same straight line extending in parallel with the (y direction). Therefore, the connection portion between each output electrode 76, 83, 90 and each data line has a shape bent so as not to contact each other.
  • the occupied portion PG in the x direction of the second green transistor 74G2 and the occupied portion PR in the x direction of the second red transistor 74R2 are almost completely overlapped.
  • the occupied portion PB of the blue first transistor 74B1 in the x direction partially overlaps the occupied portion PG of the green second transistor 74G2 in the x direction and the occupied portion PR of the red second transistor 74R2 in the x direction. .
  • the first blue transistor 74B1 having the branched control electrode 75, the second green transistor 74G2 having the linear control electrode 82, and the linear control electrode 89 are included.
  • the second red transistor 74R2 the area occupied by the demultiplexer circuit 72 can be reduced, and a narrow frame of the liquid crystal display device can be realized.
  • the demultiplexer circuit 72 of this embodiment since the three transistors 74B1, 74G2, and 74R2 are arranged in three stages, the dimension in the y direction is larger than that of the demultiplexer circuits of the first and second embodiments. However, since the overlapping of the occupied portions PB, PG, and PR in the x direction of the transistors 74B1, 74G2, and 74R2 is larger than in the first and second embodiments, the overall x direction dimension of the demultiplexer circuit 72 is the first, Compared to the second embodiment. Therefore, the demultiplexer circuit 72 of the present embodiment can be suitably applied to a liquid crystal display device in which the pitch of data lines is narrow.
  • the transistor having the branched control electrode is assigned to the D1 blue transistor, and the transistor having the linear control electrode is assigned to the D2 green transistor and the D3 red transistor.
  • the shape and arrangement of the transistors are not limited to this, and can be changed as appropriate.
  • FIG. 6 is a plan view showing a pattern of the demultiplexer circuit of the present embodiment.
  • the same components as those in FIG. 3 of the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
  • each of the second green transistor and the second red transistor is composed of one transistor having a long dimension in the y direction.
  • each of the second green transistor and the second red transistor is composed of two transistors divided in the y direction.
  • the second green transistor at the D2 stage includes a transistor 13G2-1 having a semiconductor layer 27A, a transistor 13G2-2 having a semiconductor layer 27B, Are arranged in the y direction.
  • the second red transistor at the D2 stage has a configuration in which a transistor 13R2-1 having a semiconductor layer 27A and a transistor 13R2-2 having a semiconductor layer 27B are arranged in the y direction.
  • the transistor 13G2-1 and the transistor 13R2-1 share one semiconductor layer 27A.
  • the transistor 13G2-2 and the transistor 13R2-2 share one semiconductor layer 27B.
  • the configuration of the control electrode, output electrode, input electrode, and the like of each transistor is the same as in the first embodiment.
  • the second transistors 13R2-1 and 13R2-2 for red having the control electrode 32 the area occupied by the demultiplexer circuit 66 is reduced and the frame of the liquid crystal display device is reduced as in the first embodiment. can do.
  • the green second transistor and the red second transistor in the D2 stage are configured by two divided transistors, but the number of divided transistors is not limited to two.
  • the transistor is designed in such a manner that the input electrode or the output electrode and the semiconductor layer are connected using six contacts.
  • the design is not limited to this form, and the design can be changed as appropriate.
  • the wiring can be appropriately changed.
  • one pixel is composed of four color dots without being limited to a configuration in which a video signal is distributed from one signal input line to three data lines, four data lines are formed from one signal input line.
  • the video signal may be distributed to each other.
  • the first transistor the example in which the front end side of the control electrode branches into two and has the first branch part and the second branch part is shown, but the number of the control electrode branch parts is limited to two. Instead, the control electrode may have three or more branches.
  • the display device of the present invention is not limited to a liquid crystal display device, and can be applied to various display devices including a demultiplexer circuit.
  • the display device of the present invention may be an electronic paper using microcapsules enclosing white charged particles and black charged particles.
  • the display device of the present invention may be an organic electroluminescence display device that uses an organic light-emitting layer that emits light by charge injection as a display medium.
  • the present invention can be used for various display devices such as liquid crystal display devices, electronic paper, and organic electroluminescence display devices.
  • SYMBOLS 1 Liquid crystal display device (display apparatus), 4 ... Display area
  • first branch 17b, 59b, 75b ... second Branch, 18, 25, 33, 46, 53, 60, 76, 83, 90 ... output electrode, Vn, Vn + 1 ... signal input line, BSW, GSW, RSW ... control , SLRn, SLGn, SLBn, SLRn + 1, SLGn + 1, SLBn + 1 ... data line.

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Abstract

　本発明の一つの態様による表示装置のデマルチプレクサ回路（１２）は、信号入力線（Ｖｎ）と、制御線（ＢＳＷ，ＧＳＷ，ＲＳＷ）と、サンプリング用トランジスタ（１３Ｒ２，１３Ｇ２，１３Ｂ１）と、を備えている。１本の信号入力線に接続されたサンプリング用トランジスタは、第１、第２サンプリング用トランジスタを含み、第１サンプリング用トランジスタ（１３Ｂ１）は、第１枝部（１７ａ）と第２枝部（１７ｂ）とに分岐した制御電極（１７）と、第１枝部（１７ａ）と第２枝部（１７ｂ）との間に配置された入力電極（１５）、出力電極（１８）のいずれか一方と、第１枝部（１７ａ）と第２枝部（１７ｂ）との外側に配置された入力電極（１５）、出力電極（１８）のいずれか他方と、を備えている。

Description

表示装置
　本発明は、表示装置に関する。
　本願は、２０１３年１月１８日に、日本に出願された特願２０１３－００７４７６号に基づき優先権を主張し、その内容をここに援用する。
　液晶表示装置などの表示装置において、表示部を構成する複数のデータ線に映像信号を供給するデータドライバＩＣを備えたものが知られている。例えば、データドライバＩＣの出力端子の数がデータ線の本数よりも少ない場合、データドライバＩＣの一つの端子から出力される映像信号を複数のデータ線に時分割で分配するデマルチプレクサ回路が用いられる。下記の特許文献１、２に、デマルチプレクサ回路を備えた表示装置が開示されている。
特開昭６４－８４２９７号公報 特開２００９－２２４８６９号公報
　例えば特許文献２には、１個の入力端子と、７個の出力端子と、入力端子と各出力端子との間に接続され、３個の制御端子に供給される制御信号で制御される１２個のトランジスタと、を備えたデマルチプレクサ回路の一例が開示されている。１２個のトランジスタは、同一の出力端子に対して縦方向に並んだ２～３個のトランジスタ、もしくは同一の制御端子に対して横方向に並んだ４個のトランジスタを含んでいる。
　このようなデマルチプレクサ回路のパターン設計を行うと、デマルチプレクサ回路の占有面積が大きくなるという問題があった。表示装置を設計する際には、表示に寄与しない額縁部分を狭くすることが求められる。しかしながら、デマルチプレクサ回路の占有面積の増大は、表示装置の額縁部分の増大につながる。以下、本明細書では、表示装置の額縁部分を狭くすることを「狭額縁化」と称する。
　本発明の一つの態様は、上記の課題を解決するためになされたものであって、デマルチプレクサ回路の占有面積を低減し、狭額縁化を図ることができる表示装置の提供を目的とする。
　上記の目的を達成するために、本発明の一つの態様の表示装置は、Ｍ（Ｍ：自然数）本のデータ線とＮ（Ｎ：自然数）本のゲート線とが互いに交差し、前記データ線と前記ゲート線との交差に対応してＭ×Ｎ個のドットがマトリクス状に設けられた表示部と、ビデオ信号を出力するデータドライバと、前記Ｍ本のデータ線に対して前記データドライバから出力されたビデオ信号を時分割で分配するデマルチプレクサ回路と、前記Ｎ本のゲート線に走査信号を出力するゲートドライバと、を備え、前記デマルチプレクサ回路は、前記ビデオ信号が入力されるｍ（ｍ：自然数、ｍ＜Ｍ）本の信号入力線と、制御信号が入力されるｋ（ｋ：自然数、ｋ＝Ｍ／ｍ）本の制御線と、前記信号入力線と前記データ線との間に接続されたＭ個のサンプリング用トランジスタと、を備え、１本の前記信号入力線に接続されたｋ個の前記サンプリング用トランジスタが、第１サンプリング用トランジスタと第２サンプリング用トランジスタとを含み、前記第１サンプリング用トランジスタは、第１枝部と第２枝部とを有する制御電極と、前記第１枝部と前記第２枝部との間に配置された入力電極、出力電極のいずれか一方と、前記第１枝部と前記第２枝部との外側に配置された入力電極、出力電極のいずれか他方と、を備え、前記入力電極が前記信号入力線に接続され、前記出力電極が前記データ線に接続される。
　本発明の一つの態様の表示装置は、前記第２サンプリング用トランジスタは、直線状に延在する制御電極と、前記制御電極の一方に配置された入力電極と、前記制御電極の他方に配置された出力電極と、を備えてもよい。
　本発明の一つの態様の表示装置は、前記第１サンプリング用トランジスタと前記第２サンプリング用トランジスタとが、前記データ線の延在方向において異なる位置に配置されてもよい。
　本発明の一つの態様の表示装置は、前記第１サンプリング用トランジスタが前記制御線に相対的に近い位置に配置され、前記第２サンプリング用トランジスタが前記制御線から相対的に遠い位置に配置され、前記出力電極が前記第１枝部と前記第２枝部との間に配置され、前記入力電極が前記第１枝部と前記第２枝部との外側に配置されてもよい。
　本発明の一つの態様の表示装置は、前記第２サンプリング用トランジスタが、前記制御線の延在方向に配置された複数のサンプリング用トランジスタで構成されてもよい。
　本発明の一つの態様の表示装置は、前記制御線の延在方向に隣り合うサンプリング用トランジスタが、前記入力電極を共有してもよい。
　本発明の一つの態様の表示装置は、前記第２サンプリング用トランジスタが、前記データ線の延在方向に配置された複数のサンプリング用トランジスタで構成されてもよい。
　本発明の一つの態様の表示装置は、前記第１サンプリング用トランジスタが前記制御線から相対的に遠い位置に配置され、前記第２サンプリング用トランジスタが前記制御線に相対的に近い位置に配置され、前記入力電極が前記第１枝部と前記第２枝部との間に配置され、前記出力電極が前記第１枝部と前記第２枝部との外側に配置されてもよい。
　本発明の一つの態様の表示装置は、前記第２サンプリング用トランジスタが、前記制御線の延在方向に配置された複数のサンプリング用トランジスタで構成されてもよい。
　本発明の一つの態様の表示装置は、前記ｋが３であり、前記ｋ本の制御線が、赤色ドット用制御線、緑色ドット用制御線、および青色ドット用制御線であり、赤色ドットと緑色ドットと青色ドットとにより一つの画素が構成されてもよい。
　本発明の一つの態様によれば、デマルチプレクサ回路の占有面積を低減でき、狭額縁化が可能な表示装置を実現することができる。
第１実施形態の表示装置の全体構成を示す平面図である。 デマルチプレクサ回路の等価回路図である。 第１実施形態のデマルチプレクサ回路のパターンを示す平面図である。 第２実施形態のデマルチプレクサ回路のパターンを示す平面図である。 第３実施形態のデマルチプレクサ回路のパターンを示す平面図である。 第４実施形態のデマルチプレクサ回路のパターンを示す平面図である。 第１比較例のデマルチプレクサ回路のパターンを示す平面図である。 第２比較例のデマルチプレクサ回路のパターンを示す平面図である。
［第１実施形態］
　以下、本発明の第１実施形態について、図１～図３を用いて説明する。
　本実施形態では、表示装置として液晶表示装置の一例を挙げて説明する。
　図１は、本実施形態の表示装置の全体構成を示す平面図である。図２は、デマルチプレクサ回路の等価回路図である。図３は、デマルチプレクサ回路のパターンを示す平面図である。
　なお、以下の各図面においては各構成要素を見やすくするため、構成要素によって寸法の縮尺を異ならせて示すことがある。
　図１に示すように、本実施形態の液晶表示装置１は、アレイ基板２と、対向基板３と、アレイ基板２と対向基板３とを所定の間隔をおいて貼り合わせるシール材（図示略）と、アレイ基板２と対向基板３とシール材とにより囲まれた空間内に封入された液晶層（図示略）と、を備えている。液晶表示装置１は、その他、透過型液晶表示装置であればバックライト、一対の偏光板等を備えているが、これらは周知の構成であるため、説明および図示を省略する。
　表示領域４は、複数のゲート線５と複数のデータ線６とを備えている。複数のゲート線５は、互いに平行に配置され、一方向（図１のｘ軸方向）に延在している。複数のデータ線６は、互いに平行に配置され、ゲート線５の延在方向に直交する方向（図１のｙ軸方向）に延在している。隣り合うゲート線５と隣り合うデータ線６とに囲まれた領域は、赤（Ｒ）のドット７Ｒ、緑（Ｇ）のドット７Ｇ、青（Ｂ）のドット７Ｂをそれぞれ構成する。
Ｒ，Ｇ，Ｂの３つのドット７Ｒ，７Ｇ，７Ｂで１つの画素８が構成される。ゲート５線とデータ線６との交差点の近傍に、画素スイッチング用の薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと略記する、図示略）が備えられている。画素電極（図示略）は、ＴＦＴを介してゲート線５およびデータ線６に接続されている。表示領域４は、特許請求の範囲の「表示部」に相当する。
　本実施形態の表示領域４においては、Ｍ（Ｍ：自然数）本のデータ線６とＮ（Ｎ：自然数）本のゲート線５とが互いに交差し、データ線６とゲート線５との交差に対応してＭ×Ｎ個のドットがマトリクス状に設けられている。例えば、表示領域４の画素数が水平方向で６４０、垂直方向で４８０であったとすると、データ線６の本数は１９２０本（６４０×３本）、ゲート線５の本数は４８０本である。
　アレイ基板２および対向基板３の平面形状は、ともに長方形である。アレイ基板２の一辺（ｙ軸方向に延在する辺）の長さは、対向基板３の対応する一辺の長さよりも長い。そのため、アレイ基板２の上端は、対向基板３の上端の外側に張り出している。アレイ基板２のうち、対向基板３の外側に張り出した部分を、以下、張り出し部２ｈと称する。アレイ基板２の張り出し部２ｈに、データドライバ１０が実装されている。データドライバ１０は、表示領域４の各データ線６にビデオ信号を供給する機能を有する。データドライバ１０は、例えばＩＣチップの形態でアレイ基板２に実装される。データドライバ１０は、シフトレジスタ等を含む複数の機能ブロックを有しているが、これは周知の構成であるため、説明を省略する。
　アレイ基板２の右辺および左辺に、走査線駆動回路１１（ゲートドライバ）がそれぞれ設けられている。走査線駆動回路１１は、表示領域４の各ゲート線５に走査信号を供給する機能を有する。表示領域４の複数のゲート線５のうち、例えば上から奇数番目のゲート線５は右辺側の走査線駆動回路１１に接続され、上から偶数番目のゲート線５は左辺側の走査線駆動回路１１に接続されている。走査線駆動回路１１は、複数段のシフトレジスタ（図示略）を含み、シフトレジスタは、例えばアレイ基板にモノリシックに形成されたＴＦＴ（図示略）を含んで構成される。
　デマルチプレクサ回路１２は、複数のデータ線６とデータドライバ１０との間に設けられている。デマルチプレクサ回路１２は、データドライバ１０の一つの出力端子から出力されるビデオ信号を複数のデータ線６に対して時分割で分配する機能を有する。
　図２に示すように、デマルチプレクサ回路１２は、ｍ（ｍ：自然数、ｍ＜Ｍ）本の信号入力線Ｖｎ，Ｖn+1と、ｋ（ｋ：自然数、本実施形態ではｋ＝３、ｋ＝Ｍ／ｍ）本の制御線ＢＳＷ，ＧＳＷ，ＲＳＷと、データ線６の本数と同じ数（Ｍ個）のサンプリング用トランジスタ１３Ｒ，１３Ｇ，１３Ｂと、を備えている。信号入力線Ｖｎ，Ｖn+1には、ビデオ信号が入力される。制御線ＢＳＷ，ＧＳＷ，ＲＳＷには、サンプリング用トランジスタ１３Ｒ，１３Ｇ，１３Ｂのオン／オフ動作を制御する制御信号が入力される。サンプリング用トランジスタ１３Ｒ，１３Ｇ，１３Ｂは、各信号入力線Ｖｎ，Ｖn+1と各データ線ＳＬＲｎ，ＳＬＧｎ，ＳＬＢｎ，ＳＬＲｎ+1，ＳＬＧｎ+1，ＳＬＢｎ+1との間に接続されている。
　図２では、デマルチプレクサ回路１２のｍ本の信号入力線のうち、ｎ本目の信号入力線Ｖｎと（ｎ＋１）本目の信号入力線Ｖn+1とに係る回路部分のみを抜き出して示す。また、各データ線６を区別するために、以降、各データ線６に、符号ＳＬＲｎ，ＳＬＧｎ，ＳＬＢｎ，ＳＬＲｎ+1，ＳＬＧｎ+1，ＳＬＢｎ+1を付す。
　例えば、信号入力線Ｖｎに、３本のデータ線ＳＬＲｎ、ＳＬＧｎ、ＳＬＢｎの各々に供給すべきビデオ信号Ｓ１，Ｓ２，Ｓ３がシリアルに入力される。一方、３本の制御線ＢＳＷ，ＧＳＷ，ＲＳＷには、それぞれ異なるタイミングで立ち上がり、サンプリング用トランジスタ１３Ｒ，１３Ｇ，１３Ｂをオン状態とするパルスを有する制御信号がそれぞれ入力される。このとき、サンプリング用トランジスタ１３Ｒ，サンプリング用トランジスタ１３Ｇ，サンプリング用トランジスタ１３Ｂが順次オン状態となり、ビデオ信号Ｓ１，Ｓ２，Ｓ３は、時分割で３本のデータ線ＳＬＲｎ、ＳＬＧｎ、ＳＬＢｎの各々に分配される。信号入力線Ｖn+1についても同様である。
　図２の等価回路図で示したデマルチプレクサ回路１２を実際のパターンで実現した一つの例が図３である。
　図３に示すように、３本の制御線ＢＳＷ，ＧＳＷ，ＲＳＷは、互いに平行に配置され、ｘ方向に延在している。信号入力線Ｖｎ、信号入力線Ｖn+1は、制御線ＢＳＷ，ＧＳＷ，ＲＳＷと直交するように配置されている。
　信号入力線Ｖｎに接続される回路と信号入力線Ｖn+1に接続される回路とは同じパターンの繰り返しであるため、以下、信号入力線Ｖｎに接続される回路パターンで代表して説明する。各制御線ＢＳＷ，ＧＳＷ，ＲＳＷと各データ線ＳＬＲｎ、ＳＬＧｎ、ＳＬＢｎとの間には１個のサンプリング用トランジスタ１３Ｂ１，１３Ｒ２，１３Ｇ２が接続されている。
　以下、説明を簡略化するため、「サンプリング用トランジスタ」を単に「トランジスタ」と称する。トランジスタは、具体的には、アレイ基板２上にモノリシックに形成された薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと略記する）で構成することができる。また、以下の説明で用いる「制御電極」はＴＦＴの「ゲート」に相当し、「入力電極」はＴＦＴの「ソース」に相当し、「出力電極」はＴＦＴの「ドレイン」に相当する。
　信号入力線Ｖｎに接続される回路パターンは、合計３個のトランジスタ１３Ｂ１，１３Ｒ２，１３Ｇ２を有している。本実施形態の場合、３個のトランジスタ１３Ｂ１，１３Ｒ２，１３Ｇ２は、分岐した制御電極を有する第１トランジスタ１３Ｂ１と、直線状の制御電極を有する第２トランジスタ１３Ｒ２，１３Ｇ２と、を含む。第１トランジスタ１３Ｂ１は、制御線ＢＳＷ，ＧＳＷ，ＲＳＷに相対的に近い位置に配置され、第２トランジスタ１３Ｒ２，１３Ｇ２は、制御線ＢＳＷ，ＧＳＷ，ＲＳＷから相対的に遠い位置に配置されている。以下、トランジスタの位置を、制御線ＢＳＷ，ＧＳＷ，ＲＳＷに近い側から遠い側に向けて順次、Ｄ１段目、Ｄ２段目と称して説明する。
　入力電極１５は、コンタクト１６を介して信号入力線Ｖｎに接続されている。入力電極１５は、各トランジスタ１３Ｂ１，１３Ｒ２，１３Ｇ２の形成領域に延在する第１枝部１５ａと第２枝部１５ｂと第３枝部１５ｃとを備え、３個のトランジスタ１３Ｂ１，１３Ｒ２，１３Ｇ２で共用の入力電極として機能する。
　Ｄ１段目の青色用第１トランジスタ１３Ｂ１は、青色ドットにビデオ信号を供給するデータ線ＳＬＢｎに接続されている。青色用第１トランジスタ１３Ｂ１は、第１枝部１７ａと第２枝部１７ｂとに分岐した制御電極１７と、第１枝部１７ａと第２枝部１７ｂとの間に配置された出力電極１８と、第１枝部１７ａと第２枝部１７ｂとの外側に配置された入力電極１５の第１枝部１５ａおよび第２枝部１５ｂと、半導体層１９と、を備えている。
　制御電極１７は、コンタクト２０を介して青色ドット用制御線ＢＳＷに接続されている。半導体層１９は、制御電極１７の第１枝部１７ａと第２枝部１７ｂとを跨ぐように設けられている。半導体層１９は、複数のコンタクト２１を介して入力電極１５の第１枝部１５ａと第２枝部１５ｂとに接続されている。半導体層１９は、複数のコンタクト２２を介して出力電極１８に接続されている。
　Ｄ２段目の緑色用第２トランジスタ１３Ｇ２は、緑色ドットにビデオ信号を供給するデータ線ＳＬＧｎに接続されている。緑色用第２トランジスタ１３Ｇ２は、直線状に延在する制御電極２４と、制御電極２４の一方に配置された出力電極２５と、制御電極２４の他方に配置された入力電極１５の第３枝部１５ｃと、半導体層２７と、を備えている。
　制御電極２４は、コンタクト２８を介して緑色ドット用制御線ＧＳＷに接続されている。半導体層２７は、制御電極２４と後述する赤色用第２トランジスタ１３Ｒ２の制御電極３２とを跨ぐように設けられている。半導体層２７は、複数のコンタクト２９を介して入力電極１５の第３枝部１５ｃに接続されている。半導体層２７は、複数のコンタクト３０を介して出力電極２５に接続されている。
　Ｄ２段目の赤色用第２トランジスタ１３Ｒ２は、赤色ドットにビデオ信号を供給するデータ線ＳＬＲｎに接続されている。赤色用第２トランジスタ１３Ｒ２は、直線状に延在する制御電極３２と、制御電極３２の一方に配置された出力電極３３と、制御電極３２の他方に配置された入力電極１５の第３枝部１５ｃと、半導体層２７と、を備えている。
　制御電極３２は、コンタクト３５を介して赤色ドット用制御線ＲＳＷに接続されている。半導体層２７は、制御電極３２と制御電極２４とを跨ぐように設けられている。半導体層２７は、複数のコンタクト３７を介して出力電極３３に接続されている。
　このように、Ｄ２段目の緑色用第２トランジスタ１３Ｇ２と赤色用第２トランジスタ１３Ｒ２とは、制御線ＢＳＷ，ＧＳＷ，ＲＳＷの延在方向（ｘ方向）に並んで配置されている。緑色用第２トランジスタ１３Ｇ２と赤色用第２トランジスタ１３Ｒ２とは、入力電極１５（第３枝部１５ｃ）と半導体層２７とを共用している。青色用第１トランジスタ１３Ｂ１の入力電極１５の第２枝部１５ｂと、緑色用第２トランジスタ１３Ｇ２の出力電極２５の一部と、は、データ線の延在方向（ｙ方向）に延在する同一直線上に配置されている。これにより、青色用第１トランジスタ１３Ｂ１のｘ方向における占有部分ＰＢと、緑色用第２トランジスタ１３Ｇ２のｘ方向における占有部分ＰＧと、は一部重なっている。
　ここで、第１比較例のデマルチプレクサ回路を考える。
　図７に示すように、第１比較例のデマルチプレクサ回路１０１は、全てのトランジスタ１０２Ｒ，１０２Ｇ，１０２Ｂを制御線ＢＳＷ，ＧＳＷ，ＲＳＷの延在方向（ｘ方向）に直線状に並べて配置したものである。図７において、トランジスタ１０２Ｒ，１０２Ｇ，１０２Ｂを除いて、本実施形態の図３と共通の構成要素には同一の符号を付す。この配置では、制御線ＢＳＷ，ＧＳＷ，ＲＳＷの延在方向（ｘ方向）の回路全体の寸法が極めて大きくなり、ドット間のピッチ（データ線のピッチ）が狭くなった場合、この配置を採用することが難しくなる。
　次に、トランジスタを横一列に並べることに代えて、複数のトランジスタのうちの一部を縦方向に並べた第２比較例のデマルチプレクサ回路を考える。
　図８に示すように、第２比較例のデマルチプレクサ回路２０１は、複数のトランジスタ２０２Ｒ，２０２Ｇ，２０２ＢをＤ１段目、Ｄ２段目の２段に分けて配置したものである。図８において、トランジスタ２０２Ｒ，２０２Ｇ，２０２Ｂを除いて、本実施形態の図３と共通の構成要素には同一の符号を付す。この例では、青色用トランジスタ２０２ＢがＤ１段目に配置され、緑色用トランジスタ２０２Ｇおよび赤色用トランジスタ２０２ＲはＤ２段目に配置されている。緑色用トランジスタ２０２Ｇと赤色用トランジスタ２０２Ｒとは入力電極２０３と半導体層２０４とを共用しているものの、青色用トランジスタ２０２Ｂ、緑色用トランジスタ２０２Ｇおよび赤色用トランジスタ２０２Ｒは、全て同じ形状であり、同じ寸法である。各トランジスタ２０２Ｒ，２０２Ｇ，２０２Ｂのｙ方向寸法を例えば１００μｍとすると、デマルチプレクサ回路２０１全体のｙ方向寸法は２００μｍ程度となる。
　これに対して、図３に示すように、本実施形態のデマルチプレクサ回路１２では、青色用第１トランジスタ１３Ｂ１の制御電極１７を分岐させ、制御電極１７の第１枝部１７ａの両側に配置された入力電極１５の第１枝部１５ａおよび出力電極１８からなるトランジスタと、制御電極１７の第２枝部１７ｂの両側に配置された入力電極１５の第２枝部１５ｂおよび出力電極１８からなるトランジスタと、を直列に接続した形態とした。青色用第１トランジスタ１３Ｂ１をこのような形態としたことにより、ｙ方向寸法を他のトランジスタに比べて半分にしても、実効的なチャネル幅は他のトランジスタと変わらず、駆動能力は他のトランジスタと変わらない。したがって、上記の第２比較例のトランジスタと同等の駆動能力を、ｙ方向寸法が５０μｍのトランジスタで実現できる。
　その結果、Ｄ１段目のトランジスタ部分のｙ方向寸法が５０μｍ程度、Ｄ２段目のトランジスタ部分のｙ方向寸法が１００μｍ程度となり、デマルチプレクサ回路１２の全体のｙ方向寸法は１５０μｍ程度となる。すなわち、図３の本実施形態のデマルチプレクサ回路１２のｙ方向寸法は、図８の第２比較例のデマルチプレクサ回路２０１のｙ方向寸法と比べて５０μｍ程度短くなる。
　このように、本実施形態のデマルチプレクサ回路１２によれば、分岐した制御電極１７を有する青色用第１トランジスタ１３Ｂ１、直線状の制御電極２４を有する緑色用第２トランジスタ１３Ｇ２、および直線状の制御電極３２を有する赤色用第２トランジスタ１３Ｒ２を組み合わせたことにより、デマルチプレクサ回路１２の占有面積を低減し、液晶表示装置１の狭額縁化を実現することができる。
　本実施形態では、分岐した制御電極を有するトランジスタを青色用トランジスタに割り当て、直線状の制御電極を有するトランジスタを緑色用トランジスタおよび赤色用トランジスタに割り当てたが、この構成に限るものではない。分岐した制御電極を有するトランジスタを青色用トランジスタ、緑色用トランジスタ、赤色用トランジスタのいずれに割り当ててもよく、その場合、直線状の制御電極を有するトランジスタを残りのトランジスタに割り当てればよい。
［第２実施形態］
　以下、本発明の第２実施形態について、図４を参照して説明する。
　本実施形態の液晶表示装置の基本構成は第１実施形態と同様であり、デマルチプレクサ回路のトランジスタ構成が第１実施形態と異なる。
　図４は、本実施形態のデマルチプレクサ回路のパターンを示す平面図である。
　図４において、第１実施形態の図３と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
　図４に示すように、本実施形態のデマルチプレクサ回路４２において、入力電極４３は、コンタクト１６を介して信号入力線Ｖｎに接続されている。入力電極４３は、各トランジスタ４４Ｂ２，４４Ｒ２，４４Ｇ１の形成領域に延在する第１枝部４３ａと第２枝部４３ｂと第３枝部４３ｃとを備え、３個のトランジスタ４４Ｂ２，４４Ｒ２，４４Ｇ１で共用の入力電極として機能する。
　第１実施形態では、分岐した制御電極を有するトランジスタをＤ１段目に配置し、直線状の制御電極を有するトランジスタをＤ２段目に配置した。これに対して、本実施形態では、直線状の制御電極を有するトランジスタをＤ１段目に配置し、分岐した制御電極を有するトランジスタをＤ２段目に配置した点が第１実施形態と異なる。
　Ｄ１段目の青色用第２トランジスタ４４Ｂ２は、青色ドットにビデオ信号を供給するデータ線ＳＬＢｎに接続されている。青色用第２トランジスタ４４Ｂ２は、直線状に延在する制御電極４５と、制御電極４５の一方に配置された出力電極４６と、制御電極４５の他方に配置された入力電極４３の第１枝部４３ａと、半導体層４７と、を備えている。
　制御電極４５は、コンタクト４８を介して青色ドット用制御線ＢＳＷに接続されている。半導体層４７は、複数のコンタクト４９を介して入力電極４３の第１枝部４３ａに接続されている。半導体層４７は、複数のコンタクト５０を介して出力電極４６に接続されている。
　Ｄ１段目の赤色用第２トランジスタ４４Ｒ２は、赤色ドットにビデオ信号を供給するデータ線ＳＬＲｎに接続されている。赤色用第２トランジスタ４４Ｒ２は、直線状に延在する制御電極５２と、制御電極５２の一方に配置された出力電極５３と、制御電極５２の他方に配置された入力電極４３の第３枝部４３ｃと、半導体層５４と、を備えている。
　制御電極５２は、コンタクト５５を介して赤色ドット用制御線ＲＳＷに接続されている。半導体層５４は、複数のコンタクト５６を介して入力電極４３の第３枝部４３ｃに接続されている。半導体層５４は、複数のコンタクト５７を介して出力電極５３に接続されている。
　Ｄ２段目の緑色用第１トランジスタ４４Ｇ１は、緑色ドットにビデオ信号を供給するデータ線ＳＬＧｎに接続されている。緑色用第１トランジスタ４４Ｇ１は、第１枝部５９ａと第２枝部５９ｂとに分岐した制御電極５９と、第１枝部５９ａと第２枝部５９ｂとの間に配置された入力電極４３の第２枝部４３ｂと、第１枝部５９ａと第２枝部５９ｂとの外側に配置された出力電極６０と、半導体層６１と、を備えている。
　制御電極５９は、コンタクト６２を介して緑色ドット用制御線ＧＳＷに接続されている。半導体層６１は、制御電極５９の第１枝部５９ａと第２枝部５９ｂとを跨ぐように設けられている。半導体層６１は、複数のコンタクト６３を介して入力電極４３の第２枝部４３ｂに接続されている。半導体層６１は、複数のコンタクト６４を介して出力電極６０に接続されている。
　Ｄ１段目の青色用第２トランジスタ４４Ｂ２と赤色用第２トランジスタ４４Ｒ２とは、制御線ＢＳＷ，ＧＳＷ，ＲＳＷの延在方向（ｘ方向）に並んで配置されている。青色用第２トランジスタ４４Ｂ２のｘ方向における占有部分ＰＢと、緑色用第１トランジスタ４４Ｇ１のｘ方向における占有部分ＰＧと、は一部重なっている。赤色用第２トランジスタ４４Ｒ２のｘ方向における占有部分ＰＲと、緑色用第１トランジスタ４４Ｇ１のｘ方向における占有部分ＰＧと、は一部重なっている。
　本実施形態のデマルチプレクサ回路４２によれば、分岐した制御電極５９を有する緑色用第１トランジスタ４４Ｇ１、直線状の制御電極４５を有する青色用第２トランジスタ４４Ｂ２、および直線状の制御電極５２を有する赤色用第２トランジスタ４４Ｒ２を組み合わせたことにより、デマルチプレクサ回路４２の占有面積を低減し、液晶表示装置の狭額縁化を実現することができる。
　本実施形態では、分岐した制御電極を有するトランジスタを緑色用トランジスタに割り当て、直線状の制御電極を有するトランジスタを青色用トランジスタおよび赤色用トランジスタに割り当てたが、この構成に限るものではない。分岐した制御電極を有するトランジスタを青色用トランジスタ、緑色用トランジスタ、赤色用トランジスタのいずれに割り当ててもよく、その場合、直線状の制御電極を有するトランジスタを残りのトランジスタに割り当てればよい。
［第３実施形態］
　以下、本発明の第３実施形態について、図５を参照して説明する。
　本実施形態の液晶表示装置の基本構成は第１実施形態と同様であり、デマルチプレクサ回路のトランジスタ構成が第１実施形態と異なる。
　図５は、本実施形態のデマルチプレクサ回路のパターンを示す平面図である。
　図５において、第１実施形態の図３と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
　図５に示すように、本実施形態のデマルチプレクサ回路７２において、入力電極７３は、コンタクト１６を介して信号入力線Ｖｎに接続されている。入力電極７３は、各トランジスタ７４Ｂ１，７４Ｇ２，７４Ｒ２の形成領域に延在する第１枝部７３ａと第２枝部７３ｂとを備え、３個のトランジスタ７４Ｂ１，７４Ｇ２，７４Ｒ２で共用の入力電極として機能する。
　第１、第２実施形態では、分岐した制御電極を有するトランジスタと直線状の制御電極を有するトランジスタとをＤ１段目、Ｄ２段目の２段に配置した。これに対して、本実施形態では、３つのトランジスタ７４Ｂ１，７４Ｇ２，７４Ｒ２を３段に配置した点が第１、第２実施形態と異なる。本実施形態では、トランジスタの位置を、制御線ＢＳＷ，ＧＳＷ，ＲＳＷに近い側から遠い側に向けて順次、Ｄ１段目、Ｄ２段目、Ｄ３段目と称して説明する。
　Ｄ１段目の青色用第１トランジスタ７４Ｂ１は、青色ドットにビデオ信号を供給するデータ線ＳＬＢｎに接続されている。青色用第１トランジスタ７４Ｂ１は、第１枝部７５ａと第２枝部７５ｂとに分岐した制御電極７５と、第１枝部７５ａと第２枝部７５ｂとの間に配置された出力電極７６と、第１枝部７５ａと第２枝部７５ｂとの外側に配置された入力電極７３と、半導体層７７と、を備えている。
　制御電極７５は、コンタクト７８を介して青色ドット用制御線ＢＳＷに接続されている。半導体層７７は、制御電極７５の第１枝部７５ａと第２枝部７５ｂとを跨ぐように設けられている。半導体層７７は、複数のコンタクト７９を介して入力電極７３の第１枝部７３ａと第２枝部７３ｂとに接続されている。また、半導体層７７は、複数のコンタクト８０を介して出力電極７６に接続されている。
　Ｄ２段目の緑色用第２トランジスタ７４Ｇ２は、緑色ドットにビデオ信号を供給するデータ線ＳＬＧｎに接続されている。緑色用第２トランジスタ７４Ｇ２は、直線状に延在する制御電極８２と、制御電極８２の一方に配置された出力電極８３と、制御電極８２の他方に配置された入力電極７３の第２枝部７３ｂと、半導体層８４と、を備えている。
　制御電極８２は、コンタクト８５を介して緑色ドット用制御線ＧＳＷに接続されている。半導体層８４は、複数のコンタクト８６を介して入力電極７３の第２枝部７３ｂに接続されている。半導体層８４は、複数のコンタクト８７を介して出力電極８３に接続されている。
　Ｄ３段目の赤色用第２トランジスタ７４Ｒ２は、赤色ドットにビデオ信号を供給するデータ線ＳＬＲｎに接続されている。赤色用第２トランジスタ７４Ｒ２は、直線状に延在する制御電極８９と、制御電極８９の一方に配置された出力電極９０と、制御電極８９の他方に配置された入力電極７３の第２枝部７３ｂと、半導体層９１と、を備えている。
　制御電極８９は、コンタクト９２を介して赤色ドット用制御線ＲＳＷに接続されている。半導体層９１は、複数のコンタクト９３を介して入力電極７３の第２枝部７３ｂに接続されている。半導体層９１は、複数のコンタクト９４を介して出力電極９０に接続されている。
　Ｄ２段目の緑色用第２トランジスタ７４Ｇ２とＤ３段目の赤色用第２トランジスタ７４Ｒ２とは、データ線の延在方向（ｙ方向）に並んで配置されている。３個のトランジスタ７４Ｂ１，７４Ｇ２，７４Ｒ２に共通の入力電極となる第２枝部７３ｂは直線状に延在している。青色用第１トランジスタ７４Ｂ１の出力電極７６の一部と緑色用第２トランジスタ７４Ｇ２の出力電極８３の一部と赤色用第２トランジスタ７４Ｒ２の出力電極９０の一部とは、データ線の延在方向（ｙ方向）と平行に延在する同一直線上に配置されている。
したがって、各出力電極７６，８３，９０と各データ線との接続部分は、互いに接触しないように折り曲げられた形状を有している。
　以上の配置により、緑色用第２トランジスタ７４Ｇ２のｘ方向における占有部分ＰＧと、赤色用第２トランジスタ７４Ｒ２のｘ方向における占有部分ＰＲと、は略完全に重なっている。青色用第１トランジスタ７４Ｂ１のｘ方向における占有部分ＰＢと、緑色用第２トランジスタ７４Ｇ２のｘ方向における占有部分ＰＧおよび赤色用第２トランジスタ７４Ｒ２のｘ方向における占有部分ＰＲと、は一部重なっている。
　本実施形態のデマルチプレクサ回路７２によれば、分岐した制御電極７５を有する青色用第１トランジスタ７４Ｂ１と、直線状の制御電極８２を有する緑色用第２トランジスタ７４Ｇ２および直線状の制御電極８９を有する赤色用第２トランジスタ７４Ｒ２と、を組み合わせたことにより、デマルチプレクサ回路７２の占有面積を低減し、液晶表示装置の狭額縁化を実現することができる。
　本実施形態のデマルチプレクサ回路７２では、３個のトランジスタ７４Ｂ１，７４Ｇ２，７４Ｒ２を３段に配置しているため、第１、第２実施形態のデマルチプレクサ回路に比べてｙ方向寸法が大きくなる。しかしながら、各トランジスタ７４Ｂ１，７４Ｇ２，７４Ｒ２のｘ方向における占有部分ＰＢ，ＰＧ，ＰＲの重なりが第１、第２実施形態に比べて多いため、デマルチプレクサ回路７２の全体のｘ方向寸法は第１、第２実施形態に比べて小さくなる。そのため、本実施形態のデマルチプレクサ回路７２は、データ線のピッチが狭い液晶表示装置に好適に適用することができる。
　本実施形態では、分岐した制御電極を有するトランジスタをＤ１段目の青色用トランジスタに割り当て、直線状の制御電極を有するトランジスタをＤ２段目の緑色用トランジスタおよびＤ３段目の赤色用トランジスタに割り当てたが、トランジスタの形状と配置はこれに限ることなく、適宜変更が可能である。
［第４実施形態］
　以下、本発明の第４実施形態について、図６を参照して説明する。
　本実施形態の液晶表示装置の基本構成は第１実施形態と同様であり、デマルチプレクサ回路のトランジスタ構成が第１実施形態と異なる。
　図６は、本実施形態のデマルチプレクサ回路のパターンを示す平面図である。
　図６において、第１実施形態の図３と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
　図６に示す本実施形態のデマルチプレクサ回路６６のうち、Ｄ１段目の青色用第１トランジスタ１３Ｂ１の構成は、第１実施形態のデマルチプレクサ回路１２と共通である。Ｄ２段目の緑色用第２トランジスタおよび赤色用第２トランジスタの構成は、第１実施形態のデマルチプレクサ回路１２と異なる。第１実施形態のデマルチプレクサ回路１２では、緑色用第２トランジスタ、赤色用第２トランジスタの各々は、ｙ方向の寸法が長い１個のトランジスタで構成されていた。これに対し、本実施形態のデマルチプレクサ回路６６では、緑色用第２トランジスタ、赤色用第２トランジスタの各々は、ｙ方向で分割された２個のトランジスタで構成されている。
　図６に示すように、本実施形態のデマルチプレクサ回路６６において、Ｄ２段目の緑色用第２トランジスタは、半導体層２７Ａを有するトランジスタ１３Ｇ２－１と、半導体層２７Ｂを有するトランジスタ１３Ｇ２－２と、がｙ方向に並んだ構成を有している。同様に、Ｄ２段目の赤色用第２トランジスタは、半導体層２７Ａを有するトランジスタ１３Ｒ２－１と、半導体層２７Ｂを有するトランジスタ１３Ｒ２－２と、がｙ方向に並んだ構成を有している。トランジスタ１３Ｇ２－１とトランジスタ１３Ｒ２－１とは、１つの半導体層２７Ａを共有している。トランジスタ１３Ｇ２－２とトランジスタ１３Ｒ２－２とは、１つの半導体層２７Ｂを共有している。その他、各トランジスタの制御電極、出力電極、入力電極等の構成は、第１実施形態と共通である。
　本実施形態のデマルチプレクサ回路６６においても、分岐した制御電極１７を有する青色用第１トランジスタ１３Ｂ１、直線状の制御電極２４を有する緑色用第２トランジスタ１３Ｇ２－１，１３Ｇ２－２、および直線状の制御電極３２を有する赤色用第２トランジスタ１３Ｒ２－１，１３Ｒ２－２を組み合わせたことにより、第１実施形態と同様、デマルチプレクサ回路６６の占有面積を低減し、液晶表示装置の狭額縁化を実現することができる。
　本実施形態では、Ｄ２段目の緑色用第２トランジスタおよび赤色用第２トランジスタを、分割された２個のトランジスタで構成したが、トランジスタの分割数は２個に限るものではない。
　なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
　例えば上記実施形態では、６個のコンタクトを用いて入力電極もしくは出力電極と半導体層とを接続する形態でトランジスタを設計したが、特にこの形態に限ることなく、設計変更は適宜可能である。また、各配線の引き回しについても適宜変更が可能である。１本の信号入力線から３本のデータ線にビデオ信号を分配する構成に限ることなく、例えば４色のドットで一つの画素を構成する場合、１本の信号入力線から４本のデータ線にビデオ信号を分配する構成としてもよい。
　また、第１トランジスタとして、制御電極の先端側が２本に分岐し、第１枝部と第２枝部とを有するトランジスタの例を示したが、制御電極の枝部の本数は２本に限ることなく、制御電極は３本以上の枝部を有していてもよい。
　本発明の表示装置は、液晶表示装置に限定されるものではなく、デマルチプレクサ回路を備えた各種の表示装置に適用が可能である。例えば本発明の表示装置は、白の帯電粒子と黒の帯電粒子とを封入したマイクロカプセルを用いた電子ペーパーであってもよい。あるいは、本発明の表示装置は、電荷の注入により発光を生じる有機発光層を表示媒体とした有機エレクトロルミネッセンス表示装置であってもよい。
　本発明は、液晶表示装置、電子ペーパー、有機エレクトロルミネッセンス表示装置等の各種表示装置に利用が可能である。
　１…液晶表示装置（表示装置）、４…表示領域（表示部）、５…ゲート線、６…データ線、１０…データドライバ、１１…走査線駆動回路（ゲートドライバ）、１２，４２，６６，７２…デマルチプレクサ回路、１３Ｒ，１３Ｇ，１３Ｂ，１３Ｒ２，１３Ｒ２－１，１３Ｒ２－２，１３Ｇ２，１３Ｇ２－１，１３Ｇ２－２，１３Ｂ１，４４Ｂ２，４４Ｒ２，４４Ｇ１，７４Ｂ１，７４Ｇ２，７４Ｒ２…サンプリング用トランジスタ、１５，４３，７３…入力電極、１７，２４，３２，４５，５２，５９，７５，８２，８９…制御電極、１７ａ，５９ａ，７５ａ…第１枝部、１７ｂ，５９ｂ，７５ｂ…第２枝部、１８，２５，３３，４６，５３，６０，７６，８３，９０…出力電極、Ｖｎ，Ｖn+1…信号入力線、ＢＳＷ，ＧＳＷ，ＲＳＷ…制御線、ＳＬＲｎ，ＳＬＧｎ，ＳＬＢｎ，ＳＬＲｎ+1，ＳＬＧｎ+1，ＳＬＢｎ+1…データ線。

Claims (10)

  1. 　Ｍ（Ｍ：自然数）本のデータ線とＮ（Ｎ：自然数）本のゲート線とが互いに交差し、前記データ線と前記ゲート線との交差に対応してＭ×Ｎ個のドットがマトリクス状に設けられた表示部と、
    　ビデオ信号を出力するデータドライバと、
    　前記Ｍ本のデータ線に対して前記データドライバから出力されたビデオ信号を時分割で分配するデマルチプレクサ回路と、
    　前記Ｎ本のゲート線に走査信号を出力するゲートドライバと、を備え、
    　前記デマルチプレクサ回路は、前記ビデオ信号が入力されるｍ（ｍ：自然数、ｍ＜Ｍ）本の信号入力線と、制御信号が入力されるｋ（ｋ：自然数、ｋ＝Ｍ／ｍ）本の制御線と、前記信号入力線と前記データ線との間に接続されたＭ個のサンプリング用トランジスタと、を備え、
    　１本の前記信号入力線に接続されたｋ個の前記サンプリング用トランジスタが、第１サンプリング用トランジスタと第２サンプリング用トランジスタとを含み、
    　前記第１サンプリング用トランジスタは、第１枝部と第２枝部とを有する制御電極と、前記第１枝部と前記第２枝部との間に配置された入力電極、出力電極のいずれか一方と、前記第１枝部と前記第２枝部との外側に配置された入力電極、出力電極のいずれか他方と、を備え、
    　前記入力電極が前記信号入力線に接続され、前記出力電極が前記データ線に接続される表示装置。
  2. 　前記第２サンプリング用トランジスタは、直線状に延在する制御電極と、前記制御電極の一方に配置された入力電極と、前記ゲートの他方に配置された出力電極と、を備える請求項１に記載の表示装置。
  3. 　前記第１サンプリング用トランジスタと前記第２サンプリング用トランジスタとが、前記データ線の延在方向において異なる位置に配置される請求項２に記載の表示装置。
  4. 　前記第１サンプリング用トランジスタが前記制御線に相対的に近い位置に配置され、前記第２サンプリング用トランジスタが前記制御線から相対的に遠い位置に配置され、
    　前記出力電極が前記第１枝部と前記第２枝部との間に配置され、前記入力電極が前記第１枝部と前記第２枝部との外側に配置される請求項３に記載の表示装置。
  5. 　前記第２サンプリング用トランジスタが、前記制御線の延在方向に配置された複数のサンプリング用トランジスタで構成される請求項４に記載の表示装置。
  6. 　前記制御線の延在方向に隣り合うサンプリング用トランジスタが、前記入力電極を共有する請求項５に記載の表示装置。
  7. 　前記第２サンプリング用トランジスタが、前記データ線の延在方向に配置された複数のサンプリング用トランジスタで構成される請求項４に記載の表示装置。
  8. 　前記第１サンプリング用トランジスタが前記制御線から相対的に遠い位置に配置され、前記第２サンプリング用トランジスタが前記制御線に相対的に近い位置に配置され、
    　前記入力電極が前記第１枝部と前記第２枝部との間に配置され、前記出力電極が前記第１枝部と前記第２枝部との外側に配置される請求項３に記載の表示装置。
  9. 　前記第２サンプリング用トランジスタが、前記制御線の延在方向に配置された複数のサンプリング用トランジスタで構成される請求項８に記載の表示装置。
  10. 　前記ｋが３であり、
    　前記ｋ本の制御線が、赤色ドット用制御線、緑色ドット用制御線、および青色ドット用制御線であり、
    　赤色ドットと緑色ドットと青色ドットとにより一つの画素が構成される請求項１から請求項９までのいずれか一項に記載の表示装置。
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