KR102621005B1 - 유기 발광 표시 장치 - Google Patents

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Abstract

유기 발광 표시 장치는 복수의 서브 화소 영역들을 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 갖는 기판, 상기 기판 상의 상기 표시 영역 및 상기 주변 영역에 배치되는 버퍼층, 상기 버퍼층 상의 상기 주변 영역에 배치되는 제1 회로 구조물, 상기 제1 회로 구조물 상의 상기 서브 화소 영역들 각각에 배치되는 서브 화소 구조물 및 상기 기판과 상기 버퍼층 사이의 상기 주변 영역에 배치되고, 상기 제1 회로 구조물과 부분적으로 중첩하는 제1 신호 배선을 포함할 수 있다. 이에 따라, 유기 발광 표시 장치는 비표시 영역에 해당되는 베젤의 폭을 상대적으로 줄이거나 표시 영역의 면적을 상대적으로 증가시킬 수 있다.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE}
본 발명은 유기 발광 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 신호 배선을 포함하는 유기 발광 표시 장치에 관한 것이다.
평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로써 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치와 유기 발광 표시 장치가 있다.
상기 유기 발광 표시 장치는 영상이 표시되는 표시 영역 및 게이트 구동부, 데이터 구동부, 복수의 신호 배선들이 배치되며 상기 표시 영역을 둘러싸는 주변 영역을 포함할 수 있다. 상기 게이트 구동부에는 복수의 트랜지스터가 배치될 수 있고, 상기 게이트 구동부와 인접하여 신호 배선들(예를 들어, 데이터 신호 배선들)이 배치될 수 있다. 상기 유기 발광 표시 장치가 대형화되며 고해상도를 가짐으로써 상기 주변 영역(예를 들어, 데드 스페이스)에 배치되는 상기 게이트 구동부에 포함된 상기 트랜지스터의 개수 및 상기 데이터 배선의 개수가 상대적으로 증가될 수 있다. 이러한 경우, 상기 주변 영역의 면적이 증가될 수 있다.
본 발명의 목적은 신호 배선을 포함하는 유기 발광 표시 장치를 제공하는 것이다.
그러나, 본 발명이 상술한 목적에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치는 복수의 서브 화소 영역들을 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 갖는 기판, 상기 기판 상의 상기 표시 영역 및 상기 주변 영역에 배치되는 버퍼층, 상기 버퍼층 상의 상기 주변 영역에 배치되는 제1 회로 구조물, 상기 제1 회로 구조물 상의 상기 서브 화소 영역들 각각에 배치되는 서브 화소 구조물 및 상기 기판과 상기 버퍼층 사이의 상기 주변 영역에 배치되고, 상기 제1 회로 구조물과 부분적으로 중첩하는 제1 신호 배선을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼층 상의 서브 화소 영역에 배치되는 스위칭 트랜지스터 및 상기 스위칭 트랜지스터부터 이격되어 배치되는 구동 트랜지스터를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스위칭 트랜지스터는 상기 기판 상의 서브 화소 영역에 배치되는 제1 액티브층, 상기 제1 액티브층 상에 배치되는 제1 게이트 전극 및 상기 제1 게이트 전극 상에 배치되는 제1 소스 및 제1 드레인 전극들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 구동 트랜지스터는 상기 제1 액티브층으로부터 이격되어 배치되는 제2 액티브층, 상기 제2 액티브층 상에 배치되는 제2 게이트 전극 및 상기 제2 게이트 전극 상에 배치되는 제2 소스 및 제2 드레인 전극들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 회로 구조물은 제1 트랜지스터를 포함하는 게이트 구동부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구동부는 상기 스위칭 트랜지스터의 상기 게이트 전극에 게이트 신호를 제공할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상의 상기 주변 영역에서 상기 제1 회로 구조물과 이격하여 배치되는 제2 회로 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 회로 구조물은 상기 제1 회로 구조물로부터 이격되어 배치되는 제2 트랜지스터를 포함하는 발광 제어 구동부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판과 상기 버퍼층 사이의 상기 주변 영역에서 상기 제1 신호 배선과 이격하여 배치되고, 상기 제2 회로 구조물과 부분적으로 중첩하는 제2 신호 배선을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 신호 배선은 클럭 신호 배선을 포함하고, 상기 제1 신호 배선은 상기 제1 및 제2 회로 구조물들에 상기 클럭 신호를 제공하며, 상기 제2 신호 배선은 구동 전원 배선을 포함하고, 상기 제2 신호 배선은 상기 구동 전원을 상기 제1 및 제2 회로 구조물들에 제공할 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼층 상의 주변 영역에서 상기 제1 회로 구조물과 이격되어 배치되는 전원 전압 배선 및 상기 전원 전압 배선 상에 배치되는 연결 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전원 전압 배선은 상기 연결 패턴을 통해 상기 서브 화소 구조물과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상의 주변 영역의 최외곽에 배치되는 차단 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 차단 구조물은 상기 연결 전극 상에 배치되는 제1 차단 패턴 및 상기 제1 차단 패턴으로부터 이격되고, 상기 제1 차단 패턴을 둘러싸는 제2 차단 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 서브 화소 구조물은 상기 기판 상에 배치되는 하부 전극, 상기 하부 전극 상에 배치되는 발광층 및 상기 발광층 상에 배치되는 상부 전극을 포함하고, 상기 상부 전극은 상기 연결 패턴과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 제1 유기층, 상기 제1 유기층 상에 배치되는 제1 베리어층, 상기 제1 베리어층 상에 배치되는 제2 유기층 및 상기 제2 유기층 상에 배치되는 제2 베리어층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 서브 화소 구조물 상에 배치되는 박막 봉지 구조물을 더 포함하고, 상기 박막 봉지 구조물은 가요성을 갖는 무기 물질을 포함하는 제1 박막 봉지층, 상기 제1 박막 봉지층 상에 배치되고, 가요성을 갖는 유기 물질을 포함하는 제2 박막 봉지층 및 상기 제2 박막 봉지층 상에 배치되고, 상기 가요성을 갖는 무기 물질을 포함하는 제3 박막 봉지층을 포함할 수 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치는 복수의 서브 화소 영역들을 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 갖는 기판, 상기 기판 상의 상기 서브 화소 영역들 각각에 배치되는 서브 화소 구조물, 상기 기판 상의 상기 주변 영역에 배치되는 제1 회로 구조물 및 상기 주변 영역에서 상기 기판에 매립되고, 상기 제1 회로 구조물과 부분적으로 중첩할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 복수의 층들을 포함하고, 상기 제1 신호 배선은 상기 복수의 층들 사이에 개재될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상의 서브 화소 영역에 배치되는 스위칭 트랜지스터 및 상기 스위칭 트랜지스터부터 이격되어 배치되는 구동 트랜지스터를 더 포함하고, 상기 제1 회로 구조물은 제1 트랜지스터를 포함하는 게이트 구동부를 포함하며, 상기 게이트 구동부는 상기 스위칭 트랜지스터의 상기 게이트 전극에 게이트 신호를 제공할 수 있다.
본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치는 제1 회로 구조물 및 제2 회로 구조물과 중첩하여 배치되는 제1 신호 배선 및 제2 신호 배선을 포함함으로써, 유기 발광 표시 장치는 비표시 영역에 해당되는 베젤의 폭을 상대적으로 줄이거나 표시 영역의 면적을 상대적으로 증가시킬 수 있다.
다만, 본 발명의 효과가 상술한 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1A는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 평면도이다.
도 1B는 도 1의 유기 발광 표시 장치의 'A'영역을 확대 도시한 부분 확대 평면도이다.
도 2는 도 1의 유기 발광 표시 장치와 전기적으로 연결된 외부 장치를 나타내는 블록도이다.
도 3A는 도 1의 제1 회로 구조물에 포함된 게이트 스테이지를 나타내는 회로도이다.
도 3B는 도 1의 제2 회로 구조물에 포함된 발광 스테이지를 나타내는 회로도이다.
도 3C는 도 1의 서브 화소 영역에 배치된 서브 화소 회로 및 유기 발광 다이오드를 나타내는 회로도이다.
도 4는 도 1의 유기 발광 표시 장치를 I-I'라인을 따라 절단한 단면도이다.
도 5A는 도 4의 유기 발광 표시 장치에 포함된 제1 신호 배선과 제1 트랜지스터의 연결을 나타내는 단면도이다.
도 5B는 도 4의 유기 발광 표시 장치에 포함된 제2 신호 배선과 제2 트랜지스터의 연결을 나타내는 단면도이다.
도 6 내지 도 11은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치들 및 유기 발광 표시 장치의 제조 방법에 대하여 상세하게 설명한다. 첨부한 도면들에 있어서, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1A는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 평면도이고, 도 1B는 도 1의 유기 발광 표시 장치의 'A'영역을 확대 도시한 부분 확대 평면도이며, 도 2는 도 1의 유기 발광 표시 장치와 전기적으로 연결된 외부 장치를 나타내는 블록도이다.
도 1 및 2를 참조하면, 유기 발광 표시 장치(100)는 표시 영역(10) 및 표시 영역(10)을 둘러싸는 주변 영역(20)을 포함할 수 있다. 여기서, 표시 영역(10)은 복수의 서브 화소 영역들(30)을 포함할 수 있다. 복수의 서브 화소 영역들(30)은 매트릭스 형태로 표시 영역(10)에 전체적으로 배열될 수 있다.
주변 영역(20)의 일측(예를 들어, 표시 영역(10)의 좌측부)에는 제1 회로 구조물(800) 및 제2 회로 구조물(600)이 배치될 수 있고, 제2 회로 구조물(600)보다 제1 회로 구조물(800)이 표시 영역(10)에 인접하여 배치될 수 있다. 제1 회로 구조물(800)은 복수의 게이트 스테이지들(예를 들어, 도 3A의 게이트 스테이지(GST))을 포함할 수 있고, 제2 회로 구조물(600)은 복수의 발광 스테이지들(예를 들어, 도 3B의 발광 스테이지(EST))을 포함할 수 있다. 예시적인 실시예들에 있어서, 도 1B에 도시된 바와 같이, 제1 회로 구조물(800) 아래에 제1 신호 배선들(710, 711, 712)(예를 들어, 도 4의 제1 신호 배선(710))이 배치될 수 있고, 제2 회로 구조물(600) 아래에 제2 신호 배선들(510, 511, 512)(예를 들어, 도 4의 제2 신호 배선(510))이 배치될 수 있다. 여기서, 제1 신호 배선들(710, 711, 712)은 클럭 신호 배선을 포함할 수 있고, 제2 신호 배선들(510, 511, 512)은 고전원 전압 배선을 포함할 수 있다. 다시 말하면, 제1 신호 배선들(710, 711, 712)에는 클럭 신호가 인가될 수 있고, 제2 신호 배선들(510, 511, 512)에는 고전원 전압이 인가될 수 있다. 또한, 제1 신호 배선들(710, 711, 712)은 제1 회로 구조물(800) 및 제2 회로 구조물(600)과 전기적으로 연결될 수 있고, 제2 신호 배선들(510, 511, 512)은 제1 회로 구조물(800) 및 제2 회로 구조물(600)과 전기적으로 연결될 수 있다. 즉, 제1 신호 배선들(710, 711, 712)은 제1 회로 구조물(800) 및 제2 회로 구조물(600)에 상기 고전원 전압을 제공할 수 있고, 제2 신호 배선들(510, 511, 512)은 제1 회로 구조물(800) 및 제2 회로 구조물(600)에 클럭 신호를 제공할 수 있다.
다만, 도 1B의 상기 제1 신호 배선들 및 상기 제2 신호 배선들 각각이 3개의 배선들을 포함하는 것으로 설명하였으나 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 다른 예시적인 실시예들에 있어서, 상기 제1 신호 배선들 및 상기 제2 신호 배선들 각각은 적어도 하나의 배선을 포함할 수 있다.
주변 영역(20)의 타측(예를 들어, 표시 영역(10)의 하부)에는 복수의 패드 전극들(470)이 배치될 수 있다. 선택적으로, 제1 회로 구조물(800) 및 제2 회로 구조물(600)은 표시 영역(10)의 우측부 또는 상부에 배치될 수도 있다. 다른 예시적인 실시예들에 있어서, 유기 발광 표시 장치(100)는 데이터 구동부, 타이밍 제어부 등을 더 포함할 수 있고, 이들은 주변 영역(20)에 배치될 수 있다.
표시 영역(10)의 서브 화소 영역들(30) 각각에는 서브 화소 회로(예를 들어, 도 3C의 서브 화소 회로(SUB-PIXEL CIRCUIT))가 배치될 수 있고, 상기 서브 화소 회로 상에 유기 발광 다이오드들(예를 들어, 도 3C의 유기 발광 다이오드(OLED))이 배치될 수 있다. 상기 서브 화소 회로 및 상기 유기 발광 다이오드를 통해 표시 영역(10)에 영상이 표시될 수 있다.
서브 화소 영역들(30)에는 제1, 제2 및 제3 서브 화소 회로들이 배치될 수 있다. 예를 들면, 상기 제1 서브 화소 회로는 적색 광을 방출할 수 있는 제1 유기 발광 다이오드와 연결될 수 있고, 상기 제2 서브 화소 회로는 녹색 광을 방출할 수 있는 제2 유기 발광 다이오드와 연결될 수 있으며, 상기 제3 서브 화소 회로는 청색 광을 방출할 수 있는 제3 유기 발광 다이오드와 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 유기 발광 다이오드는 제1 서브 화소 회로와 중첩하여 배치될 수 있고, 상기 제2 유기 발광 다이오드는 제2 서브 화소 회로와 중첩하여 배치될 수 있으며, 상기 제3 유기 발광 다이오드는 제3 서브 화소 회로와 중첩하여 배치될 수 있다. 선택적으로, 상기 제1 유기 발광 다이오드가 상기 제1 서브 화소 회로의 일부 및 상기 제1 서브 화소 회로와 다른 서브 화소 회로의 일부와 중첩하여 배치될 수도 있고, 상기 제2 유기 발광 다이오드가 상기 제2 서브 화소 회로의 일부 및 상기 제2 서브 화소 회로와 다른 서브 화소 회로의 일부와 중첩하여 배치될 수도 있으며, 상기 제3 유기 발광 다이오드가 상기 제3 서브 화소 회로의 일부 및 상기 제3 서브 화소 회로와 다른 서브 화소 회로의 일부와 중첩하여 배치될 수도 있다.
예를 들면, 상기 제1 내지 제3 유기 발광 다이오드들은 같은 크기의 직사각형이 차례로 배열되는 RGB 스트라이프(RGB stripe) 방식, 상대적으로 넓은 면적을 갖는 청색 유기 발광 다이오드를 포함하는 S-스트라이프(s-stripe) 방식, 백색 유기 발광 다이오드를 더 포함하는 WRGB 방식, RG-GB 반복 형태로 나열된 펜타일 방식 등을 이용하여 배열될 수 있다.
또한, 복수의 서브 화소 영역들(30) 각각에는 적어도 하나의 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 적어도 하나의 커패시터 등이 배치될 수 있다. 예시적인 실시예들에 있어서, 서브 화소 영역들(30) 각각에 하나의 구동 트랜지스터(예를 들어, 도 3C의 제1 트랜지스터(TR1)) 및 6개의 스위칭 트랜지스터들(예를 들어, 도 3C의 제2 내지 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7)), 하나의 스토리지 커패시터(예를 들어, 도 3C의 스토리지 커패시터(CST)) 등이 배치될 수 있다.
다만, 본 발명의 표시 영역(10), 주변 영역(20) 및 서브 화소 영역(30) 각각의 형상이 사각형의 평면 형상을 갖는 것으로 설명하였지만, 상기 형상이 이에 한정되는 것은 아니다. 예를 들면, 표시 영역(10), 주변 영역(20) 및 서브 화소 영역(30) 각각의 형상은 삼각형의 평면 형상, 마름모의 평면 형상, 다각형의 평면 형상, 원형의 평면 형상, 트랙형의 평면 형상 또는 타원형의 평면 형상을 가질 수도 있다.
외부 장치(101)는 유기 발광 표시 장치(100)와 연성 인쇄 회로 기판을 통해 전기적으로 연결될 수 있다. 예를 들면, 상기 연성 인쇄 회로 기판의 일측은 패드 전극들(470)과 직접적으로 접촉할 수 있고, 상기 연성 인쇄 회로 기판의 타측은 외부 장치(101)와 직접적으로 접촉할 수 있다. 외부 장치(101)는 데이터 신호, 게이트 신호, 발광 제어 신호, 게이트 초기화 신호, 초기화 전압, 전원 전압 등을 유기 발광 표시 장치(100)에 제공할 수 있다. 또한, 상기 연성 인쇄 회로 기판에는 구동 집적 회로가 실장될 수 있다. 다른 예시적인 실시예들에 있어서, 상기 구동 집적 회로가 패드 전극들(470)과 인접하여 유기 발광 표시 장치(100)에 실장될 수도 있다. 선택적으로, 유기 발광 표시 장치(100)가 벤딩 영역을 포함하는 경우, 인쇄 회로 기판을 통해 패드 전극들(470)과 외부 장치(101)가 전기적으로 연결될 수도 있다.
제1 회로 구조물(800)은 게이트 구동부를 포함할 수 있고, 상기 게이트 구동부는 적어도 하나의 트랜지스터(예를 들어, 도 4의 제1 트랜지스터(850)) 및 적어도 하나의 커패시터를 각기 포함하는 복수의 게이트 스테이지들(예를 들어, 도 3A의 게이트 스테이지(GST))을 포함할 수 있다. 제1 회로 구조물(800)은 외부 장치(101)로부터 상기 게이트 신호를 수신할 수 있고, 상기 게이트 신호는 상기 게이트 구동부의 상기 게이트 스테이지들을 통해 상기 서브 화소 회로들에 제공될 수 있다.
제2 회로 구조물(600)은 발광 제어 구동부를 포함할 수 있고, 상기 발광 제어 구동부는 적어도 하나의 트랜지스터(예를 들어, 도 4의 제2 트랜지스터(650)) 및 적어도 하나의 커패시터를 각기 포함하는 복수의 발광 스테이지들(예를 들어, 도 3B의 발광 스테이지(EST))을 포함할 수 있다. 제2 회로 구조물(600)은 외부 장치(101)로부터 상기 발광 제어 신호를 수신할 수 있고, 상기 발광 제어 신호는 상기 발광 제어 구동부의 상기 발광 스테이지들을 통해 상기 서브 화소 회로들에 제공될 수 있다.
도 3A는 도 1의 제1 회로 구조물에 포함된 게이트 스테이지를 나타내는 회로도이다.
도 3A를 참조하면, 게이트 스테이지(GST)는 제1 구동부(1210), 제2 구동부(1220), 출력부(1230) 및 제1 트랜지스터(M1)를 포함할 수 있다.
출력부(1230)는 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 포함할 수 있다. 출력부(1230)는 제1 노드(N1) 및 제2 노드(N2) 전압에 기초하여 출력 단자(1004)로 공급되는 전압을 제어할 수 있다. 제5 트랜지스터(M5)는 제1 구동 전원(VDD) 배선(예를 들어, 고전원 전압 배선)과 출력 단자(1004) 사이에 연결될 수 있고, 제5 트랜지스터(M5)의 게이트 전극이 제1 노드(N1)에 연결될 수 있다. 제5 트랜지스터(M5)는 제1 노드(N1)에 인가되는 전압에 기초하여 제1 구동 전원(VDD) 배선과 출력 단자(1004)의 연결을 제어할 수 있다. 제6 트랜지스터(M6)는 출력 단자(1004)와 제3 입력 단자(1003) 사이에 연결될 수 있고, 제6 트랜지스터(M6)의 게이트 전극이 제2 노드(N2)에 연결될 수 있다. 제6 트랜지스터(M6)는 제2 노드(N2)에 인가되는 전압에 기초하여 출력 단자(1004)와 제3 입력 단자(1003)의 연결을제어할 수 있다. 출력부(1230)는 버퍼로 구동될 수 있다. 선택적으로, 제5 트랜지스터(M5) 및/또는 제6 트랜지스터(M6)는 복수의 트랜지스터가 병렬로 연결되는 구성을 가질 수도 있다.
제1 구동부(1210)는 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 포함할 수 있다. 제1 구동부(1210)는 제1 입력 단자(1001), 제2 입력 단자(1002) 및 제3 입력 단자(1003)로 공급되는 클럭 신호들에 기초하여 제3 노드(N3)의 전압을 제어할 수 있다. 제2 트랜지스터(M2)는 제1 입력 단자(1001)와 제3 노드(N3) 사이에 연결될 수 있고, 제2 트랜지스터(M2)의 게이트 전극이 제2 입력 단자(1002)에 연결될 수 있다. 제2 트랜지스터(M2)는 제2 입력 단자(1002)로 공급되는 클럭 신호에 기초하여 제1 입력 단자(1001)와 제3 노드(N3)의 연결을 제어할 수 있다. 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 제3 노드(N3)와 제1 구동 전원(VDD) 배선 사이에서 직렬로 연결될 수 있다. 제3 트랜지스터(M3)는 제4 트랜지스터(M4)와 제3 노드(N3) 사이에 연결될 수 있고, 제3 트랜지스터(M3)의 게이트 전극이 제3 입력 단자(1003)에 연결될 수 있다. 제3 트랜지스터(M3)는 제3 입력 단자(1003)로 공급되는 클럭 신호에 기초하여 제4 트랜지스터(M4)와 제3 노드(N3)의 연결을 제어할 수 있다. 제4 트랜지스터(M4)는 제3 트랜지스터(M3)와 제1 구동 전원(VDD) 배선 사이에 연결될 수 있고, 제4 트랜지스터(M4)의 게이트 전극이 제1 노드(N1)에 연결될 수 있다. 제4 트랜지스터(M4)는 제1 노드(N1)의 전압에 기초하여 제3 트랜지스터(M3)와 제1 구동 전원(VDD) 배선의 연결을 제어할 수 있다.
제2 구동부(1220)는 제7 트랜지스터(M7), 제8 트랜지스터(M8), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 제2 구동부(1220)는 제2 입력 단자(1002) 및 제3 노드(N3)의 전압에 기초하여 제1 노드(N1)의 전압을 제어할 수 있다. 제1 커패시터(C1)는 제2 노드(N2)와 출력 단자(1004) 사이에 연결될 수 있다. 제1 커패시터(C1)는 제6 트랜지스터(M6)의 턴-온 및 턴-오프에 기초하는 전압을 충전할 수 있다. 제2 커패시터(C2)는 제1 노드(N1)와 제1 구동 전원(VDD) 배선 사이에 연결될 수 있다. 제2 커패시터(C2)는 제1 노드(N1)에 인가되는 전압을 충전할 수 있다. 제7 트랜지스터(M7)는 제1 노드(N1)와 제2 입력 단자(1002) 사이에 연결될 수 있고, 제7 트랜지스터(M7)의 게이트 전극이 제3 노드(N3)에 연결 될 수 있다. 제7 트랜지스터(M7)는 제3 노드(N3)의 전압에 기초하여 제1 노드(N1)와 제2 입력 단자(1002)의 연결을 제어할 수 있다. 제8 트랜지스터(M8)는 제1 노드(N1)와 제2 구동 전원(VSS) 배선(예를 들어, 저전원 전압 배선) 사이에 연결될 수 있고, 제8 트랜지스터(M8)의 게이트 전극이 제2 입력 단자(1002)에 연결될 수 있다. 제8 트랜지스터(M8)는 제2 입력 단자(1002)의 클럭 신호에 기초하여 제1 노드(N1)와 제2 구동 전원(VSS) 배선의 연결을 제어할 수 있다. 제1 트랜지스터(M1)는 제3 노드(N3)와 제2 노드(N2) 사이에 연결될 수 있고, 제1 트랜지스터(M1)의 게이트 전극이 제2 구동전원(VSS)에 연결될 수 있다. 제1 트랜지스터(M1)는 턴-온 상태를 유지하면서 제3 노드(N3) 및 제2 노드(N2)의 전기적 연결을 유지할 수 있다. 선택적으로, 제1 트랜지스터(M1)는 제2 노드(N2)의 전압에 기초하여 제3 노드(N3)의 전압 하강 폭을 제한할 수도 있다. 다시 말하면, 제2 노드(N2)의 전압이 제2 구동전원(VSS)보다 낮은 전압으로 하강하더라도 제3 노드(N3)의 전압은 제2 구동전원(VSS)에서 제1 트랜지스터(M1)의 문턱 전압을 감한 전압보다 낮아지지 않을 수 있다.
이에 따라, 제1, 제2 및 제3 입력 단자들(1001, 1002, 1003)이 제1 신호 배선들(710, 711, 712)과 전기적으로 연결될 수 있고, 제1 구동 전원(VDD) 배선이 제2 신호 배선들(510, 511, 512)과 전기적으로 연결될 수 있다. 또한, 제1 신호 배선들(710, 711, 712)에 인가된 클럭 신호들이 제1, 제2 및 제3 입력 단자들(1001, 1002, 1003)에 제공됨으로써, 출력 단자(1004)로 게이트 신호(예를 들어, 도 3C의 게이트 신호(GW))가 출력될 수 있다.
도 3B는 도 1의 제2 회로 구조물에 포함된 발광 스테이지를 나타내는 회로도이다.
도 3B를 참조하면, 제1 발광 스테이지(EST1)는 제1 신호 처리부(2100), 제2 신호 처리부(2200), 제3 신호 처리부(2300) 및 출력부(2400)를 포함할 수 있다.
제1 신호 처리부(2100)는 제11 트랜지스터(M11), 제12 트랜지스터(M12) 및 제13 트랜지스터(M13)를 포함할 수 있다. 제1 신호 처리부(2100)는 제1 입력 단자(2001) 및 제2 입력 단자(2002)로 공급되는 신호들에 기초하여 제22 노드(N22) 및 제21 노드(N21)의 전압을 제어할 수 있다. 제11 트랜지스터(M11)는 제1 입력 단자(2001)와 제21 노드(N21) 사이에 연결될 수 있고, 제11 트랜지스터(M11)의 게이트 전극이 제2 입력 단자(2002)에 연결될 수 있다. 제11 트랜지스터(M11)는 제2 입력 단자(2002)로 클럭 신호가 공급될 때 턴-온될 수 있다. 제12 트랜지스터(M12)는 제2 입력 단자(2002)와 제22 노드(N22) 사이에 연결될 수 있고, 제12 트랜지스터(M12)의 게이트 전극이 제21 노드(N21)에 연결 수 있다. 제12 트랜지스터(M12)는 제21 노드(N21)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제13 트랜지스터(M13)는 제2 구동 전원(VSS) 배선과 제22 노드(N22) 사이에 연결될 수 있고, 제13 트랜지스터(M13)의 게이트 전극이 제2 입력 단자(2002)에 연결될 수 있다. 제13 트랜지스터(M13)는 제2 입력 단자(2002)로 상기 클럭 신호가 공급될 때 턴-온될 수 있다.
제2 신호 처리부(2200)는 제14 트랜지스터(M14), 제15 트랜지스터(M15), 제16 트랜지스터(M16), 제17 트랜지스터(M17), 제11 커패시터(C11) 및 제12 커패시터(C12)를 포함할 수 있다. 제2 신호 처리부(2200)는 제3 입력 단자(2003)로 공급되는 클럭 신호 및 제22 노드(N22)의 전압에 기초하여 제21 노드(N21) 및 제23 노드(N23)의 전압을 제어할 수 있다. 제14 트랜지스터(M14)는 제15 트랜지스터(M15)와 제21 노드(N21) 사이에 연결될 수 있고, 제14 트랜지스터(M14)의 게이트 전극이 제3 입력 단자(2003)에 연결될 수 있다. 제14 트랜지스터(M14)는 제3 입력 단자(2003)로 클럭 신호가 공급될 때 턴-온될 수 있다. 제15 트랜지스터(M15)는 제1 구동 전원(VDD) 배선과 제14 트랜지스터(M14) 사이에 연결될 수 있고, 제15 트랜지스터(M15)의 게이트 전극이 제22 노드(N22)에 연결될 수 있다. 제15 트랜지스터(M15)는 제22 노드(N22)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제16 트랜지스터(M16)는 제17 트랜지스터(M17)의 제1 전극과 제3 입력 단자(2003) 사이에 연결될 수 있고, 제16 트랜지스터(M16)의 게이트 전극이 제22 노드(N22)에 연결될 수 있다. 제16 트랜지스터(M16)는 제22 노드(N22)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제17 트랜지스터(M17)는 제16 트랜지스터(M16)의 제1 전극과 제23 노드(N23) 사이에 연결될 수 있고, 제17 트랜지스터(M17)의 게이트 전극이 제3 입력 단자(2003)에 연결될 수 있다. 제17 트랜지스터(M17)는 제3 입력 단자(2003)로 클럭 신호가 공급될 때 턴-온될 수 있다. 제11 커패시터(C11)는 제21 노드(N21)와 제3 입력 단자(2003) 사이에 연결될 수 있다. 제12 커패시터(C12)는 제22 노드(N22)와 제17 트랜지스터(M17)의 제1 전극 사이에 연결될 수 있다.
제3 신호 처리부(2003)는 제18 트랜지스터(M18) 및 제13 커패시터(C13)를 포함할 수 있다. 제3 신호 처리부(2003)는 제21 노드(N21)의 전압에 기초하여 제23 노드(N23)의 전압을 제어할 수 있다. 제18 트랜지스터(M18)는 제1 구동 전원(VDD) 배선과 제23 노드(N23) 사이에 연결될 수 있고, 제18 트랜지스터(M18)의 게이트 전극이 제21 노드(N21)에 연결될 수 있다. 제18 트랜지스터(M18)는 제21 노드(N21)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제13 커패시터(C13)는 제3 구동전원(VDD1)과 제23 노드(N23) 사이에 연결될 수 있다.
출력부(2400)는 제19 트랜지스터(M19) 및 제20 트랜지스터(M20)를 포함할 수 있다. 출력부(2400)는 제21 노드(N21) 및 제23 노드(N23)의 전압에 기초하여 출력 단자(2004)로 공급되는 전압을 제어할 수 있다. 제19 트랜지스터(M19)는 제1 구동 전원(VDD) 배선과 출력 단자(2004) 사이에 연결될 수 있고, 제19 트랜지스터(M19)의 게이트 전극이 제23 노드(N23)에 연결될 수 있다. 제19 트랜지스터(M19)는 제23 노드(N23)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제20 트랜지스터(M20)는 출력 단자(2004)와 제2 구동 전원(VSS) 배선 사이에 연결될 수 있고, 제20 트랜지스터(M20)의 게이트 전극이 제21 노드(N21)에 연결될 수 있다. 제20 트랜지스터(M20)는 제21 노드(N21)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 출력부(2400)는 버퍼로 구동될 수 있다. 선택적으로, 제19 트랜지스터(M19) 및/또는 제20 트랜지스터(M20)는 복수의 트랜지스터가 병렬로 연결되는 구성을 가질 수도 있다.
이에 따라, 제1, 제2 및 제3 입력 단자들(2001, 2002, 2003)이 제1 신호 배선들(710, 711, 712)과 전기적으로 연결될 수 있고, 제1 구동 전원(VDD) 배선이 제2 신호 배선들(510, 511, 512)과 전기적으로 연결될 수 있다. 또한, 제1 신호 배선들(710, 711, 712)에 인가된 클럭 신호들이 제1, 제2 및 제3 입력 단자들(2001, 2002, 2003)에 제공됨으로써, 출력 단자(2004)로 발광 제어 신호(예를 들어, 도 3C의 발광 제어 신호(EM))가 출력될 수 있다.
도 3C는 도 1의 서브 화소 영역에 배치된 서브 화소 회로 및 유기 발광 다이오드를 나타내는 회로도이다.
도 3C를 참조하면, 유기 발광 표시 장치(100)의 서브 화소 영역들(30) 각각에는 서브 화소 회로(SUB-PIXEL CIRCUIT: SPC) 및 유기 발광 다이오드(OLED)가 배치될 수 있고, 하나의 서브 화소 회로(SPC)는 유기 발광 다이오드(OLED)(예를 들어, 도 4의 서브 화소 구조물(200)), 제1 내지 제7 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 초기화 전압(VINT) 배선, 데이터 신호(DATA) 배선, 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함할 수 있다.
유기 발광 다이오드(OLED)는 구동 전류(ID)에 기초하여 광을 출력할 수 있다. 유기 발광 다이오드(OLED)는 제1 단자 및 제2 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 유기 발광 다이오드(OLED)의 제2 단자는 저전원 전압(ELVSS)을 공급받을 수 있다. 예를 들면, 유기 발광 다이오드(OLED)의 제1 단자는 애노드 단자이고, 유기 발광 다이오드(OLED)의 제2 단자는 캐소드 단자일 수 있다. 선택적으로, 유기 발광 다이오드(OLED)의 제1 단자는 캐소드 단자이고, 유기 발광 다이오드(OLED)의 제2 단자는 애노드 단자일 수도 있다. 예시적인 실시예들에 있어서, 유기 발광 다이오드(OLED)의 상기 애노드 단자는 도 4의 하부 전극(290)에 해당될 수 있고, 유기 발광 다이오드(OLED)의 상기 캐소드 단자는 도 4의 상부 전극(340)에 해당될 수 있다.
제1 트랜지스터(TR1)(예를 들어, 도 4의 구동 트랜지스터(253)에 대응)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 트랜지스터(TR1)의 제1 단자는 소스 단자이고, 제1 트랜지스터(TR1)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제1 트랜지스터(TR1)의 제1 단자는 드레인 단자이고, 제1 트랜지스터(TR1)의 제2 단자는 소스 단자일 수 있다.
제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 예시적인 실시예들에 있어서, 제1 트랜지스터(TR1)는 포화 영역에서 동작할 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 게이트 단자와 소스 단자 사이의 전압 차에 기초하여 구동 전류(ID)를 생성할 수 있다. 또한, 유기 발광 다이오드(OLED)에 공급되는 구동 전류(ID)의 크기에 기초하여 계조가 표현될 수 있다. 선택적으로, 제1 트랜지스터(TR1)는 선형 영역에서 동작할 수도 있다. 이러한 경우, 일 프레임 내에서 유기 발광 다이오드에 구동 전류가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.
제2 트랜지스터(TR2)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 제2 트랜지스터(TR2)의 게이트 단자는 게이트 신호(GW)를 공급받을 수 있다. 제2 트랜지스터(TR2)의 제1 단자는 데이터 신호(DATA)를 공급받을 수 있다. 제2 트랜지스터(TR2)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 예를 들면, 도 1의 제1 회로 구조물(800)에 포함된 게이트 스테이지(GST)로부터 게이트 신호(GW)가 제공될 수 있고, 게이트 신호(GW)가 게이트 신호(GW) 배선을 통해 제2 트랜지스터(TR2)의 게이트 단자에 인가될 수 있다. 예시적인 실시예들에 있어서, 제2 트랜지스터(TR2)의 제1 단자는 소스 단자이고, 제2 트랜지스터(TR2)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제2 트랜지스터(TR2)의 제1 단자는 드레인 단자이고, 제2 트랜지스터(TR2)의 제2 단자는 소스 단자일 수 있다.
제2 트랜지스터(TR2)는 게이트 신호(GW)의 활성화 구간 동안 데이터 신호(DATA)를 제1 트랜지스터(TR1)의 제1 단자로 공급할 수 있다. 이러한 경우, 제2 트랜지스터(TR2)는 선형 영역에서 동작할 수 있다.
제3 트랜지스터(TR3)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 제3 트랜지스터(TR3)의 게이트 단자는 게이트 신호(GW)를 공급받을 수 있다. 제3 트랜지스터(TR3)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 제3 트랜지스터(TR3)의 제2 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 예를 들면, 도 1의 제1 회로 구조물(800)로부터 게이트 신호(GW)가 제공될 수 있고, 게이트 신호(GW)가 게이트 신호(GW) 배선을 통해 제3 트랜지스터(TR3)의 게이트 단자에 인가될 수 있다. 예시적인 실시예들에 있어서, 제3 트랜지스터(TR3)의 제1 단자는 소스 단자이고, 제3 트랜지스터(TR3) 의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제3 트랜지스터(TR3)의 제1 단자는 드레인 단자이고, 제3 트랜지스터(TR3)의 제2 단자는 소스 단자일 수 있다.
제3 트랜지스터(TR3)는 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자와 제1 트랜지스터(TR1)의 제2 단자를 연결할 수 있다. 이러한 경우, 제3 트랜지스터(TR3)는 선형 영역에서 동작할 수 있다. 즉, 제3 트랜지스터(TR3)는 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)를 다이오드 연결시킬 수 있다. 제1 트랜지스터(TR1)가 다이오드 연결되므로, 제1 트랜지스터(TR1)의 제1 단자와 제1 트랜지스터(TR1)의 게이트 단자 사이에 제1 트랜지스터(TR1)의 문턱 전압만큼의 전압차가 발생할 수 있다. 그 결과, 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 신호(DATA)의 전압에 상기 전압차(즉, 문턱 전압)만큼 합산된 전압이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 즉, 데이터 신호(DATA)는 제1 트랜지스터(TR1)의 문턱 전압만큼 보상할 수 있고, 보상된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 상기 문턱 전압 보상을 수행함에 따라 제1 트랜지스터(TR1)의 문턱 전압 편차로 발생하는 구동 전류 불균일 문제가 해결될 수 있다.
초기화 전압(VINT)이 제공되는 초기화 전압 배선의 입력단은 제4 트랜지스터(TR4)의 제1 단자 및 제7 트랜지스터(TR7)의 제1 단자와 연결될 수 있고, 상기 초기화 전압 배선의 출력단은 제4 트랜지스터(TR4)의 제2 단자 및 스토리지 커패시터(CST)의 제1 단자와 연결될 수 있다.
제4 트랜지스터(TR4)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 제4 트랜지스터(TR4)의 게이트 단자는 게이트 초기화 신호(GI)를 공급받을 수 있다. 제4 트랜지스터(TR4)의 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 제4 트랜지스터(TR4)의 제2 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 제4 트랜지스터(TR4)의 제1 단자는 소스 단자일 수 있고, 제4 트랜지스터(TR4)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제4 트랜지스터(TR4)의 제1 단자는 드레인 단자이고, 제4 트랜지스터(TR4)의 제2 단자는 소스 단자일 수 있다.
제4 트랜지스터(TR4)는 게이트 초기화 신호(GI)의 활성화 구간 동안 초기화 전압(VINT)을 제1 트랜지스터(TR1)의 게이트 단자에 공급할 수 있다. 이러한 경우, 제4 트랜지스터(TR4)는 선형 영역에서 동작할 수 있다. 즉, 제4 트랜지스터(TR4)는 게이트 초기화 신호(GI)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다. 예시적인 실시예들에 있어서, 초기화 전압(VINT)의 전압 레벨은 이전 프레임에서 스토리지 커패시터(CST)에 의해 유지된 데이터 신호(DATA)의 전압 레벨보다 충분히 낮은 전압 레벨을 가질 수 있고, 상기 초기화 전압(VINT)이 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터인 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 다른 예시적인 실시예들에 있어서, 초기화 전압의 전압 레벨은 이전 프레임에서 스토리지 커패시터에 의해 유지된 데이터 신호의 전압 레벨보다 충분히 높은 전압 레벨을 가질 수 있고, 상기 초기화 전압이 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터인 제1 트랜지스터의 게이트 단자에 공급될 수 있다.
예시적인 실시예들에 있어서, 게이트 초기화 신호(GI)는 일 수평 시간 전의 게이트 신호(GW)와 실질적으로 동일한 신호일 수 있다. 예를 들면, 유기 발광 표시 장치(100)가 포함하는 복수의 서브 화소 회로들 중 제n(단, n은 2이상의 정수)행의 서브 화소 회로에 공급되는 게이트 초기화 신호(GI)는 상기 서브 화소 회로들 중 (n-1)행의 서브 화소 회로에 공급되는 게이트 신호(GW)와 실질적으로 동일한 신호일 수 있다. 즉, 제1 서브 화소 회로들(SPC1) 중 (n-1)행의 제1 서브 화소 회로에 활성화된 게이트 신호(GW)를 공급함으로써, 서브 화소 회로들(SPC) 중 n행의 제1 서브 화소 회로에 활성화된 게이트 초기화 신호(GI)를 공급할 수 있다. 그 결과, 서브 화소 회로들 중 (n-1)행의 서브 화소 회로에 데이터 신호(DATA)를 공급함과 동시에 제1 서브 화소 회로들(SPC1) 중 n행의 서브 화소 회로가 포함하는 제1 트랜지스터(TR1)의 게이트 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
제5 트랜지스터(TR5)(예를 들어, 도 4의 스위칭 트랜지스터(250)에 대응)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 제1 단자는 고전원 전압(ELVDD) 배선에 연결될 수 있다. 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 예를 들면, 도 1의 제2 회로 구조물(600)에 포함된 발광 스테이지(EST)로부터 발광 제어 신호(EM)가 제공될 수 있고, 발광 제어 신호(EM)가 발광 제어 신호(EM) 배선을 통해 제5 트랜지스터(TR5)의 게이트 단자에 인가될 수 있다. 예시적인 실시예들에 있어서, 제5 트랜지스터(TR5)의 제1 단자는 소스 단자이고, 제5 트랜지스터(TR5)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제5 트랜지스터(TR5)의 제1 단자는 드레인 단자이고, 제5 트랜지스터(TR5)의 제2 단자는 소스 단자일 수 있다.
제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 고전원 전압(ELVDD)을 공급할 수 있다. 이와 반대로, 제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 이러한 경우, 제5 트랜지스터(TR5)는 선형 영역에서 동작할 수 있다. 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 고전원 전압(ELVDD)을 공급함으로써, 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 또한, 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단함으로써, 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제6 트랜지스터(TR6)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 제1 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 제2 단자는 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다. 예를 들면, 도 1의 제2 회로 구조물(600)로부터 발광 제어 신호(EM)가 제공될 수 있고, 발광 제어 신호(EM)가 발광 제어 신호(EM) 배선을 통해 제6 트랜지스터(TR6)의 게이트 단자에 인가될 수 있다. 예시적인 실시예들에 있어서, 제6 트랜지스터(TR6)의 제1 단자는 소스 단자이고, 제6 트랜지스터(TR6)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제6 트랜지스터(TR6)의 제1 단자는 드레인 단자이고, 제6 트랜지스터(TR6)의 제2 단자는 소스 단자일 수 있다.
제6 트랜지스터(TR6)는 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급할 수 있다. 이러한 경우, 제6 트랜지스터(TR6)는 선형 영역에서 동작할 수 있다. 즉, 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급함으로써, 유기 발광 다이오드(OLED)는 광을 출력할 수 있다. 또한, 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 비활성화 구간 동안 제1 트랜지스터(TR1)와 유기 발광 다이오드(OLED)를 전기적으로 서로 분리시킴으로써, 제1 트랜지스터(TR1)의 제2 단자에 공급된 데이터 신호(DATA)(정확히 말하면, 문턱 전압 보상이 된 데이터 신호)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제7 트랜지스터(TR7)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 게이트 단자는 다이오드 초기화 신호(GB)를 공급받을 수 있다. 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 제2 단자는 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 제7 트랜지스터(TR7)의 제1 단자는 소스 단자이고, 제7 트랜지스터(TR7)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제7 트랜지스터(TR7)의 제1 단자는 드레인 단자이고, 제7 트랜지스터(TR7)의 제2 단자는 소스 단자일 수 있다.
제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 초기화 전압(VINT)을 유기 발광 다이오드(OLED)의 제1 단자에 공급할 수 있다. 이러한 경우, 제7 트랜지스터(TR7)는 선형 영역에서 동작할 수 있다. 즉, 제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 유기 발광 다이오드(OLED)의 제1 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
선택적으로, 게이트 초기화 신호(GI)와 다이오드 초기화 신호(GB)는 실질적으로 동일한 신호일 수 있다. 제1 트랜지스터(TR1)의 게이트 단자를 초기화 시키는 동작과 유기 발광 다이오드(OLED)의 제1 단자를 초기화 시키는 동작은 서로 영향을 미치지 않을 수 있다. 즉, 제1 트랜지스터(TR1)의 게이트 단자를 초기화 시키는 동작과 유기 발광 다이오드(OLED)의 제1 단자를 초기화 시키는 동작은 서로 독립적일 수 있다. 이에 따라, 다이오드 초기화 신호(GB)를 별도로 생성하지 않음으로써, 공정의 경제성이 향상될 수 있다.
스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 스토리지 커패시터(CST)는 고전원 전압(ELVDD) 배선과 제1 트랜지스터(TR1)의 게이트 단자 사이에 연결될 수 있다. 예를 들면, 스토리지 커패시터(CST)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있고, 스토리지 커패시터(CST)의 제2 단자는 고전원 전압(ELVDD) 배선에 연결될 수 있다. 스토리지 커패시터(CST)는 스캔 신호(GW)의 비활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자의 전압 레벨을 유지할 수 있다. 스캔 신호(GW)의 비활성화 구간은 발광 제어 신호(EM)의 활성화 구간을 포함할 수 있고, 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)는 유기 발광 다이오드(OLED)에 공급될 수 있다. 따라서, 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)가 유기 발광 다이오드(OLED)에 공급될 수 있다.
다만, 본 발명의 서브 화소 회로(SPC)가 7개의 트랜지스터들 및 하나의 스토리지 커패시터를 포함하는 것으로 설명하였지만, 본 발명의 구성이 이에 한정되는 것을 아니다. 예를 들면, 서브 화소 회로(SPC)는 적어도 하나의 트랜지스터 및 적어도 하나의 스토리지 커패시터를 포함하는 구성을 가질 수도 있다.
도 4는 도 1의 유기 발광 표시 장치를 I-I'라인을 따라 절단한 단면도이고, 도 5A는 도 4의 유기 발광 표시 장치에 포함된 제1 신호 배선과 제1 트랜지스터의 연결을 나타내는 단면도이며, 도 5B는 도 4의 유기 발광 표시 장치에 포함된 제2 신호 배선과제2 트랜지스터의 연결을 나타내는 단면도이다.
도 4를 참조하면, 유기 발광 표시 장치(100)는 기판(110), 버퍼층(115), 제1 신호 배선(710), 제2 신호 배선(510), 제1 회로 구조물(800), 제2 회로 구조물(600), 게이트 절연층(150), 층간 절연층(190), 전원 전압 배선(380), 스위칭 트랜지스터(250), 구동 트랜지스터(253), 평탄화층(270), 차단 구조물(400), 서브 화소 구조물(200), 연결 패턴(295), 화소 정의막(310), 박막 봉지 구조물(450) 등을 포함할 수 있다. 여기서, 기판(110)은 제1 유기층(111), 제1 베리어층(112), 제2 유기층(113) 및 제2 베리어층(114)을 포함할 수 있다. 유기 발광 표시 장치(100)가 서브 화소 영역(30) 및 주변 영역(20)을 가짐에 따라, 기판(110)도 서브 화소 영역(30) 및 주변 영역(20)으로 구분될 수 있다. 제1 회로 구조물(800)(예를 들어, 게이트 구동부)은 제1 트랜지스터(850)를 포함할 수 있고, 제1 트랜지스터(850)는 제1 액티브 패턴(730), 제1 게이트 전극 패턴(770), 제1 소스 전극 패턴(810) 및 제1 드레인 전극 패턴(830)을 포함할 수 있다. 제2 회로 구조물(600)(예를 들어, 발광 제어 구동부)은 제2 트랜지스터(650)를 포함할 수 있고, 제2 트랜지스터(650)는 제2 액티브 패턴(530), 제2 게이트 전극 패턴(570), 제2 소스 전극 패턴(610) 및 제2 드레인 전극 패턴(630)을 포함할 수 있다. 또한, 스위칭 트랜지스터(250)는 제1 액티브층(130), 제1 게이트 전극(170), 제1 소스 전극(210) 및 제1 드레인 전극(230)을 포함할 수 있고, 구동 트랜지스터(253)는 제2 액티브층(133), 제2 게이트 전극(173), 제2 소스 전극(213) 및 제2 드레인 전극(233)을 포함할 수 있다. 차단 구조물(400)은 제1 차단 패턴(345) 및 제2 차단 패턴(350)을 포함할 수 있고, 제2 차단 패턴(350)은 제1 서브 차단 패턴(360) 및 제2 서브 차단 패턴(370)을 포함할 수 있다. 더욱이, 화소 구조물(200)은 하부 전극(290), 발광층(330), 상부 전극(340)을 포함할 수 있고, 박막 봉지 구조물(450)은 제1 박막 봉지층(451), 제2 박막 봉지층(452) 및 제3 박막 봉지층(453)을 포함할 수 있다.
전술한 바와 같이, 유기 발광 표시 장치(100)는 복수의 서브 화소 영역들(30)을 포함하는 표시 영역(10) 및 표시 영역(10)을 둘러싸는 주변 영역(20)을 포함할 수 있다. 예를 들면, 도 4의 서브 화소 영역(30)은 복수의 서브 화소 영역들(30) 중 주변 영역(20)과 인접하여 위치하는 서브 화소 영역(30)에 해당될 수 있다. 다시 말하면, 도 4의 서브 화소 영역(30)은 표시 영역(10)의 최외곽에 위치할 수 있다.
서브 화소 영역(30)에서는 서브 화소 구조물(200)을 통해 화상이 표시될 수 있고, 주변 영역(20)에는 차단 구조물(400), 전원 전압 배선(380)(예를 들어, 저전원 전압 배선), 제1 트랜지스터(850), 제2 트랜지스터(650), 제1 신호 배선(710), 제2 신호 배선(510) 등이 배치되며 비표시 영역에 해당될 수 있다. 표시 영역(10)에는 복수의 트랜지스터들, 복수의 커패시터들, 복수의 배선들(예를 들어, 게이트 신호 배선, 데이터 신호 배선, 고전원 전압 배선, 발광 신호 배선, 초기화 신호 배선 등) 등이 추가적으로 배치될 수도 있다. 유기 발광 표시 장치(100)가 플렉서블한 기판(110) 및 박막 봉지 구조물(450)을 포함함으로써 유기 발광 표시 장치(100)는 플렉서블 유기 발광 표시 장치로 기능할 수 있다.
제1 유기층(111)이 제공될 수 있다. 제1 유기층(111)은 가요성을 갖는 유기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 유기층(111)은 폴리이미드 등을 포함할 수 있다.
제1 유기층(111) 상에 제1 베리어층(112)이 전체적으로 배치될 수 있다. 제1 베리어층(112)은 제1 유기층(111)을 통해 침투하는 수분을 차단할 수 있다. 제1 베리어층(112)은 가요성을 갖는 무기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 베리어층(112)은 실리콘 산화물 또는 실리콘 질화물 등을 포함할 수 있다.
제1 베리어층(112) 상에 제2 유기층(113)이 배치될 수 있다. 제2 유기층(113)은 제1 베리어층(112) 상에 전체적으로 배치될 수 있다. 제2 유기층(113)은 가요성을 갖는 유기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 유기층(115)은 폴리이미드 등을 포함할 수 있다.
제2 유기층(113) 상에 제2 베리어층(114)이 전체적으로 배치될 수 있다. 제2 베리어층(114)은 제2 유기층(113)을 통해 침투하는 수분을 차단할 수 있다. 제2 베리어층(114)은 가요성을 갖는 무기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 베리어층(114)은 실리콘 산화물 또는 실리콘 질화물 등을 포함할 수 있다.
이에 따라, 제1 유기층(111), 제1 베리어층(112), 제2 유기층(113) 및 제2 베리어층(114)을 포함하는 기판(110)이 구성될 수 있다.
다만, 기판(110)이 4개의 층들을 갖는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 다른 예시적인 실시예들에 있어서, 기판(110)은 단일층 또는 적어도 2개의 층들을 포함할 수도 있다.
기판(110)(예를 들어, 제2 베리어층(114)) 상의 주변 영역(20)에 제1 신호 배선(710)이 배치될 수 있다. 다시 말하면, 제1 신호 배선(710)은 기판(110)과 버퍼층(115) 사이 주변 영역(20)에 배치될 수 있고, 제1 트랜지스터(850)와 부분적으로 중첩할 수 있다. 제1 신호 배선(710)은 주변 영역(20)과 서브 화소 영역(30)의 경계와 인접하여 배치될 수 있다. 여기서, 제1 신호 배선(710)은 도 1B의 제1 신호 배선들(710, 711, 712) 중 하나일 수 있다. 예시적인 실시예들에 있어서, 제1 신호 배선(710)은 클럭 신호 배선일 수 있고, 외부 장치(101)로부터 생성된 클럭 신호를 제공받을 수 있다. 제1 신호 배선(710)은 기판(110)의 상면에 평행한 제1 방향(D1)으로 연장될 수 있다. 유기 발광 표시 장치(100)의 다른 단면도에서 도 5A에 도시된 바와 같이, 제1 신호 배선(710)은 제1 트랜지스터(850)와 전기적으로 연결될 수 있다. 예를 들면, 제1 신호 배선(710)은 상기 클럭 신호를 제1 트랜지스터(850)의 제1 소스 전극 패턴(810)에 제공하거나, 제1 트랜지스터(850)의 제1 게이트 전극 패턴(770)에 제공할 수 있다. 여기서, 제1 트랜지스터(850)는 도 3A의 제1 내지 제8 트랜지스터들(M1, M2,M3, M4, M5, M6, M7, M8) 중 하나일 수 있다.
유기 발광 표시 장치(100)의 또 다른 단면도에서 제1 신호 배선(710)은 제2 트랜지스터(650)와 전기적으로 연결될 수도 있다. 예를 들면, 제1 신호 배선(710)은 상기 클럭 신호를 제2 트랜지스터(650)에 제공할 수 있다.
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제1 신호 배선(710)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 제1 신호 배선(710)은 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 구리(Cu), 백금(Pt), 니켈(Ni), 티타늄(Ti), 팔라듐(Pd), 마그네슘(Mg), 칼슘(Ca), 리튬(Li), 크롬(Cr), 탄탈륨(Ta), 몰리브데늄(Mo), 스칸듐(Sc), 네오디뮴(Nd), 이리듐(Ir), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은을 함유하는 합금, 텅스텐 질화물(WNx), 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 스트론튬 루테늄 산화물(SrRuxOy), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제1 신호 배선(710)은 복수의 층들을 포함하는 다층 구조를 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제1 신호 배선(710)은 슈퍼 알루미늄 메탈(super aluminium metal)로 구성될 수도 있다.
기판(110) 상의 주변 영역(20)에 제1 신호 배선(710)과 이격하여 제2 신호 배선(510)이 배치될 수 있다. 다시 말하면, 제2 신호 배선(510)은 기판(110)과 버퍼층(115) 사이 주변 영역(20)에서 제1 신호 배선(710)으로부터 제2 방향(D2)에 반대되는 제3 방향(D3)으로 이격하여 배치될 수 있고, 제2 트랜지스터(650)와 부분적으로 중첩할 수 있다. 여기서, 제2 신호 배선(510)은 도 1B의 제2 신호 배선들(510, 511, 512) 중 하나일 수 있다. 예시적인 실시예들에 있어서, 제2 신호 배선(510)은 제1 구동 전원(VDD) 배선일 수 있고, 외부 장치(101)로부터 생성된 제1 구동 전원(VDD)을 제공받을 수 있다. 제2 신호 배선(510)은 제1 방향(D1)으로 연장될 수 있다.
유기 발광 표시 장치(100)의 다른 단면도에서 도 5B에 도시된 바와 같이, 제2 신호 배선(510)은 제2 트랜지스터(650)와 전기적으로 연결될 수 있다. 예를 들면, 제2 신호 배선(510)은 상기 제1 구동 전원(VDD)을 제2 트랜지스터(650)의 제2 소스 전극 패턴(610)에 제공할 수 있다. 여기서, 제2 트랜지스터(650)는 도 3B의 제11 내지 제20 트랜지스터들(M11, M12, M13, M14, M15, M16, M17, M18, M19, M20) 중 하나일 수 있다.
유기 발광 표시 장치(100)의 또 다른 단면도에서 제2 신호 배선(510)은 제1 트랜지스터(850)와 전기적으로 연결될 수도 있다. 예를 들면, 제2 신호 배선(510)은 상기 제1 구동 전원(VDD)을 제1 트랜지스터(850)에 제공할 수 있다.
제2 신호 배선(510)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제2 신호 배선(510)은 복수의 층들을 포함하는 다층 구조를 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제2 신호 배선(510)은 슈퍼 알루미늄 메탈로 구성될 수도 있다.
다만, 제1 신호 배선(710) 및 제2 신호 배선(510) 각각이 하나의 배선을 포함하는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 제1 신호 배선(710) 및 제2 신호 배선(510) 각각은 적어도 2개의 배선들을 포함할 수도 있다.
종래의 유기 발광 표시 장치에 있어서, 제1 신호 배선(710)(즉, 클럭 신호 배선)은 제1 트랜지스터(850)(즉, 게이트 구동부)와 동일한 층에서 서로 이격하여 배치될 수 있고, 제2 신호 배선(510)(즉, 제1 구동 전원 배선)은 제2 트랜지스터(650)(즉, 발광 제어 구동부)와 동일한 층에서 서로 이격하여 배치될 수 있다. 다시 말하면, 기판(110) 상의 주변 영역(20)에서 상기 발광 제어 구동부, 상기 제1 구동 전원 배선, 상기 게이트 구동부 및 상기 클럭 신호 배선이 서로 이격하여 배치될 수 있다. 이러한 경우, 주변 영역(20)의 면적이 상대적으로 넓을 수 있다. 즉, 상기 종래의 유기 발광 표시 장치는 상대적으로 넓은 면적을 갖는 데드 스페이스를 포함할 수 있다.
본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치(100)는 제1 회로 구조물(800) 아래에 제1 신호 배선(710)을 배치하며 제2 회로 구조물(600) 아래에 제2 신호 배선(510)을 배치함으로써, 상대적으로 유기 발광 표시 장치(100)의 주변 영역(20)의 면적이 감소될 수 있다. 즉, 유기 발광 표시 장치(100)가 상대적으로 좁은 면적을 갖는 데드 스페이스를 포함할 수 있다.
기판(110), 제1 신호 배선(710) 및 제2 신호 배선(510) 상에 버퍼층(115)이 배치될 수 있다. 버퍼층(115)은 기판(110) 상의 주변 영역(20)에서 제1 신호 배선(710) 및 제2 신호 배선(510)을 덮을 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다. 즉, 버퍼층(115)은 기판(110) 상에 전체적으로 배치될 수 있다. 예를 들면, 버퍼층(115)은 기판(110) 상에서 제1 및 제2 신호 배선들(710, 510)을 충분히 덮을 수 있으며, 제1 및 제2 신호 배선들(710, 510)의주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 버퍼층(115)은 기판(110) 상에서 제1 및 제2 신호 배선들(710, 510)을 덮으며, 균일한 두께로 제1 및 제2 신호 배선들(710, 510)의 프로파일을 따라 배치될 수도 있다.
버퍼층(115)은 기판(110)으로부터 금속 원자들이나 불순물들이 제1 트랜지스터(850), 제2 트랜지스터(650), 스위칭 트랜지스터(250) 및 구동 트랜지스터(253)로 확산되는 현상을 방지할 수 있으며, 제1 액티브 패턴(730), 제2 액티브 패턴(530), 제1 액티브층(130) 및 제2 액티브층(133)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 제1 액티브 패턴(730), 제2 액티브 패턴(530), 제1 액티브층(130) 및 제2 액티브층(133)을 수득하게 할 수 있다. 또한, 버퍼층(115)은 기판(110)의 표면이 균일하지 않을 경우, 기판(110)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다. 기판(110)의 유형에 따라 기판(110) 상에 두 개 이상의 버퍼층(115)이 제공될 수 있거나 버퍼층(115)이 배치되지 않을 수 있다. 예를 들면, 버퍼층(115)은 유기 물질 또는 무기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 버퍼층(117)은 무기 물질을 포함할 수 있다.
버퍼층(115) 상의 주변 영역(20)에 제1 액티브 패턴(730) 및 제2 액티브 패턴(530)이 서로 이격하여 배치될 수 있고, 버퍼층(115) 상의 서브 화소 영역(30)에 제1 액티브층(130) 및 제2 액티브층(133)이 서로 이격하여 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 액티브 패턴(730)은 제1 신호 배선(710)과 부분적으로 중첩하도록 배치될 수 있고, 제2 액티브 패턴(530)은 제2 신호 배선(510)과 부분적으로 중첩하도록 배치될 수 있다. 제1 액티브 패턴(730), 제2 액티브 패턴(530), 제1 액티브층(130) 및 제2 액티브층(133) 각각은 산화물 반도체, 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다.
버퍼층(115), 제1 액티브 패턴(730), 제2 액티브 패턴(530),제1 액티브층(130) 및 제2 액티브층(133) 상에는 게이트 절연층(150)이 배치될 수 있다. 게이트 절연층(150)은 버퍼층(115) 상의 주변 영역(20)에서 제1 및 제2 액티브 패턴들(730, 530) 및 서브 화소 영역(30)에서 제1 및 제2 액티브층들(130, 133)을 덮을 수 있고, 제1 방향(D1)을 따라 연장될 수 있다. 즉, 게이트 절연층(150)은 버퍼층(115) 상에 전체적으로 배치될 수 있다. 예를 들면, 게이트 절연층(150)은 버퍼층(115) 상에서 제1 및 제2 액티브 패턴들(730, 530) 및 제1 및 제2 액티브층들(130, 133)을 충분히 덮을 수 있으며, 제1 및 제2 액티브 패턴들(730, 530) 및 제1 및 제2 액티브층들(130, 133)의주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 게이트 절연층(150)은 버퍼층(115) 상에서 제1 및 제2 액티브 패턴들(730, 530) 및 제1 및 제2 액티브층들(130, 133)을 덮으며, 균일한 두께로 제1 및 제2 액티브 패턴들(730, 530) 및 제1 및 제2 액티브층들(130, 133)의 프로파일을 따라 배치될 수 있다. 게이트 절연층(150)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 게이트 절연층(150)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다.
게이트 절연층(150) 상의 주변 영역(20)에 제1 게이트 전극 패턴(770) 및 제2 게이트 전극 패턴(570)이 서로 이격하여 배치될 수 있고, 게이트 절연층(150) 상의 서브 화소 영역(30)에 제1 게이트 전극(170) 및 제2 게이트 전극(173)이 서로 이격하여 배치될 수 있다. 예를 들면, 제1 게이트 전극 패턴(770)은 게이트 절연층(150) 중에서 하부에 제1 액티브 패턴(730)이 위치하는 부분 상에 배치될 수 있고, 제2 게이트 전극 패턴(570)은 게이트 절연층(150) 중에서 하부에 제2 액티브 패턴(530)이 위치하는 부분 상에 배치될 수 있다. 제1 게이트 전극(170)은 게이트 절연층(150) 중에서 하부에 제1 액티브층(130)이 위치하는 부분 상에 배치될 수 있고, 제2 게이트 전극(173)은 게이트 절연층(150) 중에서 하부에 제2 액티브층(133)이 위치하는 부분 상에 배치될 수 있다. 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173) 각각은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173) 각각은 복수의 층들을 포함하는 다층 구조를 포함할 수 있다.
게이트 절연층(150), 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173) 상에는 층간 절연층(190)이 배치될 수 있다. 층간 절연층(190)은 게이트 절연층(150) 상의 주변 영역(20)에서 제1 및 제2 게이트 전극 패턴들(770, 570) 및 서브 화소 영역(30)에서 제1 및 제2 게이트 전극들(170, 173)을 덮을 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다. 즉, 층간 절연층(190)은 게이트 절연층(150) 상에 전체적으로 배치될 수 있다. 예를 들면, 층간 절연층(190)은 게이트 절연층(150) 상에서 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173)을 충분히 덮을 수 있으며, 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 층간 절연층(190)은 게이트 절연층(150) 상에서 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173)을 덮으며, 균일한 두께로 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173)의 프로파일을 따라 배치될 수 있다. 층간 절연층(190)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
층간 절연층(190) 상의 주변 영역(20)에 제1 소스 전극 패턴(810), 제1 드레인 전극 패턴(830), 제2 소스 전극 패턴(610) 및 제2 드레인 전극 패턴(630)이 서로 이격하여 배치될 수 있고, 층간 절연층(190) 상의 서브 화소 영역(30)에 제1 소스 전극(210), 제1 드레인 전극(230), 제2 소스 전극(213) 및 제2 드레인 전극(233)이 서로 이격하여 배치될 수 있다.
제1 소스 전극 패턴(810)은 게이트 절연층(150) 및 층간 절연층(190)의 제1 부분을 제거하여 형성된 콘택홀을 통해 제1 액티브 패턴(730)의 소스 영역에 접속될 수 있고, 제1 액티브 패턴(730)은 게이트 절연층(150) 및 층간 절연층(190)의 제2 부분을 제거하여 형성된 콘택홀을 통해 제1 액티브 패턴(730)의 드레인 영역에 접속될 수 있다.
제2 소스 전극 패턴(610)은 게이트 절연층(150) 및 층간 절연층(190)의 제3 부분을 제거하여 형성된 콘택홀을 통해 제2 액티브 패턴(530)의 소스 영역에 접속될 수 있고, 제2 액티브 패턴(530)은 게이트 절연층(150) 및 층간 절연층(190)의 제4 부분을 제거하여 형성된 콘택홀을 통해 제2 액티브 패턴(530)의 드레인 영역에 접속될 수 있다.
제1 소스 전극(210)은 게이트 절연층(150) 및 층간 절연층(190)의 제5 부분을 제거하여 형성된 콘택홀을 통해 제1 액티브층(130)의 소스 영역에 접속될 수 있고, 제1 드레인 전극(230)은 게이트 절연층(150) 및 층간 절연층(190)의 제6 부분을 제거하여 형성된 콘택홀을 통해 제1 액티브층(130)의 드레인 영역에 접속될 수 있다.
제2 소스 전극(213)은 게이트 절연층(150) 및 층간 절연층(190)의 제7 부분을 제거하여 형성된 콘택홀을 통해 제2 액티브층(133)의 소스 영역에 접속될 수 있고, 제2 드레인 전극(233)은 게이트 절연층(150) 및 층간 절연층(190)의 제8 부분을 제거하여 형성된 콘택홀을 통해 제2 액티브층(133)의 드레인 영역에 접속될 수 있다.
제1 소스 전극 패턴(810), 제1 드레인 전극 패턴(830), 제2 소스 전극 패턴(610), 제2 드레인 전극 패턴(630), 제1 소스 전극(210), 제1 드레인 전극(230), 제2 소스 전극(213) 및 제2 드레인 전극(233)은 각기 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제1 및 제2 소스 전극 패턴들(810, 510), 제1 및 제2 드레인 전극 패턴들(830, 610), 제1 및 제2 소스 전극들(210, 213) 및 제1 및 제2 드레인 전극들(230, 233) 각각은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다.
이에 따라, 제1 액티브 패턴(730), 제1 게이트 전극 패턴(770), 제1 소스 전극 패턴(810) 및 제1 드레인 전극 패턴(830)을 포함하는 제1 트랜지스터(850)가 구성될 수 있고, 제2 액티브 패턴(530), 제2 게이트 전극 패턴(570), 제2 소스 전극 패턴(610) 및 제2 드레인 전극 패턴(630)을 포함하며 제1 트랜지스터(850)로부터 제3 방향(D3)으로 이격하여 배치되는 제2 트랜지스터(650)가 구성될 수 있다. 또한, 제1 액티브층(130), 제1 게이트 전극(170), 제1 소스 전극(210) 및 제1 드레인 전극(230)을 포함하는 스위칭 트랜지스터(250)가 구성될 수 있고, 제2 액티브층(133), 제2 게이트 전극(173), 제2 소스 전극(213) 및 제2 드레인 전극(233)을 포함하며 스위칭 트랜지스터(250)로부터 제2 방향(D2)으로 이격하여 배치되는 구동 트랜지스터(253)가 구성될 수 있다.
전술한 바와 같이, 스위칭 트랜지스터(250)는 도 3C의 제5 트랜지스터(TR5)에 해당될 수 있고, 구동 트랜지스터(253)는 도 3C의 제1 트랜지스터(TR1)에 해당될 수 있다. 즉, 유기 발광 표시 장치(100)의 다른 단면도에서 도 3C의 제2 내지 제4 트랜지스터들(TR2, TR3, TR4), 제6 및 제7 트랜지스터들(TR6, TR7), 스토리지 커패시터(CST) 등이 배치될 수 있다.
다만, 제1 트랜지스터(850), 제2 트랜지스터(650), 스위칭 트랜지스터(250) 및 구동 트랜지스터(253) 각각이 상부 게이트 구조를 갖는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 제1 트랜지스터(850), 제2 트랜지스터(650), 스위칭 트랜지스터(250) 및 구동 트랜지스터(253) 각각은 하부 게이트 구조 및/또는 더블 게이트 구조를 가질 수도 있다.
층간 절연층(190) 상의 주변 영역(20)에 전원 전압 배선(380)이 배치될 수 있다. 예시적인 실시예들에 있어서, 전원 전압 배선(380)은 제1 및 제2 소스 전극 패턴들(810, 510), 제1 및 제2 드레인 전극 패턴들(830, 610)로부터 이격되어 배치될 수 있다. 전술한 바와 같이, 전원 전압 배선(380)에는 저전원 전압(ELVSS)이 제공될 수 있다(도 3C 참조). 여기서, 저전원 전압(ELVSS)은 상부 전극(340)에 인가될 수 있다. 예를 들면, 전원 전압 배선(380)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 전원 전압 배선(380)은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다.
다른 예시적인 실시예들에 있어서, 유기 발광 표시 장치(100)는 주변 영역(20) 또는 서브 화소 영역(30)에서 복수의 배선 패턴들을 더 포함할 수 있다.
층간 절연층(190), 전원 전압 배선(380), 제1 및 제2 소스 전극 패턴들(810, 510), 제1 및 제2 드레인 전극 패턴들(830, 610), 제1 및 제2 소스 전극들(210, 213) 및 제1 및 제2 드레인 전극들(230, 233) 상에 평탄화층(270)이 배치될 수 있고, 평탄화층(270)은 전원 전압 배선(380)과 중첩되지 않을 수 있다. 평탄화층(270)은 층간 절연층(190) 상에서 전원 전압 배선(380), 제1 및 제2 소스 전극 패턴들(810, 510), 제1 및 제2 드레인 전극 패턴들(830, 610), 제1 및 제2 소스 전극들(210, 213) 및 제1 및 제2 드레인 전극들(230, 233)을 충분히 덮도록 상대적으로 두꺼운 두께로 배치될 수 있고, 이러한 경우, 평탄화층(270)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 평탄화층(270)의 평탄한 상면을 구현하기 위하여 평탄화층(270)에 대해 평탄화 공정이 추가될 수 있다. 평탄화층(270)은 유기 물질 또는 무기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 평탄화층(270)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실롯산계 수지, 아크릴계 수지, 에폭시계 수지 등과 같은 유기 물질을 포함할 수 있다.
층간 절연층(190) 상의 주변 영역(20)에 제1 서브 차단 패턴(360)이 배치될 수 있다. 제1 서브 차단 패턴(360)은 전원 전압 배선(380)의 일부와 중첩될 수 있다. 또한, 제1 서브 차단 패턴(360)은 제2 박막 봉지층(452)의 누출을 차단하는 역할을 할 수 있고, 제1 서브 차단 패턴(360)은 평탄화층(270)과 동일한 층에 위치할 수 있다. 제1 서브 차단 패턴(360)은 유기 물질 또는 무기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 서브 차단 패턴(360)은 유기 물질을 포함할 수 있다.
하부 전극(290)은 평탄화층(270) 상의 서브 화소 영역(30)에 배치될 수 있다. 예를 들면, 하부 전극(290)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 하부 전극(290)은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다.
평탄화층(270)의 일부, 전원 전압 배선(380) 및 제1 서브 차단 패턴(360)의 상면의 일부 상의 주변 영역(20)에 연결 패턴(295)이 배치될 수 있다. 다시 말하면, 연결 패턴(295)은 평탄화층(270) 상에서 하부 전극(290)으로부터 이격되어 제3 방향(D3)으로 연장될 수 있고, 평탄화층(270), 전원 전압 배선(380) 및 제1 서브 차단 패턴(360)의 프로파일을 따라 배치될 수 있다. 연결 패턴(295)은 주변 영역(20)에서 제1 차단 패턴(345)과 제1 전원 전압 배선(380) 사이에 개재될 수 있으며, 연결 패턴(295)의 일부가 제1 서브 차단 패턴(360)과 제2 서브 차단 패턴(370) 사이에 개재될 수 있다. 선택적으로, 연결 패턴(295)이 제1 서브 차단 패턴(360)의 상면에 배치되지 않을 수도 있다. 연결 패턴(295)은 전원 전압 배선(380)과 상부 전극(340)을 전기적으로 연결시킬 수 있고, 연결 패턴(295)은 전원 전압 배선(380)으로부터 저전원 전압(ELVSS)을 제공받을 수 있으며, 저전원 전압(ELVSS)이 상부 전극(340)에 인가될 수 있다. 연결 패턴(295)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 연결 패턴(295)은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다.
화소 정의막(310)은 하부 전극(290)의 일부, 연결 패턴(295)의 일부 및 평탄화층(270) 상에 배치될 수 있다. 화소 정의막(310)은 하부 전극(290)의 양측부를 덮을 수 있고, 하부 전극(290)의 상면의 일부를 노출시키는 개구를 가질 수 있다. 화소 정의막(310)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 화소 정의막(310)은 유기 물질을 포함할 수 있다.
발광층(330)은 화소 정의막(310)의 개구에 의해 노출된 하부 전극(290) 상에 배치될 수 있다. 발광층(330)은 서브 화소들에 따라 상이한 색광들(즉, 적색광, 녹색광, 청색광 등)을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다. 이와는 달리, 발광층(330)은 적색광, 녹색광, 청색광 등의 다른 색광들을 발생시킬 수 있는 복수의 발광 물질들을 적층하여 전체적으로 백색광을 방출할 수 있다. 이러한 경우, 발광층(330) 상에 컬러 필터가 배치(예를 들어, 박막 봉지 구조물(450)의 상면에 발광층(330)과 중첩되도록 배치)될 수도 있다. 상기 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 적어도 하나를 포함할 수 있다. 선택적으로, 상기 컬러 필터는 황색(Yellow) 컬러 필터, 청남색(Cyan) 컬러 필터 및 자주색(Magenta) 컬러 필터를 포함할 수도 있다. 상기 컬러 필터는 감광성 수지, 컬러 포토레지스트 등을 포함할 수 있다.
연결 패턴(295) 상의 주변 영역(20)에 제1 차단 패턴(345)이 배치될 수 있다. 다시 말하면, 제1 차단 패턴(345)은 연결 패턴(295) 중에서 하부에 전원 전압 배선(380)이 위치하는 부분 상에 배치될 수 있다. 예를 들면, 제1 차단 패턴(345)은 표시 영역(10)(또는 서브 화소 영역(30))을 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 제1 차단 패턴(345)은 제2 박막 봉지층(452)의 누출을 차단하는 역할을 할 수 있다. 제1 차단 패턴(345)은 유기 물질 또는 무기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 차단 패턴(345)은 유기 물질을 포함할 수 있다.
제1 서브 차단 패턴(360) 및 연결 패턴(295)의 일부 상에 제2 서브 차단 패턴(370)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 서브 차단 패턴(370)은 제1 서브 차단 패턴(360)과 함께 제2 박막 봉지층(452)의 누출을 차단하는 역할을 할 수 있다. 또한, 제2 서브 차단 패턴(370)은 유기 물질을 포함할 수 있다.
이에 따라, 제1 서브 차단 패턴(360) 및 제2 서브 차단 패턴(370)을 포함하는 제2 차단 패턴(350)이 구성될 수 있다. 예를 들면, 제2 차단 패턴(350)은 제1 차단 패턴(345)으로부터 이격되어 배치될 수 있고, 제2 차단 패턴(350)은 제1 차단 패턴(345)을 둘러쌀 수 있다. 제2 차단 패턴(350)의 높이는 제1 차단 패턴(345)의 높이보다 클 수 있다. 또한, 제1 차단 패턴(345) 및 제2 차단 패턴(350)은 차단 구조물(400)로 정의될 수 있다. 예시적인 실시예들에 있어서, 차단 구조물(400)은 기판(110) 상의 주변 영역(20)의 최외곽에 배치될 수 있다.
상부 전극(340)은 화소 정의막(310) 및 발광층(330) 상에 배치될 수 있다. 상부 전극(340)은 발광층(330) 및 화소 정의막(310)을 덮으며 기판(110) 상에 전체적으로 배치될 수 있다. 예시적인 실시예들에 있어서, 상부 전극(340)은 발광층(330)을 덮으며 제3 방향(D3)으로 연장될 수 있고, 연결 패턴(295)과 전기적으로 연결될 수 있다. 상부 전극(340)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 상부 전극(340)은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다. 이에 따라, 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함하는 서브 화소 구조물(200)이 구성될 수 있다.
상부 전극(340), 연결 패턴(295), 차단 구조물(400), 층간 절연층(190) 상에 제1 박막 봉지층(451)이 배치될 수 있다. 제1 박막 봉지층(451)은 상부 전극(340), 연결 패턴(295) 및 차단 구조물(400)을 덮으며, 균일한 두께로 상부 전극(340), 연결 패턴(295) 및 차단 구조물(400)의 프로 파일을 따라 배치될 수 있다. 제1 박막 봉지층(451)은 서브 화소 구조물(200)이 수분, 산소 등의 침투로 인해 열화되는 것을 방지할 수 있다. 또한, 제1 박막 봉지층(451)은 외부의 충격으로부터 서브 화소 구조물(200)을 보호하는 기능도 수행할 수 있다. 제1 박막 봉지층(451)은 가요성을 갖는 무기 물질들을 포함할 수 있다.
제1 박막 봉지층(451) 상에 제2 박막 봉지층(452)이 배치될 수 있다. 제2 박막 봉지층(452)은 유기 발광 표시 장치(100)의 평탄도를 향상시킬 수 있으며, 서브 화소 구조물(200)을 보호할 수 있다. 제2 박막 봉지층(452) 가요성을 갖는 유기 물질들을 포함할 수 있다.
제2 박막 봉지층(452) 상에 제3 박막 봉지층(453)이 배치될 수 있다. 제3 박막 봉지층(453)은 제2 박막 봉지층(452)을 덮으며, 균일한 두께로 제2 박막 봉지층(452)의 프로 파일을 따라 배치될 수 있다. 제3 박막 봉지층(453)은 제1 박막 봉지층(451) 및 제2 박막 봉지층(452)과 함께 서브 화소 구조물(200)이 수분, 산소 등의 침투로 인해 열화되는 것을 방지할 수 있다. 또한, 제3 박막 봉지층(453)은 외부의 충격으로부터 제1 박막 봉지층(451) 및 제2 박막 봉지층(452)과 함께 서브 화소 구조물(200)을 보호하는 기능도 수행할 수 있다. 제3 박막 봉지층(453)은 상기 가요성을 갖는 무기 물질들을 포함할 수 있다. 이에 따라, 제1 박막 봉지층(451), 제2 박막 봉지층(452) 및 제3 박막 봉지층(453)을 포함하는 박막 봉지 구조물(450)이 구성될 수 있다. 선택적으로, 박막 봉지 구조물(450)은 제1 내지 제5 박막 봉지층들로 적층된 5층 구조 또는 제1 내지 제7 박막 봉지층들로 적층된 7층 구조로 구성될 수도 있다.
본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치(100)는 제1 회로 구조물(800) 및 제2 회로 구조물(600)과 중첩하여 배치되는 제1 신호 배선(710) 및 제2 신호 배선(510)을 포함함으로써, 유기 발광 표시 장치(100)는 비표시 영역에 해당되는 베젤(bezel)의 폭을 상대적으로 줄이거나 표시 영역(10)의 면적을 상대적으로 증가시킬 수 있다.
선택적으로, 게이트 신호 배선, 초기화 전압 배선, 초기화 신호 배선 등이 기판(110)과 버퍼층(115) 사이에 추가적으로 배치될 수도 있다.
도 6 내지 도 11은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 6을 참조하면, 경질의 유리 기판(105)이 제공될 수 있다. 유리 기판(105) 상에 제1 유기층(111)이 형성될 수 있다. 제1 유기층(111)은 유리 기판(105) 상에 전체적으로 형성될 수 있고, 폴리이미드 등과 같은 가요성을 갖는 유기 물질을 사용하여 형성될 수 있다.
제1 유기층(111) 상에 제1 베리어층(112)이 전체적으로 형성될 수 있다. 제1 베리어층(112)은 제1 유기층(111)을 통해 침투하는 수분을 차단할 수 있다. 제1 베리어층(112)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 가요성을 갖는 무기 물질을 사용하여 형성될 수 있다.
제1 베리어층(112) 상에 제2 유기층(113)이 형성될 수 있다. 제2 유기층(113)은 제1 베리어층(112) 상에 전체적으로 형성될 수 있고, 폴리이미드 같은 가요성을 갖는 유기 물질을 사용하여 형성될 수 있다.
제2 유기층(113) 상에 제2 베리어층(114)이 전체적으로 형성될 수 있다. 제2 베리어층(114)은 제2 유기층(113)을 통해 침투하는 수분을 차단할 수 있다. 제2 베리어층(114)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 가요성을 갖는 무기 물질을 사용하여 형성될 수 있다. 이에 따라, 제1 유기층(111), 제1 베리어층(112), 제2 유기층(113) 및 제2 베리어층(114)을 포함하는 기판(110)이 형성될 수 있다.
기판(110)이 얇고 연성을 갖기 때문에, 상부 구조물(예를 들어, 제1 신호 배선(710), 제2 신호 배선(510) 트랜지스터들, 서브 화소 구조물 등)의 형성을 지원하기 위해 경질의 유리 기판(105) 상에 기판(110)이 형성될 수 있다. 예를 들면, 기판(110) 상에 상기 상부 구조물을 형성한 후, 유리 기판(105)은 제거될 수 있다. 다시 말하면, 제1 유기층(111), 제1 베리어층(112), 제2 유기층(113) 및 제2 베리어층(114)의 플렉서블한 물성 때문에, 제1 유기층(111), 제1 베리어층(112), 제2 유기층(113) 및 제2 베리어층(114) 상에 상기 상부 구조물을 직접 형성하기 어려울 수 있다. 이러한 점을 고려하여, 유리 기판(105)을 이용하여 상기 상부 구조물을 형성한 다음, 유리 기판(105)을 제거함으로써, 제1 유기층(111), 제1 베리어층(112), 제2 유기층(113) 및 제2 베리어층(114)이 기판(110)으로 이용될 수 있다.
다만, 기판(110)이 4개의 층들을 갖는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 다른 예시적인 실시예들에 있어서, 기판(110)은 단일층 또는 적어도 2개의 층들을 포함할 수도 있다.
기판(110)(예를 들어, 제2 베리어층(114)) 상의 주변 영역(20)에 제1 신호 배선(710)이 형성될 수 있다. 제1 신호 배선(710)은 주변 영역(20)과 서브 화소 영역(30)의 경계와 인접하여 형성될 수 있다. 기판(110) 상의 주변 영역(20)에 제1 신호 배선(710)과 이격하여 제2 신호 배선(510)이 형성될 수 있다.
제1 신호 배선(710) 및 제2 신호 배선(510) 각각은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 제1 신호 배선(710) 및 제2 신호 배선(510) 각각은 금, 은, 알루미늄, 텅스텐, 구리, 백금, 니켈, 티타늄, 팔라듐, 마그네슘, 칼슘, 리튬, 크롬, 탄탈륨, 몰리브데늄, 스칸듐, 네오디뮴, 이리듐, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은을 함유하는 합금, 텅스텐 질화물, 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, 티타늄 질화물, 탄탈륨 질화물, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제1 신호 배선(710) 및 제2 신호 배선(510) 각각은 복수의 층들을 포함하는 다층 구조를 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제1 신호 배선(710) 및 제2 신호 배선(510) 각각은 슈퍼 알루미늄 메탈로 구성될 수도 있다. 예시적인 실시예들에 있어서, 제1 신호 배선(710)과 제2 신호 배선(510)은 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 버퍼층(115) 상에 예비 신호 배선층이 전체적으로 형성된 후, 상기 예비 신호 배선층을 선택적으로 식각하여 제1 신호 배선(710) 및 제2 신호 배선(510)이 형성될 수 있다.
도 7을 참조하면, 기판(110), 제1 신호 배선(710) 및 제2 신호 배선(510) 상에 버퍼층(115)이 형성될 수 있다. 버퍼층(115)은 기판(110) 상의 주변 영역(20)에서 제1 신호 배선(710) 및 제2 신호 배선(510)을 덮을 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다. 즉, 버퍼층(115)은 기판(110) 상에 전체적으로 형성될 수 있다. 예를 들면, 버퍼층(115)은 기판(110) 상에서 제1 및 제2 신호 배선들(710, 510)을 충분히 덮을 수 있으며, 제1 및 제2 신호 배선들(710, 510)의주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 버퍼층(115)은 기판(110) 상에서 제1 및 제2 신호 배선들(710, 510)을 덮으며, 균일한 두께로 제1 및 제2 신호 배선들(710, 510)의 프로파일을 따라 형성될 수도 있다.
기판(110)의 유형에 따라 기판(110) 상에 두 개 이상의 버퍼층(115)이 제공될 수 있거나 버퍼층(115)이 형성되지 않을 수 있다. 예를 들면, 버퍼층(115)은 유기 물질 또는 무기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 버퍼층(117)은 무기 물질을 사용하여 형성될 수 있다.
버퍼층(115) 상의 주변 영역(20)에 제1 액티브 패턴(730) 및 제2 액티브 패턴(530)이 서로 이격하여 형성될 수 있고, 버퍼층(115) 상의 서브 화소 영역(30)에 제1 액티브층(130) 및 제2 액티브층(133)이 서로 이격하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 액티브 패턴(730)은 제1 신호 배선(710)과 부분적으로 중첩하도록 형성될 수 있고, 제2 액티브 패턴(530)은 제2 신호 배선(510)과 부분적으로 중첩하도록 형성될 수 있다. 제1 액티브 패턴(730), 제2 액티브 패턴(530), 제1 액티브층(130) 및 제2 액티브층(133) 각각은 산화물 반도체, 무기물 반도체 또는 유기물 반도체 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 액티브 패턴(730), 제2 액티브 패턴(530), 제1 액티브층(130) 및 제2 액티브층(133)은 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 버퍼층(115) 상에 예비 액티브층이 전체적으로 형성된 후, 상기 예비 액티브층을 선택적으로 식각하여 제1 액티브 패턴(730), 제2 액티브 패턴(530), 제1 액티브층(130) 및 제2 액티브층(133)이 형성될 수 있다.
버퍼층(115), 제1 액티브 패턴(730), 제2 액티브 패턴(530),제1 액티브층(130) 및 제2 액티브층(133) 상에는 게이트 절연층(150)이 형성될 수 있다. 게이트 절연층(150)은 버퍼층(115) 상의 주변 영역(20)에서 제1 및 제2 액티브 패턴들(730, 530) 및 서브 화소 영역(30)에서 제1 및 제2 액티브층들(130, 133)을 덮을 수 있고, 제1 방향(D1)을 따라 연장될 수 있다. 즉, 게이트 절연층(150)은 버퍼층(115) 상에 전체적으로 형성될 수 있다. 예를 들면, 게이트 절연층(150)은 버퍼층(115) 상에서 제1 및 제2 액티브 패턴들(730, 530) 및 제1 및 제2 액티브층들(130, 133)을 충분히 덮을 수 있으며, 제1 및 제2 액티브 패턴들(730, 530) 및 제1 및 제2 액티브층들(130, 133)의주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 게이트 절연층(150)은 버퍼층(115) 상에서 제1 및 제2 액티브 패턴들(730, 530) 및 제1 및 제2 액티브층들(130, 133)을 덮으며, 균일한 두께로 제1 및 제2 액티브 패턴들(730, 530) 및 제1 및 제2 액티브층들(130, 133)의 프로파일을 따라 형성될 수 있다. 게이트 절연층(150)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다. 예를 들면, 게이트 절연층(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 알루미늄 산화물, 알루미늄 질화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
게이트 절연층(150) 상의 주변 영역(20)에 제1 게이트 전극 패턴(770) 및 제2 게이트 전극 패턴(570)이 서로 이격하여 형성될 수 있고, 게이트 절연층(150) 상의 서브 화소 영역(30)에 제1 게이트 전극(170) 및 제2 게이트 전극(173)이 서로 이격하여 형성될 수 있다. 예를 들면, 제1 게이트 전극 패턴(770)은 게이트 절연층(150) 중에서 하부에 제1 액티브 패턴(730)이 위치하는 부분 상에 형성될 수 있고, 제2 게이트 전극 패턴(570)은 게이트 절연층(150) 중에서 하부에 제2 액티브 패턴(530)이 위치하는 부분 상에 형성될 수 있다. 제1 게이트 전극(170)은 게이트 절연층(150) 중에서 하부에 제1 액티브층(130)이 위치하는 부분 상에 형성될 수 있고, 제2 게이트 전극(173)은 게이트 절연층(150) 중에서 하부에 제2 액티브층(133)이 위치하는 부분 상에 형성될 수 있다. 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173) 각각은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173) 각각은 복수의 층들을 포함하는 다층 구조를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173)은 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 게이트 절연층(150) 상에 예비 제1 전극층이 전체적으로 형성된 후, 상기 예비 제1 전극층을 선택적으로 식각하여 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173)이 형성될 수 있다.
도 8을 참조하면, 게이트 절연층(150), 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173) 상에는 층간 절연층(190)이 형성될 수 있다. 층간 절연층(190)은 게이트 절연층(150) 상의 주변 영역(20)에서 제1 및 제2 게이트 전극 패턴들(770, 570) 및 서브 화소 영역(30)에서 제1 및 제2 게이트 전극들(170, 173)을 덮을 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다. 즉, 층간 절연층(190)은 게이트 절연층(150) 상에 전체적으로 형성될 수 있다. 예를 들면, 층간 절연층(190)은 게이트 절연층(150) 상에서 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173)을 충분히 덮을 수 있으며, 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173)의주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 층간 절연층(190)은 게이트 절연층(150) 상에서 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173)을 덮으며, 균일한 두께로 제1 및 제2 게이트 전극 패턴들(770, 570) 및 제1 및 제2 게이트 전극들(170, 173)의 프로파일을 따라 형성될 수 있다. 층간 절연층(190)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.
층간 절연층(190) 상의 주변 영역(20)에 제1 소스 전극 패턴(810), 제1 드레인 전극 패턴(830), 제2 소스 전극 패턴(610) 및 제2 드레인 전극 패턴(630)이 서로 이격하여 형성될 수 있고, 층간 절연층(190) 상의 서브 화소 영역(30)에 제1 소스 전극(210), 제1 드레인 전극(230), 제2 소스 전극(213) 및 제2 드레인 전극(233)이 서로 이격하여 형성될 수 있다.
제1 소스 전극 패턴(810)은 게이트 절연층(150) 및 층간 절연층(190)의 제1 부분을 제거하여 형성된 콘택홀을 통해 제1 액티브 패턴(730)의 소스 영역에 접속될 수 있고, 제1 액티브 패턴(730)은 게이트 절연층(150) 및 층간 절연층(190)의 제2 부분을 제거하여 형성된 콘택홀을 통해 제1 액티브 패턴(730)의 드레인 영역에 접속될 수 있다. 제2 소스 전극 패턴(610)은 게이트 절연층(150) 및 층간 절연층(190)의 제3 부분을 제거하여 형성된 콘택홀을 통해 제2 액티브 패턴(530)의 소스 영역에 접속될 수 있고, 제2 액티브 패턴(530)은 게이트 절연층(150) 및 층간 절연층(190)의 제4 부분을 제거하여 형성된 콘택홀을 통해 제2 액티브 패턴(530)의 드레인 영역에 접속될 수 있다.
제1 소스 전극(210)은 게이트 절연층(150) 및 층간 절연층(190)의 제5 부분을 제거하여 형성된 콘택홀을 통해 제1 액티브층(130)의 소스 영역에 접속될 수 있고, 제1 드레인 전극(230)은 게이트 절연층(150) 및 층간 절연층(190)의 제6 부분을 제거하여 형성된 콘택홀을 통해 제1 액티브층(130)의 드레인 영역에 접속될 수 있다. 제2 소스 전극(213)은 게이트 절연층(150) 및 층간 절연층(190)의 제7 부분을 제거하여 형성된 콘택홀을 통해 제2 액티브층(133)의 소스 영역에 접속될 수 있고, 제2 드레인 전극(233)은 게이트 절연층(150) 및 층간 절연층(190)의 제8 부분을 제거하여 형성된 콘택홀을 통해 제2 액티브층(133)의 드레인 영역에 접속될 수 있다.
이에 따라, 제1 액티브 패턴(730), 제1 게이트 전극 패턴(770), 제1 소스 전극 패턴(810) 및 제1 드레인 전극 패턴(830)을 포함하는 제1 트랜지스터(850)가 형성될 수 있고, 제2 액티브 패턴(530), 제2 게이트 전극 패턴(570), 제2 소스 전극 패턴(610) 및 제2 드레인 전극 패턴(630)을 포함하며 제1 트랜지스터(850)로부터 제3 방향(D3)으로 이격하여 형성되는 제2 트랜지스터(650)가 형성될 수 있다. 또한, 제1 액티브층(130), 제1 게이트 전극(170), 제1 소스 전극(210) 및 제1 드레인 전극(230)을 포함하는 스위칭 트랜지스터(250)가 형성될 수 있고, 제2 액티브층(133), 제2 게이트 전극(173), 제2 소스 전극(213) 및 제2 드레인 전극(233)을 포함하며 스위칭 트랜지스터(250)로부터 제2 방향(D2)으로 이격하여 형성되는 구동 트랜지스터(253)가 형성될 수 있다.
층간 절연층(190) 상의 주변 영역(20)에 전원 전압 배선(380)이 형성될 수 있다. 예시적인 실시예들에 있어서, 전원 전압 배선(380)은 제1 및 제2 소스 전극 패턴들(810, 510), 제1 및 제2 드레인 전극 패턴들(830, 610)로부터 이격되어 형성될 수 있다.
제1 및 제2 소스 전극 패턴들(810, 510), 제1 및 제2 드레인 전극 패턴들(830, 610), 제1 및 제2 소스 전극들(210, 213), 제1 및 제2 드레인 전극들(230, 233) 및 전원 전압 배선(380)은 각기 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제1 및 제2 소스 전극 패턴들(810, 510), 제1 및 제2 드레인 전극 패턴들(830, 610), 제1 및 제2 소스 전극들(210, 213), 제1 및 제2 드레인 전극들(230, 233) 및 전원 전압 배선(380) 각각은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다. 예시적인 실시예들에 있어서, 제1 및 제2 소스 전극 패턴들(810, 510), 제1 및 제2 드레인 전극 패턴들(830, 610), 제1 및 제2 소스 전극들(210, 213), 제1 및 제2 드레인 전극들(230, 233) 및 전원 전압 배선(380)은 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 층간 절연층(190) 상에 예비 제2 전극층이 전체적으로 형성된 후, 상기 예비 제2 전극층을 부분적으로 식각하여 제1 및 제2 소스 전극 패턴들(810, 510), 제1 및 제2 드레인 전극 패턴들(830, 610), 제1 및 제2 소스 전극들(210, 213), 제1 및 제2 드레인 전극들(230, 233) 및 전원 전압 배선(380)이 형성될 수 있다.
도 9를 참조하면, 층간 절연층(190), 전원 전압 배선(380), 제1 및 제2 소스 전극 패턴들(810, 510), 제1 및 제2 드레인 전극 패턴들(830, 610), 제1 및 제2 소스 전극들(210, 213) 및 제1 및 제2 드레인 전극들(230, 233) 상에 평탄화층(270)이 형성될 수 있다. 평탄화층(270)은 층간 절연층(190) 상에서 전원 전압 배선(380), 제1 및 제2 소스 전극 패턴들(810, 510), 제1 및 제2 드레인 전극 패턴들(830, 610), 제1 및 제2 소스 전극들(210, 213) 및 제1 및 제2 드레인 전극들(230, 233)을 충분히 덮도록 상대적으로 두꺼운 두께로 형성될 수 있고, 이러한 경우, 평탄화층(270)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 평탄화층(270)의 평탄한 상면을 구현하기 위하여 평탄화층(270)에 대해 평탄화 공정이 추가될 수 있다. 평탄화층(270)은 유기 물질 또는 무기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 평탄화층(270)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실롯산계 수지, 아크릴계 수지, 에폭시계 수지 등과 같은 유기 물질을 사용하여 형성될 수 있다.
층간 절연층(190) 상의 주변 영역(20)에 제1 서브 차단 패턴(360)이 형성될 수 있다. 제1 서브 차단 패턴(360)은 전원 전압 배선(380)의 일부와 중첩될 수 있다. 또한, 제1 서브 차단 패턴(360)은 평탄화층(270)과 동일한 층에 위치할 수 있다. 제1 서브 차단 패턴(360)은 평탄화층(270)과 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 층간 절연층(190) 상에 예비 제1 유기 절연층을 전체적으로 형성한 후, 상기 예비 제1 유기 절연층을 부분적으로 식각하여 제1 서브 차단 패턴(360) 및 평탄화층(270)이 형성될 수 있다.
하부 전극(290)은 평탄화층(270) 상의 서브 화소 영역(30)에 형성될 수 있다. 예를 들면, 하부 전극(290)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 하부 전극(290)은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다.
평탄화층(270)의 일부, 전원 전압 배선(380), 제1 서브 차단 패턴(360)의 상면의 일부 상에 연결 패턴(295)이 형성될 수 있다. 다시 말하면, 연결 패턴(295)은 평탄화층(270) 상에서 하부 전극(290)으로부터 이격되어 제1 방향(D1)과 반대되는 제2 방향(D2)으로 연장될 수 있고, 평탄화층(270), 전원 전압 배선(380) 및 제1 서브 차단 패턴(360)의 프로파일을 따라 형성될 수 있다. 연결 패턴(295)은 하부 전극(290)과 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 층간 절연층(190), 제1 서브 차단 패턴(360), 전원 전압 배선(380) 및 평탄화층(270) 상에 예비 제3 전극층이 전체적으로 형성된 후, 상기 예비 제3 전극층을 부분적으로 식각하여 연결 패턴(295) 및 하부 전극(290)이 형성될 수 있다. 선택적으로, 연결 패턴(295)은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다.
도 10을 참조하면, 화소 정의막(310)은 하부 전극(290)의 일부, 연결 패턴(295)의 일부 및 평탄화층(270) 상에 형성될 수 있다. 화소 정의막(310)은 하부 전극(290)의 양측부를 덮을 수 있고, 하부 전극(290)의 상면의 일부를 노출시키는 개구를 가질 수 있다. 화소 정의막(310)은 유기 물질을 사용하여 형성될 수 있다.
연결 패턴(295) 상의 주변 영역(20)에 제1 차단 패턴(345)이 형성될 수 있다. 다시 말하면, 제1 차단 패턴(345)은 연결 패턴(295) 중에서 하부에 전원 전압 배선(380)이 위치하는 부분 상에 형성될 수 있다. 예를 들면, 제1 차단 패턴(345)은 표시 영역(10)을 둘러쌀 수 있다. 제1 차단 패턴(345)은 유기 물질을 사용하여 형성될 수 있다.
제1 서브 차단 패턴(360) 및 연결 패턴(295)의 일부 상에 제2 서브 차단 패턴(370)이 형성될 수 있다. 또한, 제2 서브 차단 패턴(370)은 유기 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 화소 정의막(310), 제1 차단 패턴(345) 및 제2 서브 차단 패턴(370)은 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 층간 절연층(190), 제1 서브 차단 패턴(360), 연결 패턴(295) 및 평탄화층(270) 상에 예비 제2 유기 절연층을 전체적으로 형성한 후, 상기 제2 유기 절연층을 부분적으로 식각(예를 들어, 하프톤 마스크 또는 슬릿 마스크를 이용하여 식각하는 공정)하여 화소 정의막(310), 제1 차단 패턴(345) 및 제2 서브 차단 패턴(370)이 형성될 수 있다.
이에 따라, 제1 서브 차단 패턴(360) 및 제2 서브 차단 패턴(370)을 포함하는 제2 차단 패턴(350)이 형성될 수 있다. 예를 들면, 제2 차단 패턴(350)은 제1 차단 패턴(345)으로부터 이격되어 형성될 수 있고, 제2 차단 패턴(350)은 제1 차단 패턴(345)을 둘러쌀 수 있다. 제2 차단 패턴(350)의 높이는 제1 차단 패턴(345)의 높이보다 클 수 있다. 또한, 제1 차단 패턴(345) 및 제2 차단 패턴(350)은 차단 구조물(400)로 정의될 수 있다.
도 11을 참조하면, 발광층(330)은 화소 정의막(310)의 개구에 의해 노출된 하부 전극(290) 상에 형성될 수 있다. 발광층(330)은 서브 화소들에 따라 상이한 색광들(즉, 적색광, 녹색광, 청색광 등)을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다. 이와는 달리, 발광층(330)은 적색광, 녹색광, 청색광 등의 다른 색광들을 발생시킬 수 있는 복수의 발광 물질들을 적층하여 전체적으로 백색광을 방출할 수 있다. 상기 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 적어도 하나를 포함할 수 있다. 선택적으로, 상기 컬러 필터는 황색 컬러 필터, 청남색 컬러 필터 및 자주색컬러 필터를 포함할 수도 있다. 상기 컬러 필터는 감광성 수지, 컬러 포토레지스트 등을 사용하여 형성될 수 있다.
상부 전극(340)은 화소 정의막(310) 및 발광층(330) 상에 형성될 수 있다. 상부 전극(340)은 발광층(330) 및 화소 정의막(310)을 덮으며 기판(110) 상에 전체적으로 형성될 수 있다. 예시적인 실시예들에 있어서, 상부 전극(340)은 발광층(330)을 덮으며 제3 방향(D3)으로 연장될 수 있고, 연결 패턴(295)과 전기적으로 연결될 수 있다. 상부 전극(340)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 상부 전극(340)은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다. 이에 따라, 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함하는 서브 화소 구조물(200)이 형성될 수 있다.
상부 전극(340), 연결 패턴(295), 차단 구조물(400), 층간 절연층(190) 상에 제1 박막 봉지층(451)이 형성될 수 있다. 제1 박막 봉지층(451)은 상부 전극(340), 연결 패턴(295) 및 차단 구조물(400)을 덮으며, 균일한 두께로 상부 전극(340), 연결 패턴(295) 및 차단 구조물(400)의 프로 파일을 따라 형성될 수 있다. 제1 박막 봉지층(451)은 서브 화소 구조물(200)이 수분, 산소 등의 침투로 인해 열화되는 것을 방지할 수 있다. 또한, 제1 박막 봉지층(451)은 외부의 충격으로부터 서브 화소 구조물(200)을 보호하는 기능도 수행할 수 있다. 제1 박막 봉지층(451)은 가요성을 갖는 무기 물질들을 사용하여 형성될 수 있다.
제1 박막 봉지층(451) 상에 제2 박막 봉지층(452)이 형성될 수 있다. 제2 박막 봉지층(452)은 유기 발광 표시 장치의 평탄도를 향상시킬 수 있으며, 서브 화소 구조물(200)을 보호할 수 있다. 제2 박막 봉지층(452) 가요성을 갖는 유기 물질들을 사용하여 형성될 수 있다.
제2 박막 봉지층(452) 상에 제3 박막 봉지층(453)이 형성될 수 있다. 제3 박막 봉지층(453)은 제2 박막 봉지층(452)을 덮으며, 균일한 두께로 제2 박막 봉지층(452)의 프로 파일을 따라 형성될 수 있다. 제3 박막 봉지층(453)은 제1 박막 봉지층(451) 및 제2 박막 봉지층(452)과 함께 서브 화소 구조물(200)이 수분, 산소 등의 침투로 인해 열화되는 것을 방지할 수 있다. 또한, 제3 박막 봉지층(453)은 외부의 충격으로부터 제1 박막 봉지층(451) 및 제2 박막 봉지층(452)과 함께 서브 화소 구조물(200)을 보호하는 기능도 수행할 수 있다. 제3 박막 봉지층(453)은 상기 가요성을 갖는 무기 물질들을 사용하여 형성될 수 있다. 이에 따라, 제1 박막 봉지층(451), 제2 박막 봉지층(452) 및 제3 박막 봉지층(453)을 포함하는 박막 봉지 구조물(450)이 형성될 수 있다. 선택적으로, 박막 봉지 구조물(450)은 제1 내지 제5 박막 봉지층들로 적층된 5층 구조 또는 제1 내지 제7 박막 봉지층들로 적층된 7층 구조로 구성될 수도 있다. 박막 봉지 구조물(450)이 형성된 후, 기판(110)으로부터 유기 기판(105)이 제거될 수 있다.
이에 따라, 도 4에 도시된 유기 발광 표시 장치(100)가 제조될 수 있다.
도 12는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 단면도이다. 도 12에 예시한 유기 발광 표시 장치(1000)는 제1 신호 배선(710) 및 제2 신호 배선(510)의 위치를 제외하면 도 1 내지 4를 참조하여 설명한 유기 발광 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 12에 있어서, 도 1 내지 4를 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 12를 참조하면, 유기 발광 표시 장치(1000)는 기판(110), 버퍼층(115), 제1 신호 배선(710), 제2 신호 배선(510), 제1 회로 구조물(800), 제2 회로 구조물(600), 게이트 절연층(150), 층간 절연층(190), 전원 전압 배선(380), 스위칭 트랜지스터(250), 구동 트랜지스터(253), 전원 전압 배선(380), 평탄화층(270), 차단 구조물(400), 서브 화소 구조물(200), 연결 패턴(295), 화소 정의막(310), 박막 봉지 구조물(450) 등을 포함할 수 있다. 여기서, 기판(110)은 제1 유기층(111), 제1 베리어층(112), 제2 유기층(113) 및 제2 베리어층(114)을 포함할 수 있다.
제1 베리어층(112) 상의 주변 영역(20)에 제1 신호 배선(710)이 배치될 수 있다. 다시 말하면, 제1 신호 배선(710)은 제1 베리어층(112)과 제2 유기층(113) 사이 주변 영역(20)에 배치될 수 있고, 제1 트랜지스터(850)와 부분적으로 중첩할 수 있다. 제1 신호 배선(710)은 주변 영역(20)과 서브 화소 영역(30)의 경계와 인접하여 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 신호 배선(710)은 클럭 신호 배선일 수 있고, 외부 장치(101)로부터 생성된 클럭 신호를 제공받을 수 있다.
제1 베리어층(112) 상의 주변 영역(20)에 제1 신호 배선(710)과 이격하여 제2 신호 배선(510)이 배치될 수 있다. 다시 말하면, 제2 신호 배선(510)은 제1 베리어층(112)과 제2 유기층(113) 사이 주변 영역(20)에서 제1 신호 배선(710)으로부터 제3 방향(D3)으로 이격하여 배치될 수 있고, 제2 트랜지스터(650)와 부분적으로 중첩할 수 있다. 예시적인 실시예들에 있어서, 제2 신호 배선(510)은 제1 구동 전원 (VDD) 배선일 수 있고, 외부 장치(101)로부터 생성된 제1 구동 전원(VDD)을 제공받을 수 있다.
예시적인 실시예들에 있어서, 제1 신호 배선(710) 및 제2 신호 배선(510)은 기판(110)에 매립될 수 있다. 다시 말하면, 기판(110)이 복수의 층들을 포함할 수 있고, 상기 복수의 층들 사이에 제1 신호 배선(710) 및 제2 신호 배선(510)이 개재될 수 있다.
본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치(1000)는 제1 회로 구조물(800) 및 제2 회로 구조물(600) 아래에서 기판(110)에 매립된 제1 신호 배선(710) 및 제2 신호 배선(510)을 포함함으로써, 상대적으로 유기 발광 표시 장치(1000)의 주변 영역(20)의 면적이 감소될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 유기 발광 표시 장치를 구비할 수 있는 다양한 디스플레이 기기들에 적용될 수 있다. 예를 들면, 본 발명은 차량용, 선박용 및 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 또는 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 수많은 디스플레이 기기들에 적용 가능하다.
10: 표시 영역 20: 주변 영역
30: 서브 화소 영역 100, 1000: 유기 발광 표시 장치
105: 유리 기판 110: 기판
111: 제1 유기층 112: 제1 베리어층
113: 제2 유기층 114: 제2 베리어층
130: 제1 액티브층 133: 제2 액티브층
150: 게이트 절연층 170: 제1 게이트 전극
173: 제2 게이트 전극 190: 층간 절연층
210: 제1 소스 전극 213: 제2 소스 전극
214, 215: 연결 패턴 230: 제1 드레인 전극
233: 제2 드레인 전극 250: 스위칭 트랜지스터
253: 구동 트랜지스터 270: 평탄화층
290: 하부 전극 295: 연결 패턴
300: 회로 구조물 310: 화소 정의막
330: 발광층 340: 상부 전극
345: 제1 차단 패턴 350: 제2 차단 패턴
360: 제1 서브 차단 패턴 370: 제2 서브 차단 패턴
380: 전원 전압 배선 400: 차단 구조물
450: 박막 봉지 구조물 451: 제1 박막 봉지층
452: 제2 박막 봉지층 453: 제3 박막 봉지층
510: 제2 신호 배선 511. 711: 연장부
530: 제2 액티브 패턴 570: 제2 게이트 전극 패턴
600: 제2 회로 구조물 610: 제2 소스 전극 패턴
630: 제2 드레인 전극 패턴 650: 제2 트랜지스터
710: 제1 신호 배선 730: 제1 액티브 패턴
770: 제1 게이트 전극 패턴 800: 제1 회로 구조물
810: 제1 소스 전극 패턴 830: 제1 드레인 전극 패턴
850: 제1 트랜지스터

Claims (20)

  1. 복수의 서브 화소 영역들을 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 갖는 기판;
    상기 기판 상의 상기 표시 영역 및 상기 주변 영역에 배치되는 버퍼층;
    상기 버퍼층 상의 상기 주변 영역에 배치되는 제1 회로 구조물;
    상기 제1 회로 구조물 상의 상기 서브 화소 영역들 각각에 배치되는 서브 화소 구조물; 및
    상기 기판과 상기 버퍼층 사이의 상기 주변 영역에 배치되고, 상기 제1 회로 구조물과 부분적으로 중첩하는 제1 신호 배선을 포함하는 유기 발광 표시 장치.
  2. 제 1 항에 있어서,
    상기 버퍼층 상의 서브 화소 영역에 배치되는 스위칭 트랜지스터; 및
    상기 스위칭 트랜지스터부터 이격되어 배치되는 구동 트랜지스터를 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  3. 제 2 항에 있어서, 상기 스위칭 트랜지스터는,
    상기 기판 상의 서브 화소 영역에 배치되는 제1 액티브층;
    상기 제1 액티브층 상에 배치되는 제1 게이트 전극; 및
    상기 제1 게이트 전극 상에 배치되는 제1 소스 및 제1 드레인 전극들을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  4. 제 3 항에 있어서, 상기 구동 트랜지스터는,
    상기 제1 액티브층으로부터 이격되어 배치되는 제2 액티브층;
    상기 제2 액티브층 상에 배치되는 제2 게이트 전극; 및
    상기 제2 게이트 전극 상에 배치되는 제2 소스 및 제2 드레인 전극들을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  5. 제 4 항에 있어서, 상기 제1 회로 구조물은 제1 트랜지스터를 포함하는 게이트 구동부를 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  6. 제 5 항에 있어서, 상기 게이트 구동부는 상기 스위칭 트랜지스터의 상기 제1 게이트 전극에 게이트 신호를 제공하는 것을 특징으로 하는 유기 발광 표시 장치.
  7. 제 4 항에 있어서,
    상기 기판 상의 상기 주변 영역에서 상기 제1 회로 구조물과 이격하여 배치되는 제2 회로 구조물을 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  8. 제 7 항에 있어서, 상기 제2 회로 구조물은,
    상기 제1 회로 구조물로부터 이격되어 배치되는 제2 트랜지스터를 포함하는 발광 제어 구동부를 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  9. 제 8 항에 있어서,
    상기 기판과 상기 버퍼층 사이의 상기 주변 영역에서 상기 제1 신호 배선과 이격하여 배치되고, 상기 제2 회로 구조물과 부분적으로 중첩하는 제2 신호 배선을 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  10. 제 9 항에 있어서, 상기 제1 신호 배선은 클럭 신호 배선을 포함하고, 상기 제1 신호 배선은 상기 제1 및 제2 회로 구조물들에 상기 클럭 신호를 제공하며,
    상기 제2 신호 배선은 구동 전원 배선을 포함하고, 상기 제2 신호 배선은 상기 구동 전원을 상기 제1 및 제2 회로 구조물들에 제공하는 것을 특징으로 하는 유기 발광 표시 장치.
  11. 제 1 항에 있어서,
    상기 버퍼층 상의 주변 영역에서 상기 제1 회로 구조물과 이격되어 배치되는 전원 전압 배선; 및
    상기 전원 전압 배선 상에 배치되는 연결 패턴을 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  12. 제 11 항에 있어서, 상기 전원 전압 배선은 상기 연결 패턴을 통해 상기 서브 화소 구조물과 전기적으로 연결되는 것을 특징으로 하는 유기 발광 표시 장치.
  13. 제 11 항에 있어서,
    상기 기판 상의 주변 영역의 최외곽에 배치되는 차단 구조물을 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  14. 제 13 항에 있어서, 상기 차단 구조물은,
    상기 연결 패턴 상에 배치되는 제1 차단 패턴; 및
    상기 제1 차단 패턴으로부터 이격되고, 상기 제1 차단 패턴을 둘러싸는 제2 차단 패턴을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  15. 제 14 항에 있어서, 상기 서브 화소 구조물은,
    상기 기판 상에 배치되는 하부 전극;
    상기 하부 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 상부 전극을 포함하고,
    상기 상부 전극은 상기 연결 패턴과 전기적으로 연결되는 것을 특징으로 하는 유기 발광 표시 장치.
  16. 제 1 항에 있어서, 상기 기판은,
    제1 유기층;
    상기 제1 유기층 상에 배치되는 제1 베리어층;
    상기 제1 베리어층 상에 배치되는 제2 유기층; 및
    상기 제2 유기층 상에 배치되는 제2 베리어층을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  17. 제 1 항에 있어서,
    상기 서브 화소 구조물 상에 배치되는 박막 봉지 구조물을 더 포함하고,
    상기 박막 봉지 구조물은,
    가요성을 갖는 무기 물질을 포함하는 제1 박막 봉지층;
    상기 제1 박막 봉지층 상에 배치되고, 가요성을 갖는 유기 물질을 포함하는 제2 박막 봉지층; 및
    상기 제2 박막 봉지층 상에 배치되고, 상기 가요성을 갖는 무기 물질을 포함하는 제3 박막 봉지층을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  18. 복수의 서브 화소 영역들을 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 갖는 기판;
    상기 기판 상의 상기 서브 화소 영역들 각각에 배치되는 서브 화소 구조물;
    상기 기판 상의 상기 주변 영역에 배치되는 제1 회로 구조물;
    상기 주변 영역에서 상기 기판에 매립되고, 상기 제1 회로 구조물과 부분적으로 중첩하는 신호 배선; 및
    상기 기판 상의 서브 화소 영역에 배치되는 스위칭 트랜지스터를 포함하고,
    상기 제1 회로 구조물은 제1 트랜지스터를 포함하는 게이트 구동부를 포함하며, 상기 게이트 구동부는 상기 스위칭 트랜지스터의 게이트 전극에 게이트 신호를 제공하는 것을 특징으로 하는 유기 발광 표시 장치.
  19. 제 18 항에 있어서, 상기 기판은 복수의 층들을 포함하고, 상기 신호 배선은 상기 복수의 층들 사이에 개재되는 것을 특징으로 하는 유기 발광 표시 장치.
  20. 제 18 항에 있어서,
    상기 스위칭 트랜지스터부터 이격되어 배치되는 구동 트랜지스터를 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
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