TW571388B - Method of producing semiconductor device and its structure - Google Patents

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Description

571388 五、發明說明（1) 〔發明所屬之技術領域〕 本發明係有關一種具有多層配線構造之半導體裝置之 製造方法及其構造’特別是有關一種藉由鑲嵌製程 (Damascene process)形成多層配線的半導體裝置之製造 方法及其構造。 〔習知之技術〕 第12圖為具有習知之多層配線構造之全體以表示 之半導體裝置。在半導體裝置600上於矽基板101上係設有 氧化矽之絕緣層1 〇 2。於絕緣層1 0 2上係形成有全體以11 〇 表示之SOI (Si licon On Insulator)電晶體（薄膜電晶 體）。SO I電晶體11 〇係包括有源極1 11、被包夾於沒極11 2 中之通道層11 3、被設於通道層11 3上之閘電極11 4與侧壁 115。於SOI電晶體11〇上係設有層間絕緣層1〇3與多層配線 120。而多層配線120係由連接SOI電晶體11〇之源極ln或 汲極112之接觸接點121與連接接觸接點121間之配線層ι22 所構成。 〔發明欲解決之課題〕 於SOI電晶體11 〇上沈積層間絕緣層丨〇3時，如第13圖 所示丄以閘電極等之凹凸狀態係於層間絕緣層1〇3之表面 形成南低差。因此，難以確保於層間絕緣層丨〇 3中形成接 觸接點1 2 1等之蝕刻步驟中之聚焦範圍，特別是於將接 接點1 2 1等予以微細化之場合，該等物體之形成係甚困
571388 五 發明說明（2) 難。相對於此，係可使用CMp法 之平坦化，惟該等平坦化係有丁曰間:邑緣層103之表面 於接觸接點等之微細化的充份的平=性故難以得到能對應 又，即使使用第12圖所示般之^層 之高密度化亦有其界限。 4線構^，其配線 為此，本發明之目的在於提供具有微细 — 之多層配線構造的半導體裝置之製造方法及其構^雄度化 〔解決課題之手段〕 本發明係提供一種半導體裝置之製造方法，复 具有SOI電晶體與多層配線之半導體裝置之製造方^法’、，勹 具有表面及背面之矽基板之準備步驟；於前二 =板之表面上形成層間絕緣層之層間絕緣層形成步驟； 則述層間絕緣層中形成多層配線之配線步驟·，於前 ^ 絕緣層上固定基板之基板固定步驟；將前述矽基板自&二 薄膜化而作為SOI層之SOI層形成步驟；及於前述s〇I層上 形成通道層與位於其背面上之閘電極，復形成夾持前9述通
道層而相對向之源極及沒極而作成S 〇 I電晶體之電晶體 成步驟。 阳_ J 於前述半導體裝置之製造方法中，於具有表面高低差 之SOI電晶體之下部因於形成SOI電晶體之前係先製作多声 配線，因此可提高層間絕緣層之上表面之平坦性，而$二 現微細圖案之蝕刻。因此，係可製作微細化之多層配線二 又，亦可增加配線之自由度，而可製作高積體化^半導體
2065-5128-PF(N);ahddub.ptd 第6頁 571388 五、發明說明（3) 裝置。 上述配線步驟可勺 觸孔及配線溝之步驟.匕括·於前述層間絕緣層上形成接 接觸孔與前述配^溝’於前述層間絕緣層上沈積填埋前述 絕緣層之上表面研磨f導電性材料的步驟；及自前述層間 前述配線溝中殘留前；材料層而於前述接觸孔及 驟。 電丨生材料層而作為多層配線的步 如此’藉由利用雙 形成微細的多層配線。嵌衣程製造多層配線係可容易地 上述配線步驟可為 括··於前述層間絕緣觸接點形成步驟a)，包 接觸孔之導電性材料 觸孔之步驟、沈積填埋前述 表面研磨前述導電“；：驟二層：絕緣層之上 電性材料層而形成接觸接步觸：中殘留前述導 b)，包括：於前述層間给T驟，平配線層形成步驟 前述配線層上沈積；二層、;：緣層之步驟、及於 成步以層可藉由使用圖案化等之通常之配線層形 亦可為一種製造方法，其中前述配 觸接點形成步驟a)，包括：於前述層間絕包括··接 孔之步驟、沈積以填埋前述接觸 φ、，胃上形成接觸 驟、及自前述層間絕緣層之上=料層的步 而於前述接觸孔中殘留前述前述導電性^ =電性材料層 接點之步驟；配線層形成步驟b)，句 二θ而形成接觸 ι括.於前述層間絕緣
2065-5128-PF(N);ahddub.ptd 571388 五、發明說明（4) 層上沈積第二層間絕緣層之步驟、於 於前述第二層間絕積= 埋刖述配線溝之第_導電性材料層之步騾、、 層間絕緣層之上表面研磨前述第二導電 ：： ^線溝中殘留前述第二導電性材料層以作為配“之：述 如此，即可藉由單鑲嵌製程製作出多展 地形成微細的多層配線，同時亦可削減‘造步谷 上述SOI層形成步驟亦可包括 I仏步驟 後，於前述石夕基板形成分離溝，而形成則雪〔石夕基板薄膜化 s〇I層的步驟。其係可製造Λ有而複\成之電雷分離之複數之 裝置。 畏有複數之電晶體的半導體 护成牛驟：ΐ $::步驟之前’⑯由前述層間絕緣層 =步驟與上述配線步驟之組群所構成之步驟實行複數次 藉此，係可形成由複數之配蠄 而可實現更進一步之高積體；配線層所構成之多層配線， 後復勺括本3 2 广電方曰去係可於前述電晶體形成步驟之 後復包括·於别述SO I電晶體之兪；+、，日而 絕緣層之步驟；及於前述層間纟邑終a f —極側沈積以層間 SCH電晶體之多層配線的步驟，層中形成接續於前述 藉由使用•前述製造方法係可_ 部之雙方上形成多層配線。藉：於=晶體之上部及' 且可得到更高積體化之半導體^置係可增〜配線之自由度
2065-5128-PF(N);ahddub.ptd 第8頁 571388 五、發明說明（5) 又，本發明復提供一種半導體裝置，豆係一種且有 基板、設於前述基板上之裝置’其特徵在於包括： 緣層上，於與前述基板緣層、及設於前述層間絕 晶體，且於前述層間包括具有問電極之s〇1電 配線者。 ％層中連接前述SO I電晶體之多層 藉由使用則述構造，传 小型化者❶ 係可實現半導體裝置之積體化及 :於前J層間絕緣層中之多層 所構成之配線層之間藉由技龅k A 办 银数炙層
如此，係可增加連；之”配線者。 ^ , ^ π ^ 琛之自由度而實現高積體化。 火iiisoi’f:日提供一種半導體裝置，其特徵在於：於 則述SOI電曰曰體之别述閑電極側更包括：層間絕緣声 2於前述層間絕緣層中用以連接前述S 01電晶體之“配 半導體裝置’因於S01電晶體之上部及下部 線’因此可增加配線之自由度，同時可實現丰 導體裝置之積體化及小型化。 見半
〔發明之實施型態〕 實施型態一： 第1圖為本實施型態 有關之全體以100表示之具孝 層配線構造之半導體裝置之剖面圖_ 半導體裝置1〇〇係包括古 匕括有例如由矽所構成之基板1
571388 五、發明說明（6) 該矽基板1上係設有例如由氧化矽所 緣層2上係設有層間絕緣層3，於1中:成之右邑：層2。於絕 接觸接點12所構成之多層配⑹n 、^ ^成有由配線層與 成有，電晶體(薄膜 極2卜沒極22、炎持前述兩者内之通道二… 層23上之閘電極24與側壁25。於咖電晶體2。上：成於通道 如由氧化矽所構成之保護膜4。 ^ 有例 接著使用第2圖及第3圖說明有關本 裝，〇之製造方法。前述製造方法者係包括；下之:導體 二述製造方法者係使用單鎮嵌製程形成多層配線 ㈣步驟1 :如第2圖（a)所示係準備例如由石夕所構成之基 步驟2 :如第2圖（b)所示，於基板26上沈積約4〇〇ηω之 例如由氧化梦所構成之層間絕緣層3 ^於沈積步驟中係使 用例如CVD法。接著’使用一般性之光餘技術及餘刻技術 形成接觸孔1 3。 於前述步驟中因層間絕緣層3之基底係平坦之基板26 之故’因此層間絕緣層3之表面亦平坦化。 步驟3 :如第2圖（c)所示，例如將1〇nm iTiN膜與1〇nm 之Τι膜所構成之阻障金屬膜與例如3〇〇11[11之w膜填埋於接觸 孔13中。於前遽步驟中例如使用CVD法。接著使用CMp法將 層間絕緣層3上之W膜與阻障金屬膜除去，而形成埋入於開 口部内之接觸接點1 2。 第10頁 2065-5128-PF(N)；ahddub.ptd 571388 五、發明說明（7) ---- 步驟4 :如第2圖（d)所示般復沈積以層間絕緣層3而 其圖樣化而形成配線溝28。 步驟5 :如第2圖（e)所示，使用喷職法形成由Ta膜所 構成之阻障金屬膜，復藉由電解電鍍法形成Cu膜。接著 用CMP法將層間絕緣層3上之阻障金屬膜與Cu膜除去，而形 成填埋於配線溝28中之配線層丨丨。藉此，乃形成由接觸接 點1 2與配線層11所構成之多層配線丨〇。 步驟6 :如第2圖（f )所示，於層間絕緣層3上以CVD法 形成例如1 // m之氧化矽所構成之絕緣層2。 步驟7 ··如第3圖（g)所示，將另外準備的矽等之基板i 貼合於絕緣層2上。該貼合操作係將基板丨載置於絕緣層2 上而一邊加壓一邊加熱而實行者。 步驟8 :如第3圖（h)所示例如使用機械研磨法將基板 26薄膜化至500nm以下而最好為100ηπι左右。此經薄膜"'化之 基板2 6係成為形成SO I電晶體之s〇 I層。 又，第3圖（h)以下之圖係與至第3圖（g)為止之 上下方向相反之關係。 — …步驟9 :如第3圖（i)所示，將基板（S0I層）26蝕刻，而 實行元件分離（高台（mesa)分離）。接著植入離子（通道植 入）使基板全體26於通道層中具有所須之濃度。 步驟1 0 :如第3圖（j)所示，於基板2 6上例如形成由約 3nm之氧化矽所構成之閘氧化膜，其後，全面地沈積以例 如多結晶矽膜。接著，藉由將多結晶矽膜圖案化而形成閘 電極2 4。接著於藉由c V D法於全面上沈積例如氧化石夕膜
2065-5128-PF(N)；ahddub.ptd 第11頁 571388 五、發明說明（8) 後’使用蝕刻法於閘電極24之側面形成側壁25。接著將前 述閘電極24與側壁25使用光罩並植入離子而於閘電極24之 兩側形成源極21與汲極22。最後藉由CVD法於全面上沈積 以例如由氧化矽所構成之保護膜4。 、 藉由以上之步驟完成第1圖所示之具有多層配線生 之半導體裝置1〇〇。 & 如此’依本實施型態有關之半導體裝置之製造方 法，於表面具有高低差之S0I電晶體2〇〇之下部於形成s〇i 電晶體20之前先行製作多層配線1〇。因此，可提高層間絕 緣層3之上表面之平坦性，而可實現接觸接點12等之q微曰細 圖案之微影技術，而可實現微細化之多層配線丨〇之製作。 =，亦可增加配線之自由度而可製作出高積體化之半導體 實施型態二： 且古„為本發明之實施型態二有關之全體以200表示: 符ίΐΓ-己f構造的半導體裝置。圖中，與第1圖相同之 寸〜係表不相同或者相當之部位。
声二？導體裝置200者係利用雙鑲嵌製程同時形成多 層配線10之配線層11與接觸接點12。 兹使用第5圖簡單今、明右M # 法。 早說明有關丰導體裝置20之製造方 26，接著如第5圖（b)所干，=由石夕所構成之基i m ^ ^ ^斤 沈積例如由氧化矽所構成之） 間、、'邑緣層3，而形成接觸孔13。
571388 五、發明說明（9) 接^如第5圖（c)所示，藉由敍刻形成配線溝28。 之μΪΪ圖⑷所示，使用喷濺法形成由以膜所構成 芸Ι^γΪρ 復藉由喷濺法及電解電鍍法形成Cu膜。接 】CMP法除去層間絕緣層3上之阻障金屬膜及cu膜同 時形成埋入配線溝28中之配線層丨丨與埋入 觸接點12(雙鑲嵌製程）。菸此m “接觸孔3中之接 層"所構成之多層配、二 形成由接觸接點12與配線 絕終ΐ2著所示，於形成例如由氧化矽所構成之 圖(g)〜⑴)即完成半導體裝置2〇。。驟7步驟1〇(第3 如此，本實施型態有關之半導體裝置200之製造 = 上形成肌電晶體20，係可容易地製作 敢製程係可將製造步驟簡單化。 、用雙鑲 實施型態三： 声献為 '實施型態三有關之全體以300表示之具有多 ^ -線構k之半導體裝置◊圖中，與第i圖相 表示相同或相當之部位。 Ή係 半導體裝置300係於上述半導體裝置2〇下 以多層配線30、40者。 卜層。Ρ更設 效使用第7圖及第8圖說明有關半導體裝置3〇制生 法。第7圖（a)〜（d)所示之步驟係與上述實施型綠 5圖之（a)〜（d)之步驟為相同之步驟。 〜、一之第
571388 五 發明說明（10) 於前述步驟之後，如第7圖（e)所示，於形成有夕 線10之層間絕緣層3上沈積以例如由氧化矽所構成夕^配 層間絕緣層3 3。 弟一 接著如第8圖（f)所示，與多層配線1〇之形成步 =，使用雙鑲嵌製程於第二層間絕緣層33中形成多層=線 、接著於第二層間絕緣層33上沈積以例如由氧化矽所構 成之第三層間絕緣層43。接著與多層配線3〇之形成相 =。使用雙鑲嵌製程於第三層間絕緣層43中形成多層配線 夕溢i if三層間絕緣層43上沈積以例如由氧化梦所構成 之絕緣層2。 。、“接5?2行上述實施型態一之步驟7〜步驟1〇(第3圖 (s) (j))7〇成半導體裝置300 〇 本實施型態有關之半導體裝置30 於形成多層配線構造10、3。、40 =二：係 2〇 ’其能以基底為平坦之狀態製 ：，01電曰曰體 此，可衮具砧郴屮他 狀〜、衣作出多層配線構造。因 表面之平坦性為較2 J 2 f層配線。特別是藉由使用 可實現微細之多層：線之積；：程製作出多層配線構造係 又’於本實施型態中俦缚 合’惟使用實.施型態一之鎮嵌製程之場 實施型態四：
571388 五、發明說明（11) 第9圖為本實施型態4有關之全體以400表示之具有多 層配線構造之半導體裝置。圖中，與第1圖相同之符號係 表示相同或相當部位。 半導體裝置400係於SOI電晶體20之下部設置多層配線 10，且於SOI電晶體20之上部亦設置多層配線50。 藉由使用上述但半導體裝置40 0，其較僅於SOI電晶體 2 〇之上部或者下部之任一方形成多層配線之場合係可增加 配線之自由度，而可對應於半導體裝置4〇〇之積體化。 接著使用第1 0圖說明有關本實施型態有關之半導體裝 置400之製造方法。 首先，如第10圖（a)所示以與實施型態二相同之步驟 於形成多層配線10之層間絕緣層3上形成出如1電晶體2〇。 接著如第1 0圖（b)所示沈積出例如由氧化矽所構成之 第4層間絕緣層5 3。 接著使用雙鑲嵌製程形成多層配線5 〇。又，多声配線 50因係形成於S0I電晶體20之上部，因此第四層間絕緣層 53之表面之平坦性係較層間絕緣層3之表面變得更劣。因 此，多層配線50有時無法微細化至與多層配線1〇相同之程 度0 於取1卞夕層配線10 入 所揭示之單鑲嵌製程 如此，本實施型態有關之半導體裝置之 可實現SOI電晶體20之下方之多層配線之微細化。 ’、 又，藉由使用前述構造係可增加半導體裝置之多層配
571388 五、發明說明（12) 線之自由度而可實現半導體裝置之積體化。 實施型態五： 第11圖為本貫施变態五有關之全體以5〇〇表示之具有 多層配線構造之半導體裝置。圖中，與第1圖相同之符號 係表示相同或相當之部位。 半導體裝置500者與半導體裝置3〇〇相同係於S(H電晶 體20之下部設置多層配線1〇、3〇、4〇。且於S(H電晶體2〇 之上部亦設置多層配線5 〇。 藉由使用上述構造係可增加多層配線之自由度，而可 對應於半導體裝置之積體化。 半導體裝置500於藉由實施型態三之製造步驟形成多 層配線10、30、40後如實施型態四一般係於s〇I電晶體2〇 之上部形成多層配線5 〇而加以製作出者。 又，將SOI電晶體2〇之下部以及上部更加地將配線層 予以多層化亦可。又，多層配線之製作係可使用鑲嵌製程 或雙鑲後製程之任一者。 〔發明之效果〕 從以上之說明中可得知藉由使用本發明有關之半導體 裝置之製造方法係可實現微細化之多層配線。 又藉由使用上述之製造方法係可增加配線之自由度 而可製作出高積體化之半導體裝置。 又本發明有關之半導體裝置係可將半導體裝置積體
571388 五、發明說明（13)化及小型化。
2065-5128-PF(N);ahddub.ptd 第17頁 571388 圖式簡單說明 面圖 第1圖為本發明之實施型態一有關之半導體裝置之剖 第2圖（a)〜（f)為本發明之實施塑態一有關之半導體裝 置之製造步驟。 第3圖（g)〜（j)為本發明之實施型態一有關之半導體裝 置之製造步驟。 面圖 第4圖為本發明之實施型態二有關之半導體裝置之剖 圖（a)〜（e)為本發明之實施型態二有關之半導體裝 置之製造步驟。 面圖 第6圖為本發明之實施型態三有關之半導體裝置之剖 圖（a)〜（e)為本發明之實施型態三有關之半導體裝 置之製造步驟。 ^8圖（f)〜（h)為本發明之施型態三有之 置之製造步驟。 丁守版衣 面圖 第9圖為本f t + &明之貫施型態四有關之半導體裝置 之剖 &㈤第1^圖（a)〜（C)為本發明之實施型態四有關之半導體 裝置之製造步驟。 面圖 第11圖為本發明之實施型態五有關之半導體裝置之剖 〇 泰 第1 2圖為習知之半導體裝置之剖面圖。 第13圖為習知之半導體裝置之製造中之剖面圖。
2065-5128-PF(N);ahddub.ptd 第18頁 571388 圖式簡單說明 〔符號說明〕 1〜碎基板； 2〜絕緣層； 3〜層間絕緣層； 4〜保護膜； 1 0〜多層配線； 11〜配線層； 1 2〜接觸接點； 1 3〜接觸孔； 20〜SOI電晶體； 2 1〜源極； 2 2〜〉及極， 23〜通道層； 2 4〜閘電極， 2 5〜側壁； 2 6〜矽基板； 2 8〜配線溝； 3 0〜多層配線； 3 3〜第二層間絕緣層 4 0〜多層配線； 4 3〜第三層間絕緣層 5 0〜多層配線； 5 3〜第四層間絕緣層 100〜半導體裝置； 1 0 1〜矽基板； 1 0 2〜絕緣層； 110〜SOI電晶體； 1 Π〜源極； 11 2〜汲極； 11 4〜閘電極； 11 5〜側壁； 1 2 0〜多層配線； 1 2 1〜接觸接點； 1 2 2〜配線層； 20 0〜半導體裝置； 3 0 0〜半導體裝置； 400〜半導體裝置； 500〜半導體裝置； 600〜半導體裝置。
2065-5128-PF(N);ahddub.ptd 第19頁

Claims (1)

  1. 571388 六、申請專利範圍 &種半導體裝置之製造方法，係具有训1電晶體與 夕層配線之半導體裝置之製造方法，包括： 準f具有表面及背面之矽基板之準備步驟； 形成述矽基板之表面上形成層間絕緣層之層間絕緣層 於七述層間絕緣層中形成多層配線之配線步驟； 於f述層間絕緣層上固定基板之基板固定步驟； 將别述矽基板自背面薄膜化而作為SOI層之SOI層形成 步驟；及 於前述SOI層上形成通道層與位於其背面上之閘電 極，復形成夾持前述通道層而相對向之源極及汲極而作成 SOI電晶體之電晶體形成步驟。 2·如申請專利範圍第1項之半導體裝置之製造方法， 其中前述配線步驟係包括： 於:述層間絕緣層上形成接觸孔及配線溝之步驟； t别述層間絕緣層上沈積填埋前述接觸孔與前述配線 溝之導電性材料的步驟；及 二自前述層間絕緣層之上表面研磨前述導電性材料層而 1述接觸孔及前述配線溝中殘留前述導電性材料層而作 為多層配線的步驟。 3·如申請專利範圍第1項之半導體裝置之製造方法， 其中前述配線·步驟包括： 接觸接點形成步驟a)，包括：於前述層間絕緣層形成 接觸孔之步驟；沈積填埋前述接觸孔之導電性材料層之步
    2065-5128-PF(N);ahddub.ptd 第20頁 571388 六、申請專利範圍
    面研磨前述導電性材才斗 電性材料層而形成接觸接 驟；及自前述層間絕緣層之上表 層’於前述接觸孔中殘留前述導 點之步驟 及 配線層形成步驟b )，包括： 配線層之步驟；及於前述配線層 步驟。 曰 於前述層間絕緣層上形成 上沈積第二層間絕緣層之 如申請專利範圍第1項之半導體裝置 其中前述配線步驟包括： 接觸接點形成步驟a)，包紅· 成接縮π + i 匕括·於前述層間絕緣層上9 成接觸孔之步驟；沈積以填埋 睹而 的步驟，及自前述層間絕緣層之何竹^ 枓層而於前述接觸孔中殘留前 :电性^ 接觸接點之步驟；及 别述導電性材料層而形； 配線層形成步驟b)，包括·认义_ η-μ n 栝·於刖述層間絕緣層上沈5 币一層間絕緣層之步驟·於箭 後瀵之+驄·认乂 X 於則述弟二層間絕緣層上形成丨 綠屏之步驟，於前述第二屏 人 ^ 9 、、緣層上沈積以填埋前述ί 跟薄之第一導電性材料屏· ^ 声之上#而讲淼义、+、什曰驟，及自前述第二層間絕彳 ^留前^第-逡^ 乂第二導電性材料層而於前述配線溝 電！材料層以作為配線層之步驟。 其中前述so/Wt步圍驟？導體裝置^ 於前、f切A π Λ、 驟匕括於將前述石夕基板薄膜化後， 的步驟。 離溝而形成電分離之複數之SOI層 6 ·如申清專利範園笛ί j 圍第1項之+導體裝置之製造方法， 心农逭万法
    2065-5128-PF(N);ahddub.ptd 第21頁
    571388 六、申請專利範圍 其中於前述基板固定步驟之前，將由前述層間絕緣層形成 步驟與上述配線步驟之組群所構成之步驟實行複數次。 7.如申請專利範圍第1項之半導體裝置之製造方法， 其中前述電晶體形成步驟之後復包括： 於前述SO I電晶體之前述閘電極側沈積以層間絕緣層 之步驟；及 於前述層間絕緣層中形成接續於前述SOI電晶體之多 層配線的步驟。
    2065-5128-PF(N);ahddub.ptd 第22頁
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI288443B (en) 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
FR2848724B1 (fr) * 2002-12-13 2005-04-15 St Microelectronics Sa Connexions enterrees dans un substrat de circuit integre
JP4736371B2 (ja) * 2004-07-30 2011-07-27 セイコーエプソン株式会社 電気光学装置、及び投射型表示装置
FR2894069B1 (fr) * 2005-11-28 2008-02-22 St Microelectronics Crolles 2 Fabrication de transistors mos
KR101594335B1 (ko) 2007-12-03 2016-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2013042696A1 (en) * 2011-09-23 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5806905B2 (ja) * 2011-09-30 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
US11862602B2 (en) * 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3251778B2 (ja) * 1993-09-27 2002-01-28 三菱電機株式会社 半導体記憶装置およびその製造方法
CA2233096C (en) * 1997-03-26 2003-01-07 Canon Kabushiki Kaisha Substrate and production method thereof
JP3322651B2 (ja) 1998-05-29 2002-09-09 三洋電機株式会社 半導体装置の製造方法
KR100513813B1 (ko) * 1998-12-24 2005-12-08 주식회사 하이닉스반도체 몸체 접촉 이중막 실리콘 반도체 소자 제조방법
JP2000243967A (ja) * 1999-02-22 2000-09-08 Sony Corp 半導体装置の製造方法
JP2001053151A (ja) 1999-08-17 2001-02-23 Hitachi Ltd 半導体集積回路装置およびその製造方法

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