KR100243936B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
게이트 전극과 그 상층의 배선층 사이의 저항을 감소시키고, 소자를 미세화할 수 있는 고속의 고집적 반도체 장치 및 그 제조 방법을 제공한다.
반도체 기판(1)상의 게이트 전극(4)과, 반도체 기판(1)의 표면 영역에 형성되어 있는 확산층(5)과, 이 확산층(5)에 접속하도록 반도체 기판(1)상에 형성되어 있는 매립 전극(12)과, 게이트 전극(4) 사이의 공간 부분 및 게이트 전극(4)과 매립 전극(12) 사이의 공간 부분에 매립된 층간 절연막(6)과, 게이트 전극(4) 또는 매립 전극(12)에 접속하도록 형성되어 있는 배선층(11a,11b)을 구비하고, 게이트 전극(4)의 표면 높이와 매립 전극(12)의 표면 높이와 층간 절연막(6)의 표면 높이가 동일하고, 게이트 전극(4) 표면과 매립 전극(12) 표면과 층간 절연막(6) 표면이 연속된 단일 평면을 형성하며, 배선층(11a,11b)은 이 단일 평면상에 형성되어 게이트 전극(4)의 표면과 매립 전극(12)의 표면에 직접 접속되어 있다.
Description
본 발명은 예컨대, 고속 트랜지스터 또는 초고속 메모리등에 사용되는 게이트 지연이 감소된 반도체 장치 및 그 제조 방법에 관한 것이다.
종래에는, 예컨대 MOS트랜지스터등의 게이트 전극과 그 상층의 배선층은 게이트 전극상의 층간 절연막에 개구된 접속구멍을 통하여 접속되어 있다.
또한, 상기와 같은 구조는 반도체 기판상에 형성되어 있는 게이트 전극상에 층간 절연막을 형성하고, 이 층간 절연막에 접속구멍을 개구한 후에, 예컨대 배선층을 퇴적함으로써 형성된다.
그러나, 근래의 반도체 장치의 고집적화와 반도체 소자의 미세화에 따라, 접속구멍의 면적은 축소되는 경향이 있다. 또한, 반도체 소자의 고집적화에 따라 배선층의 다층화가 진행되고, 이 다층의 배선층에 의한 단차를 평탄화하기 위해 층간 절연막의 두께가 점점 두꺼워지는 경향이 있다. 이 때문에, 접속구멍의 깊이가 깊어지고, 배선층을 구성하는 도전성 재료를 면적이 작고 깊이가 깊은 접속구멍에 충분히 퇴적하는 것이 매우 곤란하게 된다.
이에 대하여, 피복율이 양호하고 저항이 낮은 도전성의 전극 재료를 접속구멍에 매립하고, 이 도전성의 도전 재료를 통하여 게이트 전극과 배선층을 접속시키는 방법이 시도되고 있다.
그러나, 본 발명에 의한 방법에서는 매립 전극의 저항과, 이 매립 전극과 게이트 전극 사이의 접속 저항과, 매립 전극과 배선층 사이의 접속 저항이 게이트 전극의 저항으로서 가해지기 때문에, 예컨대 트랜지스터의 구동 속도에 영향을 미처서 트랜지스터의 고속 동작을 방해할 가능성이 있다.
또한, 상기와 같은 게이트 전극에 가해지는 저항은, 예컨대 불휘발성 반도체 기억 장치등의 리드선 지연을 대폭으로 증대시킬 가능성이 있다. 이 때문에, 예컨대 워드선 디코더등의 워드선을 제어하는 회로에 접속되어 있는 1개의 워드선에 접속될 수 있는 메모리 셀의 수가 제한될 우려가 생긴다.
또한, 상기와 같이 게이트 전극에 대한 접속구멍을 패턴화 기술을 이용하여 개구할 경우에는, 게이트 전극과 접속구멍 사이에 패턴화의 맞춤 여유를 설치할 필요가 있으며, 소자를 미세화하는 것이 곤란하다.
이와 같이, 종래의 반도체 장치 및 그 제조 방법에서는, 게이트 전극과 그 상층의 배선층과의 사이의 저항을 감소시키고, 소자를 미세화하는 것이 곤란하였다.
본 발명의 목적은 게이트 전극과 그 상층의 배선층 사이의 저항을 감소시키고, 소자를 미세화할 수 있는 고속의 고집적 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하여 목적을 달성하기 위해서, 본 발명에 의한 반도체 장치는, 반도체 기판상에 형성되어 있는 게이트 전극과, 상기 반도체 기판의 표면 영역에 형성되어 있는 확산층과, 이 확산층에 접속하도록 상기 반도체 기판상에 형성되어 있는 매립 전극과, 상기 게이트 전극 사이의 공간 부분 및 상기 게이트 전극과 상기 매립 전극 사이의 공간 부분에 매립된 층간 절연막과, 상기 게이트 전극 또는 상기 매립 전극에 접속하도록 형성되어 있는 배선층을 구비하는 반도체 장치에 있어서, 상기 게이트 전극의 표면 높이와 상기 매립 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하고 있으며, 상기 배선층은 이 단일 평면상에 형성되어 상기 게이트 전극의 표면과 상기 매립 전극의 표면에 직접 접속되어 있는 것을 특징으로 한다.
또한, 본 발명에 의한 반도체 장치는 반도체 기판상에 형성되어 있는 제 1 게이트 전극과, 이 제 1 게이트 전극상에 절연막을 통하여 형성되어 있는 제 2 게이트 전극과, 상기 제 2 게이트 전극에 접속하도록 형성되어 있는 배선층을 구비하는 반도체 장치에 있어서, 상기 제 1 게이트 전극과 제 2 게이트 전극은 동일하게 패턴화되어 있으며, 상기 반도체 장치는 상기 반도체 기판의 표면 영역에 형성되어 있는 확산층과, 이 확산층에 접속하도록 형성되어 있는 매립 전극과, 상기 제 1 및 제 2 게이트 전극 사이의 공간 부분에 매립된 층간 절연막을 구비하고, 상기 제 2 게이트 전극의 표면 높이와 상기 매립 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 제 2 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하고 있으며, 상기 배선층은 이 단일 평면상에 형성되어 상기 제 2 게이트 전극과 상기 매립 전극의 표면에 직접 접속되어 있는 것을 특징으로 한다.
또한, 본 발명에 의한 반도체층의 제조 방법에서는, 반도체 기판상에 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 표면 영역에 확산층을 형성하는 공정과, 상기 게이트 전극상 및 상기 반도체 기판상에 층간 절연막을 형성하는 공정과, 이 층간 절연막을 상기 게이트 전극의 표면이 노출될 때까지 제거하여 상기 게이트 전극 사이의 공간 부분에 상기 층간 절연막을 매립하는 공정과, 매립된 상기 층간 절연막의 일부 영역을 상기 확산층이 노출될 때까지 제거하여 접속구멍을 형성하는 공정과, 상기 접속구멍의 내부 및 상기 게이트 전극상 및 상기 층간 절연막상에 도전막을 형성하는 공정과, 상기 게이트 전극상 및 상기 층간 절연막상의 상기 도전막을 제거하여 상기 접속구멍의 내부에 상기 도전막을 잔존시켜서 상기 확산층에 접속하도록 매립 전극을 형성하며 이 매립 전극의 표면 높이와 상기 게이트 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하도록 상기 도전막을 상기 게이트 전극이 노출될 때까지 연마하는 공정과, 노출된 상기 게이트 전극과 상기 매립 전극에 접속하도록 상기 단일 평면상에 배선층을 형성하는 공정을 구비하는 것을 특징으로 한다.
또, 본 발명에 의한 반도체층의 제조 방법에서는, 반도체 기판상에 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 표면 영역에 확산층을 형성하는 공정과, 상기 게이트 전극상 및 상기 반도체 기판상에 층간 절연막을 형성하는 공정과, 이 층간 절연막의 일부 영역을 상기 확산층이 노출될 때까지 제거하여 접속구멍을 형성하는 공정과, 상기 접속구멍의 내부 및 상기 층간 절연막상에 도전막을 형성하는 공정과, 상기 게이트 전극상의 상기 도전막과 상기 층간 절연막을 제거하여 상기 도전막을 상기 접속구멍의 내부에 잔존시켜서 상기 확산층에 접속하도록 매립 전극을 형성하며 이 매립 전극의 표면 높이와 상기 게이트 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하도록 상기 도전막과 상기 층간 절연막을 상기 게이트 전극이 노출될 때까지 연마하는 공정과, 노출된 상기 게이트 전극과 상기 매립 전극에 접속하도록 상기 단일 평면상에 배선층을 형성하는 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명에 의한 반도체층의 제조 방법에서는, 반도체 기판상에 절연막이 적층되어 있는 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 표면 영역에 확산층을 형성하는 공정과, 상기 게이트 전극상 및 상기 반도체 기판상에 층간 절연막을 형성하는 공정과, 이 층간 절연막을 상기 확산층이 노출될 때까지 이방성 에칭 기술에 의해 에칭하여 접속구멍을 형성하는 공정과, 상기 접속구멍의 내부 및 상기 게이트 전극상의 절연막상에 도전막을 형성하는 공정과, 상기 게이트 전극상의 상기 도전막과 상기 층간 절연막을 제거하여 상기 도전막을 상기 접속구멍의 내부에 잔존시켜서 상기 확산층에 접속하도록 매립 전극을 형성하고 이 매립 전극의 표면 높이와 상기 게이트 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하도록 상기 도전막과 상기 층간 절연막을 상기 게이트 전극이 노출될 때까지 연마하는 공정과, 노출된 상기 게이트 전극과 상기 매립 전극에 접속하도록 상기 단일 평면상에 배선층을 형성하는 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명에 의한 반도체층의 제조 방법에서는, 반도체 기판상에 제 1 도전막을 형성하는 공정과, 이 제 1 도전막상에 절연막을 통하여 제 2 도전막을 형성하는 공정과, 상기 제 2 도전막과 상기 절연막과 상기 제 1 도전막을 에칭 가공하여 상기 반도체 기판상의 부유 게이트와 이 부유 게이트 전극상의 제어 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 표면 영역에 확산층을 형성하는 공정과, 상기 제어 게이트 전극상 및 상기 반도체 기판상에 층간 절연막을 형성하는 공정과, 이 층간 절연막을 상기 제어 게이트 전극의 표면이 노출될 때까지 제거하여 상기 제어 게이트 전극 및 상기 부유 게이트 전극 사이의 공간 부분에 상기 층간 절연막을 매립하는 공정과, 매립된 상기 층간 절연막의 일부 영역을 상기 확산층이 노출될 때까지 제거하여 접속구멍을 형성하는 공정과, 상기 접속구멍의 내부 및 상기 제어 게이트 전극상 및 상기 층간 절연막상에 제 3 도전막을 형성하는 공정과, 상기 제어 게이트 전극상 및 상기 층간 절연막상의 상기 제 3 도전막을 제거하여 상기 접속구멍의 내부에 상기 제 3 도전막을 잔존시켜서 상기 확산층에 접속하도록 매립 전극을 형성하여 이 매립 전극의 표면 높이와 상기 제어 게이트 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 제어 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하도록 상기 제 3 도전막을 상기 제어 게이트 전극이 노출될 때까지 연마하는 공정과, 노출된 상기 제어 게이트 전극과 상기 매립 전극에 접속하도록 상기 단일 평면상에 배선층을 형성하는 공정을 구비하는 것을 특징으로 한다.
또, 본 발명에 의한 반도체층의 제조 방법에서는, 반도체 기판상에 제 1 도전막을 형성하는 공정과, 이 제 1 도전막상에 절연막을 통하여 제 2 도전막을 형성하는 공정과, 상기 제 2 도전막과 상기 절연막과 상기 제 1 도전막을 에칭 가공하여 상기 반도체 기판상의 부유 게이트 전극과 이 부유 게이트 전극상의 제어 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 표면 영역에 확산층을 형성하는 공정과, 상기 제어 게이트 전극상 및 상기 반도체 기판상에 층간 절연막을 형성하는 공정과, 이 층간 절연막의 일부 영역을 상기 확산층이 노출될 때까지 제거하여 접속구멍을 형성하는 공정과, 상기 접속구멍의 내부 및 상기 층간 절연막상에 제 3 도전막을 형성하는 공정과, 상기 제어 게이트 전극상의 상기 층간 절연막 및 상기 제 3 도전막을 제거하여 상기 접속구멍의 내부에 상기 제 3 도전막을 잔존시켜서 상기 확산층에 접속하도록 매립 전극을 형성하며 이 매립 전극의 표면 높이와 상기 제어 게이트 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 제어 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하도록 상기 제 3 도전막과 상기 층간 절연막을 상기 제어 게이트 전극이 노출될 때까지 연마하는 공정과, 노출된 상기 제어 게이트 전극과 상기 매립 전극에 접속하도록 상기 단일 평면상에 배선층을 형성하는 공정을 구비하는 것을 특징으로 한다.
또, 본 발명에 의한 반도체 장치의 제조 방법에서는, 반도체 기판상에 제 1 도전막을 형성하는 공정과, 이 제 1 도전막상에 제 1 절연막을 통하여 제 2 도전막을 형성하는 공정과, 상기 제 2 도전막상에 제 2 절연막을 형성하는 공정과, 제 2 절연막과 상기 제 2 도전막과 상기 제 1 절연막과 상기 제 1 도전막을 에칭 가공하여 상기 반도체 기판상의 부유 게이트 전극과 이 부유 게이트 전극상의 제어 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 표면 영역에 확산층을 형성하는 공정과, 상기 제 2 절연막상 및 상기 반도체 기판상에 층간 절연막을 형성하는 공정과, 이 층간 절연막을 상기 확산층이 노출될 때까지 이방성 에칭 기술에 의해 에칭하여 접속구멍을 형성하는 공정과, 상기 접속구멍의 내부 및 상기 제 3 절연막상에 제 3 도전막을 형성하는 공정과, 상기 제어 게이트 전극상의 상기 층간 절연막 및 상기 제 3 도전막을 제거하여 상기 접속구멍의 내부에 상기 제 3 도전막을 잔존시켜서 상기 확산층에 접속하도록 매립 전극을 형성하여 이 매립 전극의 표면 높이와 상기 제어 게이트 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 제어 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하도록 상기 제 3 도전막과 상기 층간 절연막을 상기 제어 게이트 전극이 노출될 때까지 연마하는 공정과, 노출된 상기 제어 게이트 전극과 상기 매립 전극에 접속하도록 상기 단일 평면상에 배선층을 형성하는 공정을 구비하는 것을 특징으로 한다.
이와 같이, 본 발명의 반도체 장치는, 게이트 전극의 표면 높이와 확산층에 접속하도록 형성되어 있는 매립 전극의 표면 높이와 층간 절연막의 표면 높이가 동일하고, 게이트 전극 표면과 매립 전극 표면과 층간 절연막 표면이 연속된 단일 평면을 형성하고 있으며, 또 배선층은 이 단일 평면상에 형성되어 있기 때문에, 큰 단차가 있는 경우에 비하여 이 평면상에 형성되는 배선층의 패턴화 또는 에칭등을 간단히 행할 수 있다.
또한, 배선층이 게이트 전극의 표면과 매립 전극의 표면에 직접 접속되어 있기 때문에, 접속구멍을 통하여 접속되어 있는 경우에 비하여, 접속 저항을 감소시킬 수 있다. 특히, 종래는 미세한 접속구멍에 배선 재료를 충분히 매립하는 것이 곤란하다는 문제가 있었지만, 본 발명의 반도체 장치에서는 게이트 전극의 표면 높이와 매립 전극의 표면 높이와 층간 절연막의 표면 높이가 동일하고, 이 표면상에 직접 배선층을 형성하기 때문에, 미세한 반도체 장치에 있어서도 게이트 전극과 배선층 사이의 접촉 면적을 확보할 수 있음으로써 접속 저항을 충분히 감소시킬 수 있다.
또한, 접속구멍을 필요로 하지 않기 때문에, 게이트 전극과 접속구멍과의 사이의 패턴화의 맞춤 여유를 확보할 필요가 없으므로 반도체 장치를 미세화할 수 있다.
또한, 본 발명의 반도체 장치에서는, 반도체 기판상에 형성되어 있는 제 1 게이트 전극과 제 2 게이트 전극이 동일하게 패턴화되어 있으며, 이 제 1 및 제 2 게이트 전극의 사이의 공간 부분에 층간 절연막이 매립되도록 형성되어 있으며, 매립 전극의 표면 높이와 제 2 게이트 전극의 표면 높이와 층간 절연막의 표면 높이가 동일하고, 게이트 전극 표면과 매립 전극 표면과 층간 절연막 표면이 연속된 단일 평면을 형성하고 있으며, 또, 배선층은 이 단일 평면상에 형성되어 있기 때문에, 제 2 게이트 전극 및 매립 전극에 각각 적접 접속되는 배선층을 용이하게 형성할 수 있다.
종래는 이와 같이 게이트 전극이 2층 구조인 경우에는 게이트 전극에 의해 단차가 커지기 때문에, 그 상층에 형성되는 배선층의 가공이 곤란하다는 문제가 있었지만, 본 발명의 반도체 장치에서는, 배선층이 평면상에 형성되어 있기 때문에 배선층의 패턴화와 에칭이 용이하게 된다. 이 때문에, 미세한 배선층을 가공하는 것이 가능해지고, 반도체 장치를 고집적화하는 것이 가능해진다.
특히, 제 2 게이트 전극의 표면과, 게이트 전극에 인접하는 확산층에 접속되는 매립 전극의 표면과, 이 매립 전극과 제 2 게이트 전극 사이의 층간 절연막의 표면이 단일 평면을 구성하기 때문에, 제 2 게이트 전극에 접속되는 베선층과, 제 2 게이트 전극에 인접하는 확산층에 매립 전극을 통하여 접속되어 있는 배선층과의 사이의 패턴화 및 에칭이 용이하게 되며, 이들 배선층 사이의 거리를 감소시킬 수 있으며, 반도체 장치를 미세화하는 것이 가능해진다.
또한, 배선층이 제 2 게이트 전극의 표면에 직접 접속되어 있기 때문에, 배선층과 제 2 게이트 전극 사이의 접촉 면적을 확보할 수 있으며, 접속 저항을 감소시킬 수 있다.
또한, 접속구멍을 필요로 하지 않기 때문에 접속구멍과 제 2 게이트 전극 사이의 패턴화의 맞춤 여유를 필요로 하지 않음으로써, 반도체 장치를 미세화할 수 있다.
또한, 일반적으로, 배선층의 저항은 게이트 전극 재료의 저항에 비하여 감소시킬 수 있다. 이 때문에, 제 1 및 제 2 게이트 전극이 동일하게 패턴화되어 있으며, 제 2 게이트 전극이 그 표면상에 형성된 배선층에 의해 접속되어 있는 본 발명의 반도체 장치에서는 제 1 게이트 전극만이 패턴화되고, 제 2 게이트 전극을 배선층으로서 사용하는 종래의 반도체 장치에 비하여 상기 저항을 감소시키는 것이 가능해진다. 이 때문에 배선 길이를 길게 하는 것이 가능해지고, 반도체 장치를 고집적화할 수 있다.
또한, 이미 가공된 제 1 게이트 전극에 의한 단차가 존재하는 상태에서 제 2 게이트 전극을 가공하는 종래의 반도체 장치에 비하여, 제 1 게이트 전극과 제 2 게이트 전극을 동시에 패턴화할 수 있기 때문에 용이하게 가공하는 것이 가능하고, 미세한 반도체 장치를 형성할 수 있다.
또, 본 발명의 반도체 장치의 제조 방법에서는, 게이트 전극 사이의 공간 부분에 층간 절연막을 매립한 후에, 접속구멍을 형성하고, 접속구멍의 내부 및 게이트 전극상 및 층간 절연막상에 도전막을 형성하며, 이 도전막을 연마하여 접속구멍의 내부에 매립 전극을 형성하여, 게이트 전극과 상기 매립 전극에 접속하도록 배선층을 형성하지만, 이 연마 공정에 있어서, 매립 전극의 표면 높이와 게이트 전극의 표면 높이와 층간 절연막의 표면 높이가 동일하게 되어 게이트 전극 표면과 매립 전극 표면과 층간 절연막 표면이 연속된 단일 평면을 형성하도록 도전막을 게이트 전극이 노출될 때까지 연마하고, 또한 배선층을 이 단일 평면상에 형성함으로써 전술한 바와 같은 구조의 본 발명에 의한 반도체 장치를 제조할 수 있다. 이 때문에, 전술한 바와 같이, 게이트 전극과 배선층과의 사이의 접속 저항이 낮은, 미세한 반도체 장치를 제조할 수 있다.
또, 본 발명의 반도체 장치의 제조 방법에서는, 게이트 전극을 피복하도록 층간 절연막을 형성한 후, 게이트 전극 사이의 공간 부분에 층간 절연막을 매립 공정을 행하지 않고 접속구멍을 형성하고, 이 접속구멍의 내부 및 층간 절연막상에 도전막을 형성하며, 도전막과 층간 절연막을 게이트 전극이 노출될 때까지 연마하여 접속구멍의 내부에 도전막을 매립함으로써 매립 전극을 형성하고, 또 노출된 게이트 전극상과 매립 전극상에 배선층을 형성하기 때문에, 게이트 전극 사이의 공간 부분에 층간 절연막을 매립하는 공정과 매립 전극을 형성하는 공정을 동시에 행할 수 있다. 이 때문에, 상기의 방법에 비하여 공정을 간략화할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기의 제조 방법의 접속구멍을 형성하는 공정에 있어서, 게이트 전극을 피복하도록 층간 절연막을 형성한 후에, 이 층간 절연막을 이방성 에칭 기술에 의해 에칭하여 접속구멍을 형성하기 때문에, 접속구멍을 게이트 전극에 대하여 자기 정합적으로 형성할 수 있다. 이 때문에, 게이트 전극과 접속구멍과의 사이의 거리를 단축할 수 있기 때문에, 반도체 장치를 미세화하는 것이 가능하다. 또한, 여기서 미리 게이트 전극상에 절연막을 적층해 둠으로써, 매립 전극을 형성하기 위해 도전막과 게이트 도전막상의 절연막을 게이트 전극이 노출될 때까지 연마했을 때에, 매립 전극과 게이트 전극을 분리할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 반도체 장치상의 부유 게이트 전극과 이 부유 게이트 전극상의 제어 게이트 전극을 형성한 후에, 제어 게이트 전극의 표면을 노출시키도록 제어 게이트 전극과 부유 게이트 전극 사이의 공간 부분에 층간 절연막을 매립하여 접속구멍을 형성하고, 도전막을 형성하여 제어 게이트 전극을 노출시키도록 도전막을 연마하여 접속구멍의 내부에 매립 전극을 형성하며, 노출된 제어 게이트 전극상과 매립 전극상에 배선층을 형성하지만, 이 연마 공정에 있어서 매립 전극의 표면 높이와 제어 게이트 전극의 표면 높이와 층간 절연막의 표면 높이가 동일하게 제어 게이트 전극 표면과 매립 전극 표면과 층간 절연막 표면이 연속된 단일 평면을 형성하도록 도전막을 연마하고, 이 단일 평면상에 배선층을 형성하기 때문에, 전술한 바와 같이 배선층의 패턴화 및 에칭이 대폭으로 용이해지고, 미세한 배선층을 형성하는 것이 가능해지기 때문에, 반도체 장치의 고집적화를 도모할 수 있다.
또한, 층간 절연막을 게이트 전극이 노출될 때까지 연마하고, 노출된 게이트 전극상에 배선층을 형성하기 때문에, 제어 게이트 전극의 표면에 직접 접속하도록 배선층을 형성할 수 있다. 이 때문에, 제어 게이트 전극과 배선층 사이의 접속 저항을 감소시킬 수 있다. 또한, 게이트 전극의 거의 전표면에 접촉하도록 배선층을 형성하는 것이 가능하기 때문에, 게이트 전극과 배선층과의 사이의 접촉 면적을 확보하여 접속 저항을 감소시킬 수 있다.
또한, 접속구멍을 형성하지 않기 때문에, 게이트 전극과 접속구멍과의 사이의 패턴화의 맞춤 여유를 필요로 하지 않음으로써, 미세한 반도체 장치를 형성할 수 있다.
또한, 부유 게이트 전극과 제어 게이트 전극을 동시에 패턴화하여 에칭하기 때문에, 부유 게이트 전극만을 에칭한 후에 에칭된 부유 게이트 전극에 의한 단차가 존재하는 상태에서 제어 게이트 전극을 에칭하는 종래의 제조 방법에 비하여, 특히 제어 게이트 전극의 가공이 용이해지고, 보다 미세한 반도체 장치를 형성할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 반도체 기판상의 부유 게이트 전극과 이 부유 게이트 전극상의 제어 게이트 전극을 형성한 후에, 제어 게이트 전극을 피복하도록 층간 절연막을 형성하고, 층간 절연막을 게이트 전극 사이의 공간에 매립하는 공정을 행하지 않고 접속구멍을 형성하며, 이 접속구멍의 내부 및 층간 절연막상에 도전막을 형성하여, 도전막과 층간 절연막을 제어 게이트 전극이 노출될 때까지 연마하여 접속구멍의 내부의 도전막에 의해 매립하는 전극을 형성하며, 또 노출된 제어 게이트 전극상과 매립 전극상에 배선층을 형성하기 때문에, 제어 게이트 전극의 사이의 공간 부분에 층간 절연막을 매립하는 공정과 매립 전극을 형성하는 공정을 동시에 행할 수 있다. 이 때문에, 상기의 방법에 비하여 공정을 간략화할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 반도체 기판상의 부유 게이트 전극과 이 부유 게이트 전극상의 제어 게이트 전극을 형성하고, 이 제어 게이트 전극상에 층간 절연막을 형성한 후에, 이 층간 절연막을 이방성 에칭 기술에 의해 에칭하여 접속구멍을 형성하기 때문에, 접속구멍을 제어 게이트 전극 및 부유 게이트 전극에 대하여 자기 정합적으로 형성할 수 있다. 이 때문에, 제어 게이트 전극 또는 부유 게이트 전극과 접속구멍과의 사이의 거리를 단축할 수 있기 때문에, 반도체 장치를 미세화하는 것이 가능하다. 또한, 여기서 미리 제어 게이트 전극상에 절연막을 적층해 둠으로써, 매립 전극을 형성하기 위해서 도전막과 제어 게이트 전극상의 절연막을 제어 게이트 전극이 노출될 때까지 연마했을 때에, 매립 전극과 제어 게이트 전극을 분리할 수 있다.
도 1은 본 발명의 제 1 실시 형태에 의한 반도체 장치의 구조를 나타내는 단면도.
도 2는 본 발명의 제 1 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 제 1 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 제 2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 제 2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 제 3 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 제 3 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 단면도.
도 8은 본 발명의 제 4 실시 형태에 의한 반도체 장치의 구조를 나타내는 상면도.
도 9는 본 발명의 제 4 실시 형태에 의한 반도체 장치의 구조를 나타내는 단면도.
〈도면의주요부분에대한부호의설명〉
1 : 반도체 기판
2 : 소자 분리
3 : 게이트 절연막
4 : 게이트 전극
5 : 확산층
6 : 층간 절연막
7 : 접속구멍
8,10 : 배리어메탈
9 : 도전막
11 : 배선층
12 : 매립 전극
13 : 절연막
이하, 본 발명의 실시 형태에 관해서 도면을 참조하여 설명한다.
도 1은 본 발명의 제 1 실시 형태에 의한 반도체 장치의 구조를 나타내는 단면도이다. 이 도면에 나타낸 바와 같이, 본 실시 형태에 의한 반도체 장치는 예컨대 소자 분리 영역(2)과 확산층(5)이 형성되어 있는 반도체 기판(1)상에, 게이트 절연막(3)을 통하여 형성된 게이트 전극(4)과, 인접하는 게이트 전극(4) 사이의 공간에 게이트 전극(4)과 동일한 높이까지 매립된 층간 절연막(6)과, 확산층(5)에 접속되고 게이트 전극(4)과 동일한 높이까지 매립된 매립 전극(12)과, 게이트 전극(4)과 매립 전극(12)에 각각 직접 접속하도록 형성되어 있는 배선층(11a,11b)에 의해 구성되어 있다. 여기서, 게이트 전극(4)과 매립 전극(12)과 층간 절연막(6)의 표면 높이가 모두 일치하고 있으며, 이 게이트 전극(4)과 매립 전극(12)과 층간 절연막(6)의 표면에 의해 구성되는 평면상에 배선층(11a,11b)이 형성되어 있는 것이 특징이다.
이와 같이, 본 실시 형태에 의한 반도체 장치에서는, 특히, 게이트 전극(4)과 배선층(11a)의 접속에 있어서, 접속구멍을 통하여 접속되어 있었던 종래와 달리, 배선층(11a)이 게이트 전극(4)의 표면에 직접 접속되어 있기 때문에, 예컨대 미세한 접속구멍의 내부에 배선층이 충전되지 않는등의 문제를 방지할 수 있으며, 접속 저항을 감소시킬 수 있다.
또한, 게이트 전극(4)과 매립 전극(12)과 층간 절연막(6)의 표면에 의해 구성되는 평탄한 평면상에 배선층(11a,11b)이 형성되어 있기 때문에, 배선층(11a,11b)을 균일한 두께로 형성할 수 있으며, 배선 저항의 격차를 제어할 수 있다.
또한, 게이트 전극(4)과 매립 전극(12)과 층간 절연막(6)과의 표면에 의해 구성되는 평탄한 평면상에 배선층이 형성되어 있기 때문에, 예컨대, 리소그래피법 또는 에칭법에 있어서의 배선층(11a,11b)의 가공이 용이해지고, 미세하고 신뢰성이 높은 반도체 장치를 구성할 수 있다. 특히, 게이트 전극(4)과 매립 전극(12)에 각각 접속되어 있는 배선층(11a,11b)의 사이는 매우 좁은 폭으로 제거될 필요가 있기 때문에, 도 1에 도시한 바와 같이, 게이트 전극(4)과 매립 전극(12)과 이들의 사이의 층간 절연막(6)의 표면이 평면인 것에 의해 리소그래피법 및 에칭법에 의한 배선층(11a,11b)의 가공이 매우 용이해진다.
또한, 접속구멍을 게이트 전극(4)에 패턴화를 이용하여 형성하는 종래의 방법에 비하여, 배선층(11a)과 게이트 전극(4)과의 접촉 면적을 증가할 수 있기 때문에 접속 저항을 감소시킬 수 있다.
또한, 접속구멍과 게이트 전극(4)과의 패턴화의 맞춤 여유를 필요로 하지 않는 구조이기 때문에, 반도체 장치를 미세화할 수 있다.
다음에, 상기와 같은 구조를 실현하는 방법에 관해서, 도 2 및 도 3을 이용하여 설명한다. 도 2 및 도 3은 본 발명에 의한 반도체 장치의 제조 방법의 제 1 실시 형태이다.
우선, 반도체 기판(1)상에 소자 분리 영역(2)을 형성하고, 예컨대 산화막등의 게이트 절연막(3)을 통하여 게이트 전극(4)을 형성한다. 또한, 반도체 기판(1) 중에 소스 및 드레인 영역(5)을 형성한 후에, 층간 절연막(6)을 형성한다(도 2(a)).
이 후, 예컨대 CMP(화학 기계적 연마)법을 이용하여, 예컨대 게이트 전극(4)의 표면이 노출될 때까지, 층간 절연막(6)을 연마하여 제거한다(도 2(b)).
또, 예컨대 통상의 리소그래피법과 에칭 기술을 이용하여, 확산층(5)의 표면을 노출시키도록 접속구멍(7)을 개구한다(도 2(c)).
다음에, 노출된 접속구멍(7)의 표면 및 층간 절연막(6)상에 예컨대 Ti 및 TiN의 적층막등의 배리어메탈층(8)을 형성하고, 또한 접속구멍(7)의 내부가 매립되도록, 예컨대 W등의 고융접 금속과 같은 도전막(9)을 접속구멍(7)의 내부 및 층간 절연막(6)상에 형성한다(도 3(a)).
또한, 도전막(9) 및 배리어메탈(8)을 예컨대, CMP법을 이용하여 게이트 전극(4)이 노출될 때까지 연마하고, 게이트 전극(4) 및 층간 절연막(6)상의 도전막(9) 및 배리어메탈(8)을 제거하며, 접속구멍(7)의 내부에 도전막(9) 및 배리어메탈(8)을 매립하고, 확산층(5)에 접속된 매립 전극(12)을 형성한다(도 3(b)).
이 후, 이 매립 전극(12)상과 게이트 전극(4)상과 층간 절연막(6)상에, 예컨대 Ti 및 TiN의 적층막등의 배리어메탈층(10)과 예컨대 A1등의 배선층(11)을 형성한다(도 3(c)).
또한, 예컨대 통상의 리소그래피법과 에칭 기술을 이용하여, 배선층(11)과 배리어메탈층(10)을 에칭하여 반도체 장치가 완성된다(도 1).
이와 같이, 본 실시 형태에 의한 반도체 장치의 제조 방법에서는, 예컨대 CMP법 등의 연마 기술을 이용하여 게이트 전극(4)과 매립 전극(12)과의 표면을 노출시키며, 노출된 표면상에 배선층(11)을 형성하는 것이 특징이다.
이와 같이 CMP법을 이용함으로써, 예컨대 레지스트 에칭법등을 이용한 경우에 비하여, 배선층(11)을 형성하기전에, 그 하측 게이트 전극(4)과 매립 전극(12)과 층간 절연막(6)의 표면을 완전히 평탄화할 수 있다. 이 때문에, 층간 절연막(6)에 접속구멍을 개구하고, 이 접속구멍의 내부에 배선층(11)을 직접 형성하는 종래의 방법에서는, 미세한 접속구멍의 내부에 배선층(11)을 형성하는 것이 곤란하고, 접속 저항이 증대한다는 문제가 있었지만, 본 실시 형태에서는 게이트 전극(4)의 표면 및 매립 전극(12)의 표면이 층간 절연막(6)의 표면과 동일 평면을 구성하도록 노출되어 있기 때문에, 배선층(11)을 간단히 형성할 수 있으며, 배선층(11)과 게이트 전극(4) 또는 매립 전극(12)과의 접속 저항을 감소시킬 수 있다.
또한, 통상, 확산층 영역(5)은 게이트 전극(4)에 비하여 면적이 크고, 이 때문에, 확산층 영역(5)에 접속하도록 형성되는 접속구멍(7)은 종래의 게이트 전극(4)에 접속하도록 형성되는 접속구멍에 비하여 큰 면적을 갖도록 형성하는 것이 가능하다. 이 때문에, 접속구멍(7)에 도전막(9)을 매립하는 것은 종래의 게이트 전극에 접속되는 접속구멍에 도전막을 매립하는 것에 비하여 용이하다.
또한, 배선층(11)을 형성할 때에 하지의 단차가 평탄화되어 있기 때문에, 리소그래피 공정에 있어서, 보다 미세한 배선을 형성할 수 있다. 또한, 에칭 공정에 있어서, 에칭 잔류등의 문제를 회피할 수 있으며, 보다 용이하게 가공하는 것이 가능해진다.
또한, 다시 상층의 배선층을 형성할 경우에는, 게이트 전극(4)에 의한 단차가 완전히 평탄화되어 있기 때문에, 상층의 배선층을 보다 용이하게 가공할 수 있다.
또한, CMP법에 의한 연마에 의해, 게이트 전극(4)의 표면상에 미세한 요철이 형성된다. 이 때문에, 게이트 전극(4)의 표면상에 배선층(11)을 접합하여 전류를 흘렸을 때에, 이 요철이 캐리어의 재결합 중심이 되어, 재결합 전류가 다량으로 흐른다. 이것에 의해 게이트 전극(4)과 배선층(11)과의 계면의 오믹접합이 촉진되고, 접속 저항을 감소시킬 수 있다.
또한, CMP법에 의한 연마에서는, 예컨대 레지스트 에칭법에 의한 제거 방법에 비하여, 플라즈마에 의한 손상을 감소시킬 수 있으며, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
또, 예컨대 메모리등의 반도체 장치에서는, 메모리 셀에 의해 구성되어 있는 코어 영역과 메모리 셀을 구동하는 주변 회로에 의해 구성되어 있는 주변 회로 영역에 있어서, 게이트 전극(4) 사이의 공간 부분의 폭이 크게 다르다. 즉, 코어 영역은 게이트 전극(4) 사이의 간격이 좁고, 주변 회로 영역은 게이트 전극(4)의 간격이 크다. 이 때문에, 층간 절연막(6)을 퇴적했을 때에, 코어 영역에서는 게이트 전극(4) 사이의 공간에 층간 절연막(6)이 두껍게 형성되고, 주변 회로 영역에서는 층간 절연막(6)이 깊게 형성된다. 이와 같은 상태에서, 게이트 전극(4)의 표면이 노출될 때까지 층간 절연막(6)을 제거할 경우, 코어 영역과 주변 회로 영역에 있어서 필요로 되는 에칭량이 다르다. 여기서, 예컨대 레지스트 에칭법을 이용하여 에칭을 행할 경우에는 어느 영역에 있어서도 동일량만 에칭되기 때문에, 코어 영역과 주변 회로 영역모두 게이트 전극(4)과 층간 절연막(6)과의 표면이 동일 평면이 되도록 에칭하는 것은 매우 곤란하다. 이것에 대하여, 본 실시 형태와 같이, CMP법을 이용한 경우에는 어느 영역에 있어서도 표면의 높이가 동일하게 되도록 연마되기 때문에, 메모리와 같이, 게이트 전극(4)의 패턴 밀도가 다른 영역이 존재할 경우에도 동일하게 게이트 전극(4)의 표면을 노출시켜 층간 절연막을 평탄화할 수 있다.
또한, CMP법에서는 예컨대 레지스트 에치 백과 같이 레지스트등의 에칭 재료를 형성할 필요가 없기 때문에, 처리량을 향상시킬 수 있다.
다음에, 도 1에 도시한 바와 같은 반도체 장치를 실현하는 제조 방법의 제 2 실시 형태에 관해서 도 4 및 도 5를 이용하여 설명한다.
우선, 전술의 제 1 실시 형태와 동일하게 하여, 반도체 기판(1)상에 형성된 게이트 전극(4)상에 층간 절연막(6)을 형성한다. 도 4(a)는 도2(a)와 동일한 상태를 나타내고 있다.
다음에, 이 층간 절연막(6)을 CMP에 의해 평탄화한 전술의 제 1 실시 형태와는 달리, 층간 절연막(6)을 평탄화하지 않고, 예컨대 통상의 리소그래피법과 에칭법에 의해, 반도체 기판(1)을 노출시키도록 접속구멍(7)을 형성한다(도 4(b)).
이 후, 전술의 제 1 실시 형태와 동일하게 하여 노출된 접속구멍(7)의 표면 및 층간 절연막(6)상에 예컨대 Ti 및 TiN의 적층막등의 배리어메탈층(8)을 형성하고, 또한, 접속구멍(7)의 내부가 매립되도록, 예컨대 W등의 고융점 금속등의 도전막(9)을 접속구멍(7)의 내부 및 층간 절연막(6)상에 형성한다(도 5(a)).
또, 도전막(9)과 배리어메탈(8)과 층간 절연막(6)을, 에컨대 CMP법을 이용하여 게이트 전극(4)이 노출될 때까지 연마한다. 이와 같이 하여, 게이트 전극(4)상의 도전막(9)과 배리어메탈(8)과 층간 절연막(6)을 제거하고, 접속구멍(7)의 내부에 도전막(9) 및 배리어메탈(8)을 매립하며, 확산층(5)에 접속된 매립 전극(12)을 형성한다(도 5(b)). 이 도 5(b)는 전술의 제 1 실시 형태에 있어서의 도 3(b)와 동일한 상태를 나타내고 있다.
이 후에는, 전술의 제 1 실시 형태와 동일하게 하여, 매립 전극(12)과 게이트 전극(4)에 접속된다. 예컨대 Ti 및 TiN의 적층막등의 배리어메탈층(10)과 예컨대 A1등의 배선층(11a,11b)을 형성하여 도 1에 나타내는 반도체 장치가 완성된다.
이와 같이, 본 실시 형태에서는 층간 절연막(6)의 평탄화를 행하지 않고 접속구멍(7)을 개구하며, 이 접속구멍(7)으로 도전막(9)을 매립하기 위한 에칭과 동시에 적층 절연막(6)의 에칭을 행하는 것이 전술의 제 1 실시 형태와 다르다. 또한, 이 에칭이 CMP법에 의해 행해지는 것이 특징이다.
이 때문에, 전술의 제 1 실시 형태에 의한 효과에 덧붙여서, 다시 이하와 같은 효과를 갖는다. 즉, 전술의 제 1 실시 형태에서는, 층간 절연막(6)의 평탄화를 위한 에칭과 매립 전극(12)을 형성하기 위한 에칭과의 2회의 에칭을 행할 필요가 있었지만, 본 실시 형태에서는 이들 에칭을 동시에 행함으로써, 에칭을 1회로 감소시킬 수 있다. 이와 같이 제조 공정을 간략화하고, 제조에 요하는 시간을 단축하여 제조 비용을 감소시킬 수 있다.
또한, 일반적으로, CMP법을 이용한 에칭에서는, 에칭 속도가 피에칭 재료에 영향을 받지 않도록, 에칭 조건을 설정하는 것이 용이하게 가능하다. 이 때문에, CMP법을 이용함으로써, 본 실시 형태와 같이, 도전막(9)의 에칭과 층간 절연막(6)의 에칭을 동시에 행하는 것이, 예컨대 레지스트 에칭등을 이용할 경우에 비하여 용이해진다.
다음에, 본 발명에 의한 반도체 장치의 제조 방법의 제 3 실시 형태로서, 확산층(5)상에 형성되는 접속구멍(7)을 게이트 전극(4)에 대하여 자기 정합적으로 형성할 경우에 관해서 도 6 및 도 7을 이용하여 설명한다.
우선, 전술의 제 1 및 제 2 실시 형태와 달리, 본 실시 형태에서는 반도체 기판(1)상에 게이트 전극(4)을 형성하고, 또한 이 게이트 전극(4)상에 적층된 절연막(13)을 형성한다. 다음에, 이들 게이트 전극(4) 및 절연막(13)상에 층간 절연막(6)을 형성한다(도 6(a)).
이 후에는, 이 층간 절연막(6)을 평탄화하지 않고, 예컨대 RIE(반응성 이온 에칭)등의 이방성 에칭 기술을 이용하여, 반도체 기판(1)이 노출될 때까지 에칭하고, 게이트 전극(4) 및 절연막(13)의 측벽에 층간 절연막(6)을 잔존시킨다(도 6(b)). 이 도면에 도시된 바와 같이, 게이트 전극(4)은 절연막(6,13)에 피복된 상태가 되고, 게이트 전극 사이의 영역에서는 반도체 기판(1)의 표면이 노출되어 접속구멍(7)이 형성된다.
다음에, 전술의 제 1 및 제 2 실시 형태와 동일하게 하여, 노출된 반도체 기판(1)의 표면 및 절연막(6,13)상에 예컨대 Ti 및 TiN의 적층막등의 배리어메탈층(8)을 형성하고, 또한 접속구멍(7)의 내부가 매립되도록, 예컨대 W등의 고융점 금속등의 도전막(9)을 형성한다(도 6(c)).
또한, 도전막(9)과 배리어메탈(8)과 절연막(13)을 예컨대 CMP법을 이용하여 게이트 전극(4)이 노출될 때까지 연마한다. 이와같이 하여, 게이트 전극(4)상의 도전막(9)과 배리어메탈(8)과 절연막(13)을 제거하고, 게이트 전극 사이의 공간 부분에 도전막(9) 및 배리어메탈(8)을 매립하여, 확산층(5)에 접속된 매립 전극(12)을 형성한다(도 7(a)).
이 후에는, 전술의 제 1 및 제 2 실시 형태와 동일하게 하여, 노출된 게이트 전극(4)과 매립 전극(12)과 절연막(6)상에, 예컨대 Ti 및 TiN의 적층막등의 배리어메탈층(10)과 예컨대 A1등의 배선층(11)을 형성한다(도 7(b)).
또한, 예컨대 통상의 리소그래피법과 에칭 기술을 이용하여, 배선층(11)과 배리어메탈층(10)을 에칭하고, 게이트 전극(4)에 접속되는 배선층(11a)과, 매립 전극(12)에 접속되는 배선층(11b)을 형성하여, 반도체 장치가 완성된다(도 7(c)).
이와 같이, 본 실시 형태에서는 게이트 전극(4)에 대하여 자기 정합적으로 형성된 접속구멍(7)의 내부에 매립 전극(12)을 형성하는 동시에 게이트 전극(4)의 표면을 노출시키고, 노출된 게이트 전극(4)의 표면과 매립 전극(12)의 표면에 직접 접속되는 배선층(11b,11a)을 형성하는 것이 특징이다. 또한, 매립 전극(12)의 형성과, 게이트 전극(4)의 노출을 CMP를 이용하여 행하는 것이 특징이다.
이것에 의해, 본 실시 형태에서는 전술의 제 2 실시 형태에 의한 효과에 덧붙여서 다시 이하와 같은 효과를 갖는다. 즉, 접속구멍(7)을 게이트 전극(4)에 대하여 자기 정합적으로 형성할 수 있기 때문에, 게이트 전극(4)과 접속구멍(7)과의 패턴화의 맞춤 여유를 설치할 필요가 없어지고, 반도체 장치를 미세화할 수 있다. 또한 접속구멍(7)을 형성하기 위해서 패턴화할 필요가 없어지기 때문에, 공정을 간략화할 수 있다.
다음에, 본 발명의 제 4 실시 형태로서, 본 발명을 불휘발성 반도체 기억 장치에 적용한 경우에 관해서 도 8 및 도 9를 이용하여 설명한다.
도 8은 본 발명에 의한 불휘발성 반도체 기억 장치의 상면도, 도 9 (a)는 도 8의 A-A′단면도, 도 9(b)는 도 8의 B-B′단면도이다.
이들의 도면에 도시한 바와 같이, 본 발명의 불휘발성 반도체 기억 장치는, 반도체 기판(1)상에 절연막을 통하여 헝성된 부유 게이트 전극(4a)과, 이 부유 게이트 전극(4a)과 절연막(3′)을 통하여 형성되어 있는 제어 게이트 전극(4b)과, 제어 게이트 전극(4b)의 표면상에 직접 접속하도록, 예컨대 배리어메탈층(10)을 통하여 형성되어 있는 배선층(11a)에 의해 구성되어 있다. 또한, 제어 게이트 전극(4b)은 부유 게이트 전극(4a)과 동일하게 패턴화되어 있다. 또한, 인접하는 제어 게이트 전극(4b)의 사이는 층간 절연막(6)에 의해 분리되어 있으며, 이 층간 절연막(6)의 표면 높이는 제어 게이트 전극(4b)의 표면 높이와 동일하다. 또한 본 실시 형태에서는 반도체 기판(1)의 확산층(5)에 접속하도록 예컨대 배리어메탈층(8)을 통하여 도전층(9)이 형성되어 있으며, 매립 전극(12)을 구성하고 있다. 또한, 이 매립 전극(12)의 표면에 직접 접속하도록 예컨대 배리어메탈층(10)을 통하여 배선층(11b)이 형성되어 있다.
이와 같이, 본 실시 형태에 의한 불휘발성 반도체 기억 장치는 제어 게이트(4b)의 사이를 분리하는 층간 절연막(6)의 표면 높이가 제어 게이트 전극(4b)의 표면 높이와 동일하고, 제어 게이트 전극(4b)의 표면상에는 직접 접속하도록 배선층(11a)이 형성되어 있는 것이 특징이다.
이와 같이, 본 실시 형태에서는 종래와 같이, 제어 게이트 전극(4b)상에 층간 절연막을 형성하고, 접속구멍을 개구하여 배선층을 형성하는 경우에 비하여, 접속구멍을 통하지 않고 배선층(11a)과 제어 게이트 전극(4b)을 접속하기 위해서 접속 저항을 감소시킬 수 있다.
또한, 제어 게이트 전극(4b)상에 직접 배선층이 형성되어 있기 때문에, 제어 게이트 전극(4b)상에 층간 절연막을 형성하고, 다시 그 위에 배선층을 형성할 경우에 비하여 단차를 감소시킬 수 있다. 특히, 본 실시 형태와같은 불휘발성 반도체 기억 장치에서는 메모리 셀 영역에 있어서 부유 게이트 전극(4a)과 제어 게이트 전극(4b)이 적층 구조로 되어 있으며, 단차가 크다. 이 때문에 이 위에 다시 층간 절연막을 형성할 경우에는 점점 단차가 커지기 때문에, 이와 같은 경우에 비하여 대폭으로 단차를 감소시킬 수 있다.
또한, 제어 게이트 전극(4b)에 접속구멍을 패턴화에 의해 개구할 필요가 없기 때문에, 제어 게이트 전극(4b)과 접속구멍과의 사이의 패턴화의 맞춤 여유를 필요로 하지 않는다. 이 때문에, 불휘발성 반도체 기억 장치를 고집적화할 수 있다.
또한, 본 실시 형태와 같이, 확산층(5)에 접속시키는 매립 전극(12)의 표면 높이를 제어 게이트 전극(4b)과 동일하게 함으로써, 전술의 제 1 내지 제 3 실시 형태와 동일하게 배선층(11)의 형성 및 가공이 용이하게 된다.
특히, 본 실시 형태에 나타낸 불휘발성 반도체 기억 장치에서는, 게이트 전극이 적층 구조이기 때문에, 게이트 전극에 의한 단차가 현저하고, 확산층(5)에 직접 접속하도록 접속구멍의 내부에 배선층을 형성하는 것이 곤란해질 가능성이 높다. 이 때문에, 본 실시 형태와 같이, 매립 전극(12)을 형성하고, 그 표면의 높이를 제어 게이트 전극(4b)과 거의 동일하게 함으로써, 확산층(5)과 배선층(11b) 사이의 접속 저항을 감소시키는 것이 가능해진다.
또한, 상기의 불휘발성 반도체 기억 장치는, 전술의 제 1 내지 제 3 실시 형태에 의한 제조 방법에 있어서, 게이트 전극(4)을 절연막(3′)을 통하여 적층되어 있는 부유 게이트 전극(4a)과 제어 게이트 전극(4b)으로 치환시킴으로써 형성할 수 있다. 단, 부유 게이트 전극(4a)과 제어 게이트 전극(4b)은, 반도체 기판(1)상에 절연막(3)을 통하여 제 1 도전막을 형성하고, 또한 이 제 1 도전막상에 절연막(3′)을 통하여 제 2 도전막을 적층하며, 예컨대 통상의 리소그래피법과 에칭 기술에 의해, 제 2 도전막과 절연막(3′)과 제 1 도전막을 에칭함으로써 형성할 수 있다.
종래는 부유 게이트 전극(4a)이 되는 제 1 도전막을 패턴화한 후에, 절연막(3′)을 형성하고, 또한, 이 절연막(3′)상에 제어 게이트 전극이 되는 제 2 도전막을 형성하며, 이 제 2 도전막을 패턴화하고 있었기 때문에 부유 게이트 전극(4a)에 의한 단차가 존재하는 상태에서 제어 게이트 전극(4b)의 패턴화를 행할 필요가 있었다. 이 때문에, 제어 게이트 전극의 가공이 곤란한 문제가 있었다. 이것에 대하여 본 실시 형태에서는 제 1 도전막과 제 2 도전막의 패턴화를 동시에 행하기 때문에, 패턴화시의 단차를 감소시킬 수 있으며, 리소그래피 기술 또는 에칭 기술에 있어서 가공이 곤란한 문제를 회피할 수 있다.
또한, 전술의 제 1 내지 제 4 실시 형태에 있어서, MOS 트랜지스터의 게이트 전극(4) 또는 불휘발성 반도체 기억 장치의 부유 게이트 전극(4a) 또는 제어 게이트 전극(4b)은, 예컨대 다결정 실리콘막 또는 MoSi, WSi등의 실리사이드막 또는 다결정 실리콘막상에 예컨대 Ti를 포함하는 층이 형성되어 있는 살리사이드 구조의 막등에 의해 구성할 수 있다.
또한, 게이트 전극(4) 또는 제어 게이트 전극(4b)의 표면을 노출시키는 에칭은 전술한 바와 같이, CMP법을 이용하는 것이 바람직하지만, 게이트 전극(4) 또는 제어 게이트 전극(4b)의 표면 높이와 층간 절연막(6)의 표면 높이가 동일하고, 이들 표면에 의해 평면이 구성되도록 에칭할 수 있는 방법이면, 다른 방법을 이용하여도 본 발명과 동일한 효과를 수득할 수 있다.
또한, 전술의 제 4 실시 형태에서는 예컨대 불휘발성 반도체 기억 장치에 본 발명을 적용한 경우에 관해서 기술하고 있지만, 불휘발성 반도체 기억 장치에 한정되지 않고, 예컨대 DRAM등의 다른 반도체 기억 장치 및 모든 고밀도 반도체 장치에 있어서 본 발명을 적용함으로써, 본 실시 형태와 동일한 효과를 수득할 수 있다.
또한, 전술의 실시 형태에 있어서, 층간 절연막(6)은 예컨대 SiO2, 또는 예컨대 PSG(인을 함유하는 산화막), BSG(붕소를 함유하는 산화막), AsSG(비소를 함유하는 산화막), BPSG(붕소와 인을 함유하는 산화막)등의 불순물을 함유하는 산화막, 또는 TEOS(테트라에톡시실란)막등의 통상 층간 절연막에 사용되는 절연막을 이용할 수 있다.
이상과 같이, 본 발명에 의한 반도체 장치 및 그 제조 방법에서는 게이트 전극과 그 상층의 배선층 사이의 저항을 감소시키고, 소자를 미세화할 수 있는 고속의 고집적 반도체 장치를 실현할 수 있다.
또한, 본원 청구범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이고, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
Claims (8)
- 반도체 기판상에 형성되어 있는 게이트 전극(4)과, 상기 반도체 기판의 표면 영역에 형성되어 있는 확산층(5)과, 이 확산층에 접속되도록 상기 반도체 기판상에 형성되어 있는 매립 전극(12)과, 상기 게이트 전극 사이의 공간 부분 및 상기 게이트 전극과 상기 매립 전극 사이의 공간 부분에 매립된 층간 절연막(6)과, 상기 게이트 전극 또는 상기 매립 전극에 접속되도록 형성되어 있는 배선층(11a,11b)을 구비하는 반도체 장치에 있어서, 상기 게이트 전극의 표면 높이와 상기 매립 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 표면을 형성하고 있고, 상기 배선층은 이 단일 평면상에 형성되어 상기 게이트 전극의 표면과 상기 매립 전극의 표면에 직접 접속되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판상에 형성되어 있는 제 1 게이트 전극(4a)과, 이 제 1 게이트 전극상에 절연막(3')을 통해 형성되어 있는 제 2 게이트 전극(4b)과, 상기 제 2 게이트 전극에 접속되도록 형성되어 있는 배선층을 구비하는 반도체 장치에 있어서, 상기 제 1 게이트 전극과 제 2 게이트 전극은 동일하게 패턴화되어 있고, 상기 반도체 장치는 상기 반도체 기판의 표면 영역에 형성되어 있는 확산층(5)과, 이 확산층에 접속하도록 형성되어 있는 매립 전극(12)과, 상기 제 1 및 제 2 게이트 전극사이의 공간 부분에 매립된 층간 절연막(6)을 구비하며, 상기 제 2 게이트 전극의 표면 높이와 상기 매립 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 제 2 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하고 있고, 상기 배선층은 이 단일 평면상에 형성되어 상기 제 2 게이트 전극과 상기 매립 전극의 표면에 직접 접속되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판상에 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 표면 영역에 확산층을 형성하는 공정과, 상기 게이트 전극상 및 상기 반도체 기판상에 층간 절연막을 형성하는 공정과, 이 층간 절연막을 상기 게이트 전극의 표면이 노출될 때까지 제거하여 상기 게이트 전극 사이의 공간 부분에 상기 층간 절연막을 매립하는 공정과, 매립된 상기 층간 절연막의 일부 영역을 상기 확산층이 노출될 때까지 제거하여 접속구멍을 형성하는 공정과, 상기 접속구멍의 내부 및 상기 게이트 전극상 및 상기 층간 절연막상에 도전막을 형성하는 공정과, 상기 게이트 전극상 및 상기 층간 절연막상의 상기 도전막을 제거하고 상기 접속구멍의 내부에 상기 도전막을 잔존시켜서 상기 확산층에 접속하도록 매립 전극을 형성하여 이 매립 전극의 표면 높이와 상기 게이트 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하도록 상기 도전막을 상기 게이트 전극이 노출될 때까지 연마하는 공정과, 노출된 상기 게이트 전극과 상기 매립 전극에 접속하도록 상기 단일 평면상에 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판상에 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 표면 영역에 확산층을 형성하는 공정과, 상기 게이트 전극상 및 상기 반도체 기판상에 층간 절연막을 형성하는 공정과, 이 층간 절연막의 일부 영역을 상기 확산층이 노출될 때까지 제거하여 접속구멍을 형성하는 공정과, 상기 접속 구멍의 내부 및 상기 층간 절연막상에 도전막을 형성하는 공정과, 상기 게이트 전극상의 상기 도전막과 상기 층간 걸연막을 제거하고 상기 도전막을 상기 접속구멍의 내부에 잔존시켜서 상기 확산층에 접속하도록 매립 전극을 형성하여 이 매립 전극의 표면 높이와 상기 게이트 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하도록 상기 도전막과 상기 층간 절연막을 상기 게이트 전극이 노출될 때까지 연마하는 공정과, 노출된 상기 게이트 전극과 상기 매립 전극에 접속하도록 상기 단일 평면상에 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판상에 절연막이 적층되어 있는 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 표면 영역에 확산층을 형성하는 공정과, 상기 게이트 전극상 및 상기 반도체 기판상에 층간 절연막을 형성하는 공정과, 이 층간 절연막을 상기 확산층이 노출될 때까지 이방성 에칭 기술에 의해 에칭하여 접속구멍을 형성하는 공정과, 상기 접속구멍의 내부 및 상기 게이트 전극상의 절연막상에 도전막을 형성하는 공정과, 상기 게이트 전극상의 상기 도전막과 상기 층간 절연막을 제거하고 상기 도전막을 상기 접속구멍의 내부에 전존시켜서 상기 확산층에 접속하도록 매립 전극을 형성하여 이 매립 전극의 표면 높이와 상기 게이트 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 표면을 형성하도록 상기 도전막과 상기 층간 절연막을 상기 게이트 전극이 노출될 때까지 연마하는 공정과, 노출된 상기 게이트 전극과 상기 매립 전극에 접속하도록 상기 단일 평면상에 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판상에 제 1 도전막을 형성하는 공정과, 이 제 1 도전막상에 절연막을 통해 제 2 도전막을 형성하는 공정과, 상기 제 2 도전막과 상기 절연막과 상기 제 1 도전막을 에칭 가공하여 상기 반도체 기판상의 부유 게이트 전극과 이 부유 게이트 전극상의 제어 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 표면 영역에 확산층을 형성하는 공정과, 상기 제어 게이트 전극상 및 상기 반도체 기판상에 층간 절연막을 형성하는 공정과, 이 층간 절연막을 상기 제어 게이트 전극의 표면이 노출될 때까지 제거하여 상기 제어 게이트 전극 및 상기 부유 게이트 전극 사이의 공간 부분에 상기 층간 절연막을 매립하는 공정과, 매립된 상기 층간 절연막의 일부 영역을 상기 확산층이 노출될 때까지 제거하여 접속구멍을 형성하는 공정과, 상기 접속구멍의 내부 및 상기 제어 게이트 전극상 및 상기 층간 절연막상에 제 3 도전막을 형성하는 공정과, 상기 제어 게이트 전극상 및 상기 층간 절연막상의 상기 제 3 도전막을 제거하여 상기 접속구멍의 내부에 상기 제 3 도전막을 잔존시켜서 상기 확산층에 접속하도록 매립하는 전극을 형성하고 이 매립 전극의 표면 높이와 상기 제어 게이트 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 제어 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하도록 상기 제 3 도전막을 상기 제어 게이트 전극이 노출될 때까지 연마하는 공정과, 노출된 상기 제어 게이트 전극과 상기 매립 전극에 접속하도록 상기 단일 평면상에 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판상에 제 1 도전막을 형성하는 공정과, 이 제 1 도전막상에 절연막을 통해 제 2 도전막을 형성하는 공정과, 상기 제 2 도전막과 상기 절연막과 상기 제 1 도전막을 에칭 가공하여 상기 반도체 기판상의 부유 게이트 전극과 이 부유 게이트 전극상의 제어 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 표면 영역에 확산층을 형성하는 공정과, 상기 제어 게이트 전극상 및 상기 반도체 기판상에 층간 절연막을 형성하는 공정과, 이 층간 절연막의 일부 영역을 상기 확산층이 노출될 때까지 제거하여 접속구멍을 형성하는 공정과, 상기 접속구멍의 내부 및 상기 층간 절연막상에 제 3 도전막을 형성하는 공정과, 상기 제어 게이트 전극상의 상기 층간 절연막 및 상기 제 3 도전막을 제거하여 상기 접속구멍의 내부에 상기 제 3 도전막을 잔존시켜서 상기 확산층에 접속하도록 매립 전극을 형성하고 이 매립 전극의 표면 높이와 상기 제어 게이트 전극의 표면 높이와 상기 층간 절연막 표면 높이가 동일하게 되어 상기 제어 게이트 전극의 표면과 상기 매립 전극의 표면과 상기 층간 절연막의 표면이 연속된 단일 평면을 형성하도록 상기 제 3 도전막과 상기 층간 절연막을 상기 제어 게이트 전극이 노출될 때까지 연마하는 공정과, 노출된 상기 제어 게이트 전극과 상기 매립 전극에 접속하도록 상기 단일 평면상에 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판상에 제 1 도전막을 형상하는 공정과, 이 제 1 도전막상에 제 1 절연층을 통해 제 2 도전막을 형성하는 공정과, 이 제 2 도전막상에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막과 상기 제 2 도전막과 상기 제 1 절연막과 상기 제 1 도전막을 에칭 가공하여 상기 반도체 기판상의 부유 게이트 전극과 이 부유 게이트 전극상의 제어 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 표면 영역에 확산층을 형성하는 공정과, 상기 제 2 절연막상 및 상기 반도체 기판상에 층간 절연막을 형성하는 공정과, 이 층간 절연막을 상기 확산층이 노출될 때까지 이방성 에칭 기술에 의해 에칭하여 접속구멍을 형성하는 공정과, 상기 접속구멍의 내부 및 상기 제 3 절연막상에 제 3 도전막을 형성하는 공정과, 상기 제어 게이트 전극상의 상기 층간 절연막 및 상기 제 3 도전막을 제거하여 상기 접속구멍의 내부에 상기 제 3 도전막을 잔존시켜서 상기 확산층에 접속하도록 매립 전극을 형성하고 이 매립 전극의 표면 높이와 상기 제어 게이트 전극의 표면 높이와 상기 층간 절연막의 표면 높이가 동일하게 되어 상기 제어 게이트 전극 표면과 상기 매립 전극 표면과 상기 층간 절연막 표면이 연속된 단일 평면을 형성하도록 상기 제 3 도전막과 상기 층간 절연막을 상기 제어 게이트 전극이 노출될 때까지 연마하는 공정과, 노출된 상기 제어 게이트 전극과 상기 매립 전극에 접속하도록 상기 단일 평면상에 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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