JP2756887B2 - 半導体装置の導電層接続構造およびその製造方法 - Google Patents

半導体装置の導電層接続構造およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は上層導電層と下層導電
層とを電気的に接続する半導体装置の導電層接続構造の
製造方法に関するものであり、特に、バリヤメタル層を
有する導電層接続構造の製造方法およびその方法を用い
て製造した導電層接続構造に関するものである。
【０００２】
【従来の技術】半導体装置の下層導電層と上層導電層と
の電気的接続は、通常以下のようにして行なう。下層導
電層上に形成された層間絶縁層を選択的にエッチング除
去し、下層導電層に達するスルーホールを形成する。そ
して、層間絶縁層上に上層導電層を形成する。上層導電
層形成の際に、上層導電層の材料がスルーホール内にも
形成され、これにより下層導電層と上層導電層との電気
的接続が行なわれる。
【０００３】半導体装置の微細化に伴いスルーホールの
開口寸法が縮小化している。層間絶縁層の厚さは、ピン
ホール等の危険性を考慮して、一定の厚さに固定されて
いる。このため、スルーホールのアスペクト比（スルー
ホールの深さ／スルーホールの開口寸法）が増大する傾
向にある。
【０００４】導電層の形成方法として、スパッタリング
法やＣＶＤ（Chemical Vapour Deposition）法がある。
スパッタリングの方がＣＶＤより手軽に導電層が形成で
きるので、通常導電層はスパッタリングを用いて形成し
ている。しかしスパッタリングでは、スルーホールのア
スペクト比が高くなるとスルーホール内を導電層で埋め
ることが困難となる。このことを図２１および図２２を
用いて説明する。
【０００５】図２１はスパッタリング法を用いて上層導
電層４１を形成している第１の状態を示す図である。３
５は下層導電層、３７は層間絶縁層、３９はスルーホー
ルを示している。スルーホール３９の部分を注目すれば
わかるように、導電性層となる材料が入りにくい箇所は
入りやすい箇所に比べ導電層の厚みに差が小さい。この
状態でスパッタリングを続け、スルーホール３９を上層
導電層４１で埋込もうとすると、スルーホール３９の下
部が埋まる前に、スルーホール３９の上部が埋まり空隙
４３が生じる。空隙４３がスルーホール３９内の上層導
電層４１の抵抗値増加の原因となる。
【０００６】したがって、アスペクト比が高い半導体装
置については、上層導電層をＣＶＤを用いて形成してい
る。ＣＶＤ法を用いて、上層配線層と下層配線層とを接
続する従来の方法を以下説明する。
【０００７】図１１は、ビット線を形成する前の従来の
ＤＲＡＭの断面構造図である。シリコン基板１には、不
純物領域３ａ、３ｂ、３ｃが間を隔てて形成されてい
る。５はフィールド酸化膜である。不純物領域３ａに
は、ストレージノード１１が電気的に接続されている。
ストレージノード１１の表面には誘電体膜１３が形成さ
れている。誘電体膜１３の表面にはセルプレート１５が
形成されている。
【０００８】不純物領域３ａと不純物領域３ｂとの間に
あるシリコン基板１上には、ゲート電極７が形成されて
いる。ゲート電極７はシリコン酸化膜１７で覆われてい
る。フィールド酸化膜５上には、ワード線９が形成され
ている。ワード線９はシリコン酸化膜１７で覆われてい
る。シリコン基板１全体は、シリコン酸化膜１９で覆わ
れている。シリコン酸化膜１９上には、所定のパターニ
ングが施されたレジスト２１が形成されている。
【０００９】レジスト２１をマスクとしてエッチングを
用いてシリコン酸化膜１９を選択的に除去し、不純物領
域３ｂ、３ｃ上にスルーホール２３ａ、２３ｂを形成す
る。そしてレジスト２１を除去する。この状態が図１２
である。
【００１０】図１３に示すように、スパッタリング法ま
たはＣＶＤ法を用いてバリヤメタル膜２５を形成する。
そして、ＣＶＤ法を用いてバリヤメタル膜２５上にタン
グステン膜２７を形成する。バリヤメタル膜２５は厚み
が小さいので、スパッタリング法であっても形成でき
る。バリヤメタル膜２５を形成する理由の１つは、タン
グステン膜２７と不純物領域３ｂとを直接接合させる
と、両者の相互拡散によって、タングステンが不純物領
域３ｂ中に侵入する。これをアロイスパイク現象とい
う。アロイスパイク現象によって不純物領域３ｂに侵入
したタングステンがさらに成長し、シリコン基板１まで
到達すると、シリコン基板１と不純物領域３ｂとのＰＮ
接合が破壊する。ＰＮ接合が破壊すると電流のリークが
発生する等の問題が生じる。したがってバリヤメタル膜
２５によってタングステン膜２７の不純物領域３ｂへの
拡散を防いでいる。
【００１１】バリヤメタル膜２５を形成する他の理由
は、シリコン酸化膜１９とタングステン膜２７との密着
性が悪いからである。バリヤメタル膜２５はシリコン酸
化膜１９およびタングステン２７と密着性がよい。
【００１２】方法の説明にもどる。図１４に示すよう
に、タングステン膜２７のエッチング速度がバリヤメタ
ル膜２５のエッチング速度より大きいエッチング法（た
とえばＦ系ガスによる異方性エッチング）を用いて、ス
ルーホール２３ａ、２３ｂ内にあるタングステン膜２７
を残して、タングステン膜２７を全面エッチングする。
スルーホール２３ａ内にあるタングステンをこれから２
７ａと呼ぶ。スルーホール２３ｂ内にあるタングステン
を２７ｂと呼ぶ。
【００１３】２７ｃはタングステンの全面エッチングの
際にエッチングされず残ったものである。つまり図１３
を参照して、タングステン膜２７はＡで示す部分とＢで
示す部分とは厚みが異なっている。Ａで示す厚みを基準
にタングステン膜２７をエッチングすると、図１４に示
すように、スルーホール２３ａ、２３ｂの入口でタング
ステン膜２７のエッチングを止めることができる。しか
しＢで示す部分（図１３参照）はＡで示す部分（図１３
参照）より厚みが大きいので、図１４に示すようにＢで
示す部分にはタングステン膜の一部が残る。
【００１４】図１５に示すように、タングステン膜２７
ｃを除去するためにさらにタングステン膜２７ａ、２７
ｂ、２７ｃをエッチングする。このため、タングステン
膜２７ａの上部はスルーホール２３ａの入口より下にな
る。タングステン膜２７ｂも同じである。
【００１５】図１６に示すように、バリヤメタル膜２５
のエッチング速度がタングステン膜２７ａ、２７ｂのエ
ッチング速度より大きいエッチング法（たとえばＣｌ2
系ガスによる異方性エッチング）を用いて、スルーホー
ル２３ａ、２３ｂ内にあるバリヤメタル膜２５を残し
て、バリヤメタル膜２５を全面エッチングする。スルー
ホール２３ａ、２３ｂ内にあるバリヤメタル膜をそれぞ
れ２５ａ、２５ｂと呼ぶ。２５ｃはバリヤメタル膜であ
る。バリヤメタル膜２５ｃがあるのも前ほど説明したタ
ングステン膜の場合と同じである。つまり、図１５に示
すように、バリヤメタル膜２５はＣで示す部分とＤで示
す部分とは厚みが異なる。したがって、Ｃで示す部分を
基準にバリヤメタル膜２５をエッチングするとＤで示す
部分はバリヤメタル膜２５が全部除去されずバリヤメタ
ル膜２５の一部が残る。
【００１６】バリヤメタル膜２５ｃを除去するためにさ
らにバリヤメタル膜をエッチング除去した。この状態が
図１７である。Ｅは、スルーホール２３ａの入口からタ
ングステン膜２７ａの上部までの距離である。Ｆはスル
ーホール２３ａの入口からバリヤメタル膜２５ａの上部
までの距離である。
【００１７】Ｆで示す距離がＥで示す距離より長いのは
次の理由からである。被エッチング膜の面積が大きくな
るとエッチング速度が遅くなる現象をローディング効果
という。タングステン膜２７ｃ（図１４参照）とバリヤ
メタル膜２５ｃ（図１６参照）のエッチング面積はほぼ
同じである。これに対しタングステン膜２７ａ、２７ｂ
のエッチング面積はバリヤメタル膜２５ａ、２５ｂのエ
ッチング面積よりかなり広い。このため、バリヤメタル
膜２５ｃがエッチング除去されるまでに、バリヤメタル
膜２５ａ、２５ｂがエッチングされる量は、タングステ
ン膜２７ｃがエッチング除去されるまでに、タングステ
ン膜２７ａ、２７ｂがエッチングされる量より多くな
る。これがＥで示す長さとＦで示す長さの差として表わ
れるのである。
【００１８】図１８に示すように、シリコン酸化膜１９
上にスパッタリング法を用いてアルミニウム膜２９を形
成する。タングステン膜２７ａの上部２８、バリヤメタ
ル膜２５ａの上部２６およびスルーホール２３ａで形成
される空間は開口面積か小さいので、スパッタリングに
よってはアルミニウムが入らず、空隙部３１が生じる。
【００１９】図１９に示すようにアルミニウム膜２９に
所定のパターニングを施す。バリヤメタル膜およびＣＶ
Ｄ法により形成したタングステン膜を用いてアルミニウ
ム膜と不純物拡散層とを電気的に接続する方法は、たと
えばMat. Res. Soc. Symp. Proc. VLSIV. 1990 Materia
ls Research Society MAGNETICALLY- ENHANCED ETCHIIN
G FOR TUNGSTEN CONTACT PLUG FABRICATION に開示され
ている。
【００２０】
【発明が解決しようとする課題】空隙部３１が存在した
ままシリコン酸化膜形成等の熱処理を伴うプロセスを行
なうと、空隙部３１内の気体が熱によって膨張し、その
結果図２０に示すようにタングステン膜２７ａ、２７ｂ
とアルミニウム膜２９ａ、２９ｂとの接続が外れること
がある。
【００２１】この発明はかかる従来の問題点を解決する
ためになされたものである。この発明の目的は、上層導
電層とスルーホール内に形成された導電層との電気的接
続を良好に行なえる半導体装置の導電層接続構造の製造
方法を提供することである。
【００２２】この発明の他の目的は、上層導電層とスル
ーホール内に形成された導電層との電気的接続を良好に
行なえる半導体装置の導電層接続構造を提供することで
ある。
【００２３】
【課題を解決するための手段】この発明の第１の局面は
半導体装置の導電層接続構造の製造方法である。まず、
下層導電層上に絶縁層を形成する。絶縁層上に下層導電
層上に通じるスルーホールを形成する。スルーホールの
側壁、スルーホールの底面および絶縁層上にバリヤメタ
ル層を形成する。バリヤメタル層上に第１導電層を形成
し、スルーホールを第１導電層で埋める。第１導電層の
エッチング速度がバリヤメタル層のエッチング速度より
大きいエッチング法を用いて、スルーホール内にある第
１導電層を残して、第１導電層をエッチング除去する。
バリヤメタル層のエッチング速度が第１導電層のエッチ
ング速度より大きいエッチング法を用いて、スルーホー
ル内にあるバリヤメタル層を残して、バリヤメタル層を
エッチング除去する。スルーホール内にあるバリヤメタ
ル層の上部は、スルーホール内にある第１導電層の上部
より下にある。さらに、スルーホール内にあるバリヤメ
タル層の上部に、バリヤメタル層と第１導電層との段差
を小さくする段差軽減部材を形成する。最後に絶縁層上
に、第１導電層と電気的に接続する上層導電層を形成す
る。
【００２４】この発明の第２の局面は、半導体装置の導
電層接続構造である。この発明の第２の局面は、下層導
電層上に形成され、下層導電層に通じるスルーホールを
有する絶縁層と、スルーホール内に埋込まれ、上層導電
層と下層導電層とを電気的に接続する第１導電層と、ス
ルーホールの側壁と第１導電層との間およびスルーホー
ルの底面と第１導電層との間に形成され、上部が第１導
電層の上部より下にあるバリヤメタル層と、スルーホー
ル内にあるバリヤメタル層の上部上に形成され、バリヤ
メタル層と第１導電層との段差を小さくする段差軽減部
材とを備えている。
【００２５】
【作用】この発明の第１の局面は、スルーホール内にあ
るバリヤメタル層の上部に、バリヤメタル層と第１導電
層との段差を小さくるす段差軽減部材を形成している。
このため、バリヤメタル層の上部、第１導電層の上部お
よびスルーホールの側壁で形成される空間部の深さがな
くなるかまたは浅くできる。したがって、上層導電層を
スパッタリングで形成しても、空間部と上層導電層とで
形成される空隙部（図１９中の３１）の体積を０にでき
るかまたは小さくできる。空隙部がない場合は、上層導
電層形成後、熱処理を伴う工程があっても、上層導電層
と第１導電層との接続が外れることはない。また、空隙
部があっても、従来よりは体積か小さいので、上層導電
層形成後、熱処理を伴う工程があっても、空隙部内の気
体の膨張が原因で上層導電層と第１導電層との接続が外
れる可能性を小さくできる。
【００２６】この発明の第２の局面は、スルーホール内
にあるバリヤメタル層の上部上に、バリヤメタル層と第
１導電層との段差を小さくする段差軽減部材を備えてい
るので、上記第１の局面の作用を達成できる。
【００２７】
【実施例】（第１実施例）図１はこの発明の第１実施例
の断面模式図である。シリコン基板１には、間を隔てて
不純物領域３ａ、３ｂ、３ｃが形成されている。シリコ
ン基板１上には、スルーホール２３ａ、２３ｂを有する
シリコン酸化膜１９が形成されている。スルーホール２
３ａの側面および底面にはバリヤメタル膜２５ａが形成
されている。スルーホール２３ｂにもバリヤメタル膜２
５ｂが形成されている。この発明に用いることができる
バリヤメタル膜２５ａ、２５ｂとしては、たとえばＴｉ
Ｎ、ＴｉＷ、ＮｉＣｒ、Ｎｉ、Ｃｒ、ＴｉＯＮ、ＴｉＮ
Ｗ、Ｔａ、ＭｏＳｉ、ＷＳｉ、ＴｉＳｉがある。またバ
リヤメタル膜２５ａ、２５ｂの厚みは１０００Å程度で
ある。
【００２８】スルーホール２３ａ、２３ｂ内には、タン
グステン膜２７ａ、２７ｂが埋込まれている。ＣＶＤ法
で形成できればタングステン以外の導電性部材でもよ
い。タングステン膜２７ａの上部２８、バリヤメタル膜
２５ａの上部２６およびスルーホール２３ａの側壁で形
成される空間部は、タングステン膜３３ａで埋込まれて
いる。タングステン膜３３ａの代わりにＣＶＤ法で形成
できる導電性の材料であれば他のものでもよい。たとえ
ばＴｉ、Ｃｒ、Ｍｏ、ＴｉＮ等の高融点金属がある。３
３ｂはタングステン膜である。３３ａ、３３ｂ上にそれ
ぞれアルミニウム膜２９ａ、２９ｂが形成されている。
【００２９】不純物領域３ａにはストレージノード１１
が電気的に接続されている。ストレージノード１１上に
は誘電体膜１３が形成されている。誘電体膜１３上には
セルプレート１５が形成されている。不純物領域３ａと
不純物領域３ｂとの間のシリコン基板１上にはゲート電
極７が形成されている。ゲート電極７はシリコン酸化膜
１７で覆われている。フィールド酸化膜５上にはワード
線９が形成されている。ワード線９はシリコン酸化膜１
７で覆われている。図１に示すこの発明の第１実施例の
製造方法を以下説明する。
【００３０】図２に示す構造に至るまでの工程は従来と
同じである。すなわち図１１から図１７までの工程は従
来と同じである。図２と図１１とが対応している。タン
グステン膜２７ａの上部２８、バリヤメタル膜２５ａの
上部２６およびスルーホール２３ａの側壁で形成される
空間部を埋込むために、図３に示すようにＣＶＤ法を用
いてタングステン膜３３を形成した。このタングステン
膜３３を全面エッチングし、図４に示すようにシリコン
酸化膜１９の表面を露出させた。スルーホール２３ａ、
２３ｂ内にあるタングステン膜３３を以後タングステン
膜３３ａ、３３ｂと呼ぶ。３３ｃもタングステン膜であ
る。タングステン膜３３ｃがある理由は、従来例で説明
したタングステン膜２７ｃ（図１４参照）、バリヤメタ
ル膜２５ｃ（図１６参照）があるのと同じ理由である。
【００３１】タングステン膜３３ｃを除去するためにさ
らにタングステン膜３３ａ、３３ｂ、３３ｃにエッチン
グを施した。この状態が図５である。そしてスパッタリ
ング法を用いてシリコン酸化膜１９上にアルミニウム膜
を形成し、アルミニウム膜に所定のパターニングを施し
た状態が図６である。 （第２実施例）図７に示す構造を得るまでの工程は従来
例である図１１〜図１７までの工程と同じである。図７
と図１７とが対応している。第２実施例では、タングス
テン膜２７ａの上部２８、バリヤメタル膜２５ａの上部
２６およびスルーホール２３ａの側壁とで形成される空
間部を図８に示すようにＣＶＤ法で形成したシリコン酸
化膜４７で埋込んでいる。シリコン酸化膜４７を全面エ
ッチングし、シリコン酸化膜１９上にあるシリコン酸化
膜４７を除去した。この状態が図９である。スルーホー
ル２３ａ、２３ｂ内にあるシリコン酸化膜４７をシリコ
ン酸化膜４７ａ、４７ｂと呼ぶ。シリコン酸化膜４７
ａ、４７ｂは絶縁膜なので、タングステン膜２７ａ、２
７ｂの上部が露出するまでシリコン酸化膜４７のエッチ
ングを施した。
【００３２】シリコン酸化膜１９上にスパッタリング法
を用いてアルミニウム膜を形成し、アルミニウム膜に所
定のパターニングを施した。この状態が図１０である。
なお、図１中の符号が示すものと同一のものについては
同一符号を付してある。
【００３３】
【発明の効果】この発明の第１の局面においては、絶縁
層上に、第１導電層と電気的に接続する上層導電層を形
成する前に、スルーホール内にあるバリヤメタル層の上
部に、バリヤメタル層と第１導電層との段差を小さくす
る段差軽減部材を形成している。このため、バリヤメタ
ル層の上部、第１導電層の上部およびスルーホールの側
壁で形成される空間部の深さがなくなるかまたは浅くで
きる。したがって、上層導電層形成後熱処理を伴う工程
があっても、第１導電層と上層導電層との接続が離れる
ということはなくなる。
【００３４】この発明の第２の局面は、スルーホール内
にあるバリヤメタル層の上部上に形成され、バリヤメタ
ル層と第１導電層との段差を小さくする段差軽減部材を
備えているので、上層導電層形成後、熱処理を伴う工程
があっても、上層導電層と第１導電層との接続が離れる
ことがなくなる。
【図面の簡単な説明】
【図１】この発明の第１実施例の断面模式図である。
【図２】この発明の第１実施例の製造工程の第１工程を
示すシリコン基板の断面図である。
【図３】この発明の第１実施例の製造工程の第２工程を
示すシリコン基板の断面図である。
【図４】この発明の第１実施例の製造工程の第３工程を
示すシリコン基板の断面図である。
【図５】この発明の第１実施例の製造工程の第４工程を
示すシリコン基板の断面図である。
【図６】この発明の第１実施例の製造工程の第５工程を
示すシリコン基板の断面図である。
【図７】この発明の第２実施例の製造工程の第１工程を
示すシリコン基板の断面図である。
【図８】この発明の第２実施例の製造工程の第２工程を
示すシリコン基板の断面図である。
【図９】この発明の第２実施例の製造工程の第３工程を
示すシリコン基板の断面図である。
【図１０】この発明の第２実施例の製造工程の第４工程
を示すシリコン基板の断面図である。
【図１１】従来のＤＲＡＭの製造方法の第１工程を示す
シリコン基板の断面図である。
【図１２】従来のＤＲＡＭの製造方法の第２工程を示す
シリコン基板の断面図である。
【図１３】従来のＤＲＡＭの製造方法の第３工程を示す
シリコン基板の断面図である。
【図１４】従来のＤＲＡＭの製造方法の第４工程を示す
シリコン基板の断面図である。
【図１５】従来のＤＲＡＭの製造方法の第５工程を示す
シリコン基板の断面図である。
【図１６】従来のＤＲＡＭの製造方法の第６工程を示す
シリコン基板の断面図である。
【図１７】従来のＤＲＡＭの製造方法の第７工程を示す
シリコン基板の断面図である。
【図１８】従来のＤＲＡＭの製造方法の第８工程を示す
シリコン基板の断面図である。
【図１９】従来のＤＲＡＭの製造方法の第９工程を示す
シリコン基板の断面図である。
【図２０】従来のＤＲＡＭの製造方法の第１０工程を示
すシリコン基板の断面図である。
【図２１】スパッタリング法を用いて上層導電層を形成
している第１の状態を示す図である。
【図２２】スパッタリング法を用いて上層導電層を形成
している第２の状態を示す図である。
【符号の説明】
３ｂ、３ｃ 不純物領域 １９ シリコン酸化膜 ２３ａ、２３ｂ スルーホール ２５ａ、２５ｂ バリヤメタル膜 ２６ バリヤメタル膜の上部 ２７ａ、２７ｂ タングステン膜 ２８ タングステン膜の上部 ２９ａ、２９ｂ アルミニウム膜 ３３ａ、３３ｂ タングステン膜
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 上層導電層と下層導電層とを電気的に接
    続する半導体装置の導電層接続構造の製造方法であっ
    て、 前記下層導電層上に絶縁層を形成する工程と、 前記絶縁層に前記下層導電層に通じるスルーホールを形
    成する工程と、 前記スルーホールの側壁、前記スルーホールの底面およ
    び前記絶縁層上にバリヤメタル層を形成する工程と、 前記バリヤメタル層上に第１導電層を形成し、前記スル
    ーホールを前記第１導電層で埋める工程と、 前記第１導電層のエッチング速度が前記バリヤメタル層
    のエッチング速度より大きいエッチング法を用いて、前
    記スルーホール内にある前記第１導電層を残して、前記
    第１導電層をエッチング除去する工程と、 前記バリヤメタル層のエッチング速度が前記第１導電層
    のエッチング速度より大きいエッチング法を用いて、前
    記スルーホール内にある前記バリヤメタル層を残して、
    前記バリヤメタル層をエッチング除去する工程と、を備
    え、 前記スルーホール内にある前記バリヤメタル層の上部
    は、前記スルーホール内にある前記第１導電層の上部よ
    り下にあり、 さらに前記スルーホール内にある前記バリヤメタル層の
    上部に、前記バリヤメタル層と前記第１導電層との段差
    を小さくする段差軽減部材を形成する工程と、 前記絶縁層上に、前記第１導電層と電気的に接続する前
    記上層導電層を形成する工程と、 を備えた半導体装置の導電層接続構造の製造方法。
  2. 【請求項２】 上層導電層と下層導電層とを電気的に接
    続する半導体装置の導電層接続構造であって、 前記下層導電層上に形成され、前記下層導電層に通じる
    スルーホールを有する絶縁層と、 前記スルーホール内に埋込まれ、前記上層導電層と前記
    下層導電層とを電気的に接続する第１導電層と、 前記スルーホールの側壁と前記第１導電層との間および
    前記スルーホールの底面と前記第１導電層との間に形成
    され、上部が前記第１導電層の上部より下にあるバリヤ
    メタル層と、 前記スルーホール内にある前記バリヤメタル層の上部上
    に形成され、前記バリヤメタル層と前記第１導電層との
    段差を小さくする段差軽減部材と、 を備えた半導体装置の導電層接続構造。
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