JPS63244772A - 半導体装置のコンタクトホ−ル - Google Patents
半導体装置のコンタクトホ−ルInfo
- Publication number
- JPS63244772A JPS63244772A JP7648287A JP7648287A JPS63244772A JP S63244772 A JPS63244772 A JP S63244772A JP 7648287 A JP7648287 A JP 7648287A JP 7648287 A JP7648287 A JP 7648287A JP S63244772 A JPS63244772 A JP S63244772A
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- wiring
- layer
- contact
- resist material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 5
- 238000002844 melting Methods 0.000 claims description 12
- 230000008018 melting Effects 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910000676 Si alloy Inorganic materials 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 21
- 239000000463 material Substances 0.000 abstract description 20
- 238000000034 method Methods 0.000 abstract description 15
- 238000005530 etching Methods 0.000 abstract description 11
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 abstract description 8
- 229910021344 molybdenum silicide Inorganic materials 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 4
- 229910018125 Al-Si Inorganic materials 0.000 abstract 3
- 229910018520 Al—Si Inorganic materials 0.000 abstract 3
- 229910018594 Si-Cu Inorganic materials 0.000 abstract 1
- 229910008465 Si—Cu Inorganic materials 0.000 abstract 1
- 230000000717 retained effect Effects 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000012010 growth Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 101100342337 Caenorhabditis elegans klf-1 gene Proteins 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 210000000481 breast Anatomy 0.000 description 1
- 230000010261 cell growth Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000002688 persistence Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の目的〕
(産業上の利用分野)
この発明は、高集積化に寄与することができる半導体装
置のコンタクトホールに関する。 (従来の技術) 半導体装置において、コンタクトホールに例えばアルミ
ニウムシリコン(△(J−−8i )等の電極配線を行
なう場合は、第4図に示すように、コンタクトf’、I
I 1においてコンタクト部1の刈払よりも配線2のパ
ターンを大きくとり、コンタクト部1と配線2とに合わ
せの余裕を持たせている。これは配線2のパターンが多
少ずれてもコンタクトホールが露出しないようにするた
めである。配線2のパターンがずれてコンタクトホール
が露出すると、配線2を所定のパターンに形成するため
の配線材料のエラチングル際に、コンタクト底部の半導
体基板がエツチングされて、リーク電流が生じ易くなり
電気的特性が悪化する。そこで、コンタクト部1と配線
2とに合わせ余裕を持たせている。 しかしながら、高集積化、微細化を図るためには、上述
した合わせ余裕は障害となっていた。 したがって、合わせ余裕をできうる限り少なくするため
に、コンタクトホールと配線との正確な位置合ば(セル
ファライン)が必要になるが、コンタクトボールと配線
とのヒルファラインは製品レベルではまだ確立されでい
ない。 ところで、現在開発段階にあるコンタクト部が露出して
も半導体基板がエツチングされて損傷しない方法として
、選択CV D法によってコンタクトホール内部に^融
点金属あるいは高融点金属シリ1ナイドを埋込む方法が
ある。 この選択CVD法にあっては、コンタクト部がKlf1
1+物で覆われた後、選択性が悪化するため高融点全屈
あるいは高融点金属シリサイドを半導体基板に均一に厚
く埋込むことが困難であった。さらに、高融点全屈あろ
いは高融点金属シリサイドと半導体基板とが直接コンタ
クトされると、コンタクト抵抗にバラツキが生じていた
。 一方、コンタク1一部が露出しても半導体基板に阻(セ
を与えない方法として、甲結晶シリコンの層をコンタク
トホールの内壁面にエピタキシャル成艮により形成りる
1j法がある。 この方法にあっては、甲結晶シリコンのエピタキシャル
成長は高温で行イ1ねれるため、半導体装lの製造[稈
のうちコンタクトホールが形成される全工程終了に近い
工程で高温処理が行なわれると、半導体基板中の不純物
が拡散して半導体基板中の拡散層の深さくχj)を浅く
形成することが困難となる。さらに、半導体メモリにお
けるセル部の〕ンタクトホールのように、その開口面積
が小さく深い場合には、コンタクトボール側壁のシリコ
ン酸化膜によりエピタキシャル成長を十分厚くすること
ができず、配線パターンのずれにより半導体基板がエツ
チングされるJ3それがあった。 (発明が解決しJ、うとする問題点) 以上説明したように、コンタクi〜の合わせ余裕を少な
くしでt)半どン体稿板1fi T−ツヂングされイ
置のコンタクトホールに関する。 (従来の技術) 半導体装置において、コンタクトホールに例えばアルミ
ニウムシリコン(△(J−−8i )等の電極配線を行
なう場合は、第4図に示すように、コンタクトf’、I
I 1においてコンタクト部1の刈払よりも配線2のパ
ターンを大きくとり、コンタクト部1と配線2とに合わ
せの余裕を持たせている。これは配線2のパターンが多
少ずれてもコンタクトホールが露出しないようにするた
めである。配線2のパターンがずれてコンタクトホール
が露出すると、配線2を所定のパターンに形成するため
の配線材料のエラチングル際に、コンタクト底部の半導
体基板がエツチングされて、リーク電流が生じ易くなり
電気的特性が悪化する。そこで、コンタクト部1と配線
2とに合わせ余裕を持たせている。 しかしながら、高集積化、微細化を図るためには、上述
した合わせ余裕は障害となっていた。 したがって、合わせ余裕をできうる限り少なくするため
に、コンタクトホールと配線との正確な位置合ば(セル
ファライン)が必要になるが、コンタクトボールと配線
とのヒルファラインは製品レベルではまだ確立されでい
ない。 ところで、現在開発段階にあるコンタクト部が露出して
も半導体基板がエツチングされて損傷しない方法として
、選択CV D法によってコンタクトホール内部に^融
点金属あるいは高融点金属シリ1ナイドを埋込む方法が
ある。 この選択CVD法にあっては、コンタクト部がKlf1
1+物で覆われた後、選択性が悪化するため高融点全屈
あるいは高融点金属シリサイドを半導体基板に均一に厚
く埋込むことが困難であった。さらに、高融点全屈あろ
いは高融点金属シリサイドと半導体基板とが直接コンタ
クトされると、コンタクト抵抗にバラツキが生じていた
。 一方、コンタク1一部が露出しても半導体基板に阻(セ
を与えない方法として、甲結晶シリコンの層をコンタク
トホールの内壁面にエピタキシャル成艮により形成りる
1j法がある。 この方法にあっては、甲結晶シリコンのエピタキシャル
成長は高温で行イ1ねれるため、半導体装lの製造[稈
のうちコンタクトホールが形成される全工程終了に近い
工程で高温処理が行なわれると、半導体基板中の不純物
が拡散して半導体基板中の拡散層の深さくχj)を浅く
形成することが困難となる。さらに、半導体メモリにお
けるセル部の〕ンタクトホールのように、その開口面積
が小さく深い場合には、コンタクトボール側壁のシリコ
ン酸化膜によりエピタキシャル成長を十分厚くすること
ができず、配線パターンのずれにより半導体基板がエツ
チングされるJ3それがあった。 (発明が解決しJ、うとする問題点) 以上説明したように、コンタクi〜の合わせ余裕を少な
くしでt)半どン体稿板1fi T−ツヂングされイ
〈問題点を解決するための手段)
上記目的を達成するために、この発明は、半導体装置に
お()る:】ンタクトホールの底部及び側面にアルミニ
ウム又はアルミニウムシリコン又はアルミニウムシリコ
ン合金からなる第1の層を被覆し、前記コンタクトホー
ルの底部及び側面の一部の前記第1の層上に高融点全屈
又は高融点金属シリサイドからなる第2の層を形成した
ことを特徴とする。 (作用) 上記構成にあっては、所定の配sii+44を除去して
所望の配線パターンを得る際に、所定の配線材り部に塗
布されるレジスト材が所定の位置からずれても、コンタ
クトホールの底部及び側面の一部に形成された第2の層
によりコンタクトホール底部に形成された第1の層の下
方領域が損傷しないようにしている。 (実施例) 以下、図面を用いてこの発明の一実施例を説明する。 第1図はこの発明の一実施例に係る半導体装置の:1ン
タクトホールの構造を示す断面図である。 同図は合わけ余裕をなくしたコンタクト部3と配線4と
の構成を示す第2図の■−■断面図である。 第1図において、コンタクトホール5は、半導体基板6
上のシリコン酸化膜(Si 02 )7に囲まれるよう
にして半導体基板6上に形成されている。 このコンタクトホール5の底部及び側面には、底部及び
側面を被r4vるように第1の層8が薄く形成されてい
る。この第1の層8は、アルミニウム又はアルミニウム
シリコン(八〇−8i )又はアルミニラ11シリコン
と銅の合金(△1−8i −Cu)からなるものである
。また、コンタクトホール5の底部及び側面の一部にお
ける第1の層の上部には、第2のFM9が積祠形成され
ている。この第2の層9は、例えばモリブデンシリサイ
ド等のi:’i融1−金属シリ4ノイド又は高融y−金
金属らなるものである。そして、このようなコンタクト
ホール5内に、Δ髪又はΔ更−8i又はA髪−3i −
CUからなり、半導体基板6とこの基板6と電気的に接
続される領域どを接続する配線4がvP込まれている。 次に、このような描込のコンタクトホールの製造工程を
第3図(△)乃至同図(ト1)を用いて説明する。なJ
3、第3図(A)乃至同図(1」)は、第2図のII−
II断面と直交する断面を示す図である。 まず、半導体基板6上に形成された例えば厚さ7000
A程度のシリコン酸化FS7にフォトリングラフィ技術
により半導体基板6に達するコンタクトホール5を開口
形成した後、An又はAl−3i又はAl−8i−Cu
からなる第1の層をスパッタリングにより全面に例えば
500A程度Mt積する(第3図(A))。 次に、上記工程で形成された第1の層8の」一部仝而に
高融点金属シリサイドの一部である例えばモリブデンシ
リサイドからなる第2の層9を、スパッタリングにより
例えば500人程度堆積する(第3図(B))。 次いで、エッチバック用のレジスト材10をこのレジス
ト材10がコンタクトホール5に埋込まれるように全面
に塗布しく第3図(C))、その後、エツチングガスに
酸素(02)を加えレジスト材10とモリプリテンシリ
サイドのエツチングレートを同程度にしてエツチングを
行ない、コンタクトホール5以外の領域に形成されたモ
リブデンシリナイドを除去する(第3図(D))。 次に、コンタクトホール5内に残存したレジスト材10
を、酸素を含んだプラズマエツチングガスを用いたプラ
ズマアッシング法によりエツチングを行ない除去する。 その後、配線4の材料となる例えばA斐−8iを800
0A程度堆積して、このA1−8iの上にレジスト材1
1によりレジストパターンを形成する(第3図(F〉)
。 次いで、上記工程で堆積されたAu−8iの一部をエツ
チングにより除去して配線4を形成し、さらに、レジス
ト材11を除去して完成する(第3図(F))。 このような工程によって1コンタクトホール5内に第1
図に示すように第1の層8と第2の層9を形成したので
、第3図(G)に示すように、レジスト材によるレジス
トパターンがコンタクトホール5よりずれても、配線4
となるAfl−Aiを例えば塩素ガスを含んだエツチン
グガスによりエツチングする場合に、モリブデンシリナ
イドのエツチングレートはA I)−−−S iの1/
100以下であるため、第3図(G)に示すように半導
体基板6はエツチングされずに済むことになる。 したがって、配線パターンがコンタクトホール5から多
少ずれても半導体基板6に損傷を与えることはなくなる
ため、第2図に示すように、コンタクト部3と配線4と
の合わせ余裕をとらずに配線パターンを設計することが
できる。これにより、配線間隔を第4図に示した配線間
隔に比べてコンタクト部1の周辺の合わせ余裕の分だけ
狭くすることができ、例えばコンタクト部1の寸法を1
、2 (μm )xl、 2 (μm )、合わせ余裕
を0.6(μm)とし、配線の最少幅及び間隔が1.4
(μm)とすると、配線方向と直交する方向に28(%
)程度配lit間隔を狭めることができる。 したがって、第1図に示すような構造のコンタクトホー
ルにあっては、半導体装置の高集積化。 微細化を達成することかできるようになる。また、半導
体記憶装置にあっては、セル部にコンタクト部が多いた
め、高集積化、微細化の達成に極めて有効なものとなる
。 さらに、半導体基板6と第2の!!09となるモリブデ
ンシリサイドを直接接合させず、A1又はA1−5i又
はAa−s+−cuからなる第1の層を介して両省を接
合するようにしたので、コンタクト抵抗のバラツキを抑
え、接触抵抗の低いオーミックコンタクトを得ることか
できるようになる。 〔発明の効果〕 以上説明したように、この発明によれば、コンタクトホ
ールの底部及び側面に第1及び第2の層を形成したので
、レジスト材が所定の位置からずれて乙、所定の配線材
を除去づる際に第1の胸の下方領域の損傷を防thする
ことができる。 これにより、配線とコンタクト部との合わせ余裕をなく
すことができるようになり、^集積化。 微細化を達成することができる。 さらに、第1の層の下方領域と第2の層との間に第1の
層を形成したので、第1の層の下方領域と配線とのff
i気的棲続におけるオーミック特性を良好にすることが
できる。
お()る:】ンタクトホールの底部及び側面にアルミニ
ウム又はアルミニウムシリコン又はアルミニウムシリコ
ン合金からなる第1の層を被覆し、前記コンタクトホー
ルの底部及び側面の一部の前記第1の層上に高融点全屈
又は高融点金属シリサイドからなる第2の層を形成した
ことを特徴とする。 (作用) 上記構成にあっては、所定の配sii+44を除去して
所望の配線パターンを得る際に、所定の配線材り部に塗
布されるレジスト材が所定の位置からずれても、コンタ
クトホールの底部及び側面の一部に形成された第2の層
によりコンタクトホール底部に形成された第1の層の下
方領域が損傷しないようにしている。 (実施例) 以下、図面を用いてこの発明の一実施例を説明する。 第1図はこの発明の一実施例に係る半導体装置の:1ン
タクトホールの構造を示す断面図である。 同図は合わけ余裕をなくしたコンタクト部3と配線4と
の構成を示す第2図の■−■断面図である。 第1図において、コンタクトホール5は、半導体基板6
上のシリコン酸化膜(Si 02 )7に囲まれるよう
にして半導体基板6上に形成されている。 このコンタクトホール5の底部及び側面には、底部及び
側面を被r4vるように第1の層8が薄く形成されてい
る。この第1の層8は、アルミニウム又はアルミニウム
シリコン(八〇−8i )又はアルミニラ11シリコン
と銅の合金(△1−8i −Cu)からなるものである
。また、コンタクトホール5の底部及び側面の一部にお
ける第1の層の上部には、第2のFM9が積祠形成され
ている。この第2の層9は、例えばモリブデンシリサイ
ド等のi:’i融1−金属シリ4ノイド又は高融y−金
金属らなるものである。そして、このようなコンタクト
ホール5内に、Δ髪又はΔ更−8i又はA髪−3i −
CUからなり、半導体基板6とこの基板6と電気的に接
続される領域どを接続する配線4がvP込まれている。 次に、このような描込のコンタクトホールの製造工程を
第3図(△)乃至同図(ト1)を用いて説明する。なJ
3、第3図(A)乃至同図(1」)は、第2図のII−
II断面と直交する断面を示す図である。 まず、半導体基板6上に形成された例えば厚さ7000
A程度のシリコン酸化FS7にフォトリングラフィ技術
により半導体基板6に達するコンタクトホール5を開口
形成した後、An又はAl−3i又はAl−8i−Cu
からなる第1の層をスパッタリングにより全面に例えば
500A程度Mt積する(第3図(A))。 次に、上記工程で形成された第1の層8の」一部仝而に
高融点金属シリサイドの一部である例えばモリブデンシ
リサイドからなる第2の層9を、スパッタリングにより
例えば500人程度堆積する(第3図(B))。 次いで、エッチバック用のレジスト材10をこのレジス
ト材10がコンタクトホール5に埋込まれるように全面
に塗布しく第3図(C))、その後、エツチングガスに
酸素(02)を加えレジスト材10とモリプリテンシリ
サイドのエツチングレートを同程度にしてエツチングを
行ない、コンタクトホール5以外の領域に形成されたモ
リブデンシリナイドを除去する(第3図(D))。 次に、コンタクトホール5内に残存したレジスト材10
を、酸素を含んだプラズマエツチングガスを用いたプラ
ズマアッシング法によりエツチングを行ない除去する。 その後、配線4の材料となる例えばA斐−8iを800
0A程度堆積して、このA1−8iの上にレジスト材1
1によりレジストパターンを形成する(第3図(F〉)
。 次いで、上記工程で堆積されたAu−8iの一部をエツ
チングにより除去して配線4を形成し、さらに、レジス
ト材11を除去して完成する(第3図(F))。 このような工程によって1コンタクトホール5内に第1
図に示すように第1の層8と第2の層9を形成したので
、第3図(G)に示すように、レジスト材によるレジス
トパターンがコンタクトホール5よりずれても、配線4
となるAfl−Aiを例えば塩素ガスを含んだエツチン
グガスによりエツチングする場合に、モリブデンシリナ
イドのエツチングレートはA I)−−−S iの1/
100以下であるため、第3図(G)に示すように半導
体基板6はエツチングされずに済むことになる。 したがって、配線パターンがコンタクトホール5から多
少ずれても半導体基板6に損傷を与えることはなくなる
ため、第2図に示すように、コンタクト部3と配線4と
の合わせ余裕をとらずに配線パターンを設計することが
できる。これにより、配線間隔を第4図に示した配線間
隔に比べてコンタクト部1の周辺の合わせ余裕の分だけ
狭くすることができ、例えばコンタクト部1の寸法を1
、2 (μm )xl、 2 (μm )、合わせ余裕
を0.6(μm)とし、配線の最少幅及び間隔が1.4
(μm)とすると、配線方向と直交する方向に28(%
)程度配lit間隔を狭めることができる。 したがって、第1図に示すような構造のコンタクトホー
ルにあっては、半導体装置の高集積化。 微細化を達成することかできるようになる。また、半導
体記憶装置にあっては、セル部にコンタクト部が多いた
め、高集積化、微細化の達成に極めて有効なものとなる
。 さらに、半導体基板6と第2の!!09となるモリブデ
ンシリサイドを直接接合させず、A1又はA1−5i又
はAa−s+−cuからなる第1の層を介して両省を接
合するようにしたので、コンタクト抵抗のバラツキを抑
え、接触抵抗の低いオーミックコンタクトを得ることか
できるようになる。 〔発明の効果〕 以上説明したように、この発明によれば、コンタクトホ
ールの底部及び側面に第1及び第2の層を形成したので
、レジスト材が所定の位置からずれて乙、所定の配線材
を除去づる際に第1の胸の下方領域の損傷を防thする
ことができる。 これにより、配線とコンタクト部との合わせ余裕をなく
すことができるようになり、^集積化。 微細化を達成することができる。 さらに、第1の層の下方領域と第2の層との間に第1の
層を形成したので、第1の層の下方領域と配線とのff
i気的棲続におけるオーミック特性を良好にすることが
できる。
第1図はこの発明の一実施例に係る半導体装置のコンク
トホールの構造を示す断面図、第2図は第1図の平面図
、第3図(A)乃至第3図(1])は第1図に示したコ
ンタクトホールの製造工程を示す断面図、第4図は従来
における半導体装置のコンタクト部の平面図である。 (図の主要な部分を表わす符号の説明)5・・・=1ン
タクトホール、8・・・第1の層、9・・・第2の層
トホールの構造を示す断面図、第2図は第1図の平面図
、第3図(A)乃至第3図(1])は第1図に示したコ
ンタクトホールの製造工程を示す断面図、第4図は従来
における半導体装置のコンタクト部の平面図である。 (図の主要な部分を表わす符号の説明)5・・・=1ン
タクトホール、8・・・第1の層、9・・・第2の層
Claims (1)
- 半導体装置におけるコンタクトホールの底部及び側面に
アルミニウム又はアルミニウムシリコン又はアルミニウ
ムシリコン合金からなる第1の層を被覆し、前記コンタ
クトホールの底部及び側面の一部の前記第1の層上に高
融点金属又は高融点金属シリサイドからなる第2の層を
形成したことを特徴とする半導体装置のコンタクトホー
ル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7648287A JPS63244772A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置のコンタクトホ−ル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7648287A JPS63244772A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置のコンタクトホ−ル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63244772A true JPS63244772A (ja) | 1988-10-12 |
Family
ID=13606414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7648287A Pending JPS63244772A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置のコンタクトホ−ル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63244772A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06216342A (ja) * | 1992-11-24 | 1994-08-05 | Hyundai Electron Ind Co Ltd | 高集積半導体接続装置及びその製造方法 |
US5374849A (en) * | 1992-03-02 | 1994-12-20 | Mitsubishi Denki Kabushiki Kaisha | Conductive layer connection structure of semiconductor device |
US9496225B1 (en) | 2016-02-08 | 2016-11-15 | International Business Machines Corporation | Recessed metal liner contact with copper fill |
-
1987
- 1987-03-31 JP JP7648287A patent/JPS63244772A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5374849A (en) * | 1992-03-02 | 1994-12-20 | Mitsubishi Denki Kabushiki Kaisha | Conductive layer connection structure of semiconductor device |
JPH06216342A (ja) * | 1992-11-24 | 1994-08-05 | Hyundai Electron Ind Co Ltd | 高集積半導体接続装置及びその製造方法 |
JP2509456B2 (ja) * | 1992-11-24 | 1996-06-19 | ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド | 高集積半導体接続装置及びその製造方法 |
US9496225B1 (en) | 2016-02-08 | 2016-11-15 | International Business Machines Corporation | Recessed metal liner contact with copper fill |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5243220A (en) | Semiconductor device having miniaturized contact electrode and wiring structure | |
JP3582841B2 (ja) | 半導体ダイの保護壁を形成する方法及び半導体ダイ | |
US4141022A (en) | Refractory metal contacts for IGFETS | |
JPS6110256A (ja) | 集積回路の接点孔への相互接続線の自動位置決め方法 | |
JPH0391930A (ja) | 半導体装置の製造方法 | |
JPS6144470A (ja) | 集積回路チップにおける金属充填方法 | |
JP3277855B2 (ja) | 半導体装置の配線形成方法 | |
JPH1064996A (ja) | 半導体装置の自己整合的金属配線形成方法 | |
US6455412B1 (en) | Semiconductor contact via structure and method | |
JPS63244772A (ja) | 半導体装置のコンタクトホ−ル | |
JP2000514241A (ja) | 自己整合されたコンタクトおよびフィールド絶縁物を伴ったトランジスタおよび該トランジスタのための製造プロセス | |
JP2633815B2 (ja) | 半導体素子製造方法 | |
JP3534269B2 (ja) | 半導体装置及びその製造方法 | |
JPH0258259A (ja) | 半導体装置の製造方法 | |
JP3019453B2 (ja) | 半導体装置の製造方法 | |
JP2982510B2 (ja) | 半導体装置及びその製造方法 | |
JPS6163059A (ja) | 半導体装置 | |
JPS62243324A (ja) | 半導体集積回路の製造方法 | |
JP3441677B2 (ja) | 半導体装置の製造方法 | |
JP2906877B2 (ja) | 半導体装置及びその製造方法 | |
JPH088208A (ja) | 半導体素子のコンタクトホ−ル形成方法 | |
JP2940986B2 (ja) | 半導体装置の製造方法 | |
JPH03116852A (ja) | 半導体装置 | |
JPS60785B2 (ja) | Mos型半導体装置の製造方法 | |
JPS61150239A (ja) | 半導体装置の製造方法 |