JP2509456B2 - 高集積半導体接続装置及びその製造方法 - Google Patents
高集積半導体接続装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title description 9
- 239000004020 conductor Substances 0.000 claims description 94
- 238000002955 isolation Methods 0.000 claims description 61
- 239000011229 interlayer Substances 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 16
- 230000004888 barrier function Effects 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 238000009413 insulation Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 claims 1
- 239000012528 membrane Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/02—Contacts, special
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Description
小化して高集積半導体素子の集積度を増加させる半導体
接続装置及びその製造方法に関する。
その製造方法について具体的に説明するために、便宜上
ソース領域に接続されるキャパシターより先にビット線
が形成されるDRAMセル構造において、ビット線がド
レイン領域に接続される接続装置に限定して説明する。
レイン領域を形成し、ドレイン領域に接続されるビット
線を形成した後、ソース領域に電荷保存電極コンタクト
を形成するためにビット線をソース領域間の素子分離絶
縁膜上部に位置させながら、ソース領域上部には位置さ
せないようにして、最小化を図らなければならない。
を形成するとき、ビット線コンタクトと電荷保存電極コ
ンタクトがビット線方向と同じ一直線上に位置する場
合、ビット線をドレイン領域に形成されたビット線コン
タクトに充分に重ね、更に隣のビット線と一定距離離れ
なければならないため、結果的に隣のビット線は隣のソ
ース領域上部に位置して形成される。
して詳細に説明すると、図面において1は活性領域、2
はビット線コンタクト、3はビット線、4は電荷保存電
極コンタクト、5は半導体基板、6は素子分離絶縁膜、
7はドレイン領域、8は層間絶縁膜、14はビット線用
伝導物質、16はビット線を夫々示す。
域に接続されるビット線がソース領域に接続されるキャ
パシターより先に形成されるDRAMセル構造を製作す
るための主要マスク層の平面図である。活性領域1aに
形成されるソース領域より図面上、下方(以下上方,下
方はいずれも図面上でのものである)に形成されたドレ
イン領域にビット線3を接続させる。その際上記ビット
線3を電荷保存電極コンタクト4が形成されるソース領
域上部に殆ど位置しないようにする反面、ドレイン領域
部位は重ねるようにする。そのためドレイン領域を電荷
保存、電極コンタクト4が形成されるソース領域より下
方に拡張させる。従って隣の活性領域1bとの一定距離
を維持するために下方に位置する二つの活性領域1b,
1c間の間隔を一定距離離れるようにするので、全体的
にセル面積が大きくなる。
図である図2を通じてより具体的に考察する。図2は従
来の方法によりドレイン領域に接続されるビット線を形
成する過程を示す断面図であって、図1の切断線A−
A′の断面図である。
部分に活性領域と素子分離絶縁膜6を形成し、上記活性
領域にゲート領域(図示せず)とソース(図示せず)、
ドレイン領域7を形成して、その上に層間絶縁膜8を形
成する。このとき、上記ドレイン領域7が形成される活
性領域はソース領域が形成される活性領域に比べてより
下方へ拡張して形成する(図1参照)。
7上部の一定部分にビット線コンタクトホールを形成
し、全面的にビット線用伝導物質14を蒸着する。この
とき、上記ビット線コンタクトは、図1の平面図に示す
通り、後続工程のソース領域に形成される電荷貯蔵電極
コンタクトに比べて、より左側(図2b図面上)に位置
するようにする。
を利用してビット線用伝導物質14を一定部分エッチン
グしてドレイン領域7に接続されるビット線16を形成
する。このとき、上記ビット線16はソース領域が形成
される活性領域に比べてより下方に形成されたドレイン
領域7に接続されることにより、図1の平面図の通り、
ビット線16は電荷保存電極が形成されるソース領域の
上部には殆ど位置しないようになる。
接の活性領域と一定距離を維持するために、同一線上に
位置する活性領域間の間隔は一定距離離れなければなら
ないので、全体的にセル面積が大きくなる問題点があっ
た。
に接続させながら、セル面積を最小化させることができ
る高集積半導体接続装置及びその製造方法を提供するに
その目的がある。
するために、本発明の一態様による高集積半導体装置
は、半導体基板の一定部分に形成される素子分離絶縁
膜、ソース/ドレイン領域と;上記素子分離絶縁膜とソ
ース/ドレイン領域上部に形成され、上記素子分離絶縁
膜とソース/ドレイン領域の一部が露出されるコンタク
トホールを有する層間絶縁膜と;上記コンタクトホール
領域中に、上記露出されたドレイン領域に接続される厚
さが上記露出された素子分離絶縁膜上に形成された厚さ
より薄く形成されるL字形の伝導物質プラグと;上記伝
導物質プラグの厚い部位及び上記層間絶縁膜上に接触さ
せて形成されるビット線とを含むことを特徴とする。
装置は、半導体基板の一定部分に形成される素子分離絶
縁膜、ソース/ドレイン領域と;上記素子分離絶縁膜と
ソース/ドレイン領域上部に形成され、上記素子分離絶
縁膜とソース/ドレイン領域の一部が露出されるコンタ
クトホールを有する層間絶縁膜と;上記コンタクトホー
ル領域中に上記露出されたドレイン領域に接続される厚
さが上記露出された素子分離絶縁膜上に形成された厚さ
より薄く形成される上記層間絶縁膜の上部まで拡張され
るビット線とを含むことを特徴とする。
接続装置は、半導体基板の一定部分に形成される素子分
離絶縁膜、ソース/ドレイン領域と;上記素子分離絶縁
膜とソース/ドレイン領域上部に形成され、上記素子分
離絶縁膜とソース/ドレイン領域の一部が露出されるコ
ンタクトホールを有する第1層間絶縁膜、エッチング障
壁物質、第2層間絶縁膜と;上記コンタクトホール側壁
に形成されるスペーサー絶縁膜と;上記コンタクトホー
ルの内に露出の前に上記ソース/ドレイン領域上に形成
される厚さが上記スペーサー絶縁膜に接して上記露出前
素子分離絶縁膜の上部に形成される厚さより薄く形成さ
れて上記第2層間絶縁膜の上部まで拡張されるビット線
とを含むことを特徴とする。
法は、半導体基板の一定部分に活性領域と素子分離絶縁
膜を形成し、上記活性領域にゲート電極、ソース/ドレ
イン領域を形成した後に層間絶縁膜を塗布する段階と、
上記ソース/ドレイン領域上部及び素子分離絶縁膜上部
の一定部分に亘ってコンタクトホールを形成し、全体的
にプラグ形成用伝導物質を形成する段階と;上記プラグ
形成用伝導物質をエッチングバックして上記コンタクト
ホール領域中に第1伝導物質プラグを形成し、上記第1
伝導物質プラグ上及び上記層間絶縁膜上に伝導物質を形
成する段階と;上記コンタクトホール内のドレイン領域
の第1伝導物質プラグ上部に位置する伝導物質を完全に
エッチングして上記層間絶縁膜の一部領域を露出させる
段階と;上記コンタクトホール内のソース/ドレイン領
域上部の第1伝導物質プラグを完全にエッチングしない
で一部のみをエッチングしてL字形の第2伝導物質プラ
グを形成する段階とを含むことを特徴とする。
方法は、半導体基板の一定部分に活性領域と素子分離絶
縁膜を形成し、上記活性領域にゲート電極、ソース/ド
レイン領域を形成した後に層間絶縁膜を塗布する段階
と;上記ソース/ドレイン領域上部及び素子分離絶縁膜
上部のそれぞれの一定部分に亘ってビット線コンタクト
ホールを形成して上記素子分離絶縁膜とソース/ドレイ
ン領域の一部を露出した後、全体的構造上部にビット線
用伝導物質を形成する段階と;上記素子分離絶縁膜の一
部領域が露出されるように上記ソース/ドレイン領域の
上部に位置するビット線用伝導物質の一部をエッチング
して除去してソース/ドレイン領域に接続される厚さが
上記露出された素子分離絶縁膜上に形成された厚さより
薄く形成され上記層間絶縁膜の上部まで拡張されるビッ
ト線を形成する段階とを含むことを特徴とする。
接続方法は、半導体基板の一定部分に活性領域と素子分
離絶縁膜を形成し、上記活性領域にゲート電極、ソース
/ドレイン領域を形成する段階と;全体構造上部に第1
層間絶縁膜、エッチング障壁物質、第2層間絶縁膜を順
次に形成し、上記ソース/ドレイン領域上部及び素子分
離絶縁膜の一定部分が露出されるようビット線コンタク
トホールを形成する段階と;上記コンタクトホール側壁
にスペーサー絶縁膜を形成し、全体的構造上部にビット
線用伝導物質を形成する段階と;上記素子分離絶縁膜の
一部領域が露出されるように上記ソース/ドレイン領域
の上部に位置するビット線用伝導物質の一部をエッチン
グして除去してソース/ドレイン領域に接続される厚さ
が上記露出された素子分離絶縁膜上に形成された厚さよ
り薄く形成され上記層間絶縁膜の上部まで拡張されるビ
ット線を形成する段階とを含むことを特徴とする。
本発明による製造過程を詳細に説明する。図面において
9,10は層間絶縁膜、11はプラグ形成用伝導物質、
12,13は伝導物質プラグ、17はエッチング障壁物
質、18は絶縁膜スペーサーを夫々示す。
れるビット線がソース領域に接続されるキャパシターよ
り先に形成されるDRAMセル構造を製作するための主
要マスク層の平面図である。図面に示す通り、ドレイン
領域として使用される活性領域1aを従来とは異なり、
下方へ拡張させることなく一直線上に形成させる一方、
ドレイン領域に形成されるビット線コンタクト2をソー
ス領域に形成される電荷保存電極コンタクト4からビッ
ト線3の方向へずらすようにしたものである。
線コンタクト2をドレイン領域上部及び下方の素子分離
絶縁膜上部の一定部分まで延ばして、その拡張部の一定
部位にビット線を接続させる。即ち、ビット線を形成す
るビット線用伝導物質をビット線コンタクトホールに完
全に埋め込み、ビット線3のマスク工程時にビット線コ
ンタクトホールを完全には埋め込まないようにして、素
子分離絶縁膜の上をビット線が通過するようにする。こ
のようなビット線形成は、ビット線伝導物質エッチング
時にエッチング厚さを適切に調節して、相対的にビット
線用伝導物質がビット線コンタクト2領域の下部では一
定厚さの伝導物質を残すようにすることにより、ビット
線がドレイン領域に充分に接続されるようにする。
示す図4を参照して本発明による一実施例を考察してみ
る。図4は本発明の一実施例によりドレイン領域に接続
されるビット線を示す断面図であって、図3の切断線A
−A′の断面図である。その工程は図7に示す。
部分に活性領域と素子分離絶縁膜6を形成し、上記活性
領域にゲート電極(図示せず)とソース(図示せず)、
ドレイン領域7が形成された状態でビット線接続のため
に層間絶縁膜8を塗布する。このとき、上記ドレイン領
域7が形成される活性領域は、図3の通り、ソース領域
が形成される活性領域と殆ど同じ直線上に位置するよう
にする。
7上部及び素子分離絶縁膜6上部の一定部分に亘ってビ
ット線コンタクトホールを形成し、プラグ形成用伝導物
質11を、一定厚さに蒸着する。ここで、上記ビット線
コンタクトホールは、後述の同図C及びDに示す通り、
ドレイン領域7の一定部分ではドレイン領域7と、伝導
物質プラグ12との接続を目的とし、素子分離絶縁膜6
の一定部分においてはビット線16とは伝導物質プラグ
12(L字形伝導物質プラグ13)との接続のためのも
のである。
伝導物質11を一定厚さエッチングバックすることによ
り、ビット線コンタクトホールに伝導物質プラグ12を
形成し、その上にビット線用伝導物質14を形成する。
このとき、上記ビット線コンタクトホール領域では、伝
導物質プラグ12とその上部のビット線用伝導物質14
が積層されており、ビット線コンタクトホールの外側に
おいては単にビット線用伝導物質14のみであるため、
上記ビット線コンタクトホール領域における伝導物質の
厚さがビット線コンタクトの外側における伝導物質の厚
さより充分に厚く形成される。
(図示せず)を形成するが、上記ビット線マスクが上記
ビット線コンタクトホール内で素子分離絶縁膜6領域を
覆い、ドレイン領域は覆わないようにした後、上記ビッ
ト線マスクを利用して露出された一定部分の上記ビット
線用伝導物質14を完全にエッチングする。その際上記
ビット線マスクにより覆われていないビット線コンタク
トホール内のドレイン領域7上に形成されている伝導物
質プラグ12が一定厚さにエッチングされるようエッチ
ング程度を適切に調節する。しかし、ドレイン領域7上
に一定厚さの伝導物質プラグ12が残ってL字形伝導物
質プラグ13を形成しているので、ドレイン領域7にコ
ンタクトが形成される。ここで、上記プラグ形成用伝導
物質11がビット線用伝導物質14に比べてエッチング
選択比が大きい伝導物質である場合、この工程段階を比
較的容易に成すことができる。
詳細に考察する。図5は本発明の別の実施例によるドレ
イン領域に接続されるビット線を形成した断面図であっ
て、上述の実施例において用いた伝導物質プラグを使用
せずビット線コンタクトを形成させた断面図である。そ
の工程図は図8である。
部分に活性領域7と素子分離絶縁膜6を形成し、上記活
性領域にゲート電極(図示せず)とソース領域(図示せ
ず)、ドレイン領域を形成した後、上記素子分離絶縁膜
6上部の一定部分に亘ってビット線コンタクトホールを
前記実施例と同様に形成し、全体的にビット線用伝導物
質14を上記ビット線コンタクトホールの幅に比べて半
分以上の厚さに蒸着する。ビット線用伝導物質14によ
りビット線コンタクトホールが完全に埋め込まれるよう
にする。
内では、ビット線用伝導物質14により完全に埋め込ま
れているので、上記ビット線コンタクト領域における伝
導物質の厚さがビット線コンタクトの外側における伝導
物質の厚さよりほぼコンタクトホールの深さだけより厚
く形成される。
(図示せず)を形成するが、そのビット線マスクは、上
記ビット線コンタクトホールで素子分離絶縁膜領域6を
覆い、ドレイン領域7は覆わないようにする。そのビッ
ト線マスクを利用してビット線用伝導物質14をエッチ
ングするが、エッチング程度を適切に調節する。すなわ
ち、上記ビット線マスクにより覆われていないビット線
コンタクトホール内のドレイン領域7では伝導物質の厚
さがビット線コンタクトホールの外側における厚さより
ほぼコンタクトホールの深さだけ厚く形成されているの
で、ビット線コンタクトホールの外側のビット線用伝導
物質14は完全にエッチングされるが、ビット線コンタ
クトホール内のビット線用伝導物質14は一定厚さにエ
ッチングされ、残りの一定厚さはビット線コンタクトホ
ール内に残りビット線16を形成するようにする。ビッ
ト線コンタクトホール内のビット線16の内13′で示
す部分は図4の13で示される部分と同様の機能を果た
す。
して詳細に考察する。図6は本発明のさらに別の実施例
によるドレイン領域に接続されるビット線を形成した断
面図である。上記二つの実施例においてドレイン領域を
形成し、その後に層間絶縁膜の間に層間を形成するのに
対して、エッチング選択比が大きいエッチング障壁物質
を追加してビット線コンタクトホール形成時にビット線
コンタクトホール内の素子分離絶縁膜がエッチングされ
るのを最小にするようにしている。その工程図は図9で
ある。
活性領域と素子分離絶縁膜6を形成し、上記活性領域に
ゲート電極(図示せず)とソース領域(図示せず)、ド
レイン領域7を形成して、第1層間絶縁膜9、選択比が
高いエッチング障壁物質17、第2層間絶縁膜10を順
次に形成し、上記ドレイン領域7上部及び素子分離絶縁
膜6上部の一定部分に亘ってビット線コンタクトホール
を形成した後、上記ビット線コンタクトホール側壁にス
ペーサー絶縁膜18を形成し、全体的にビット線用伝導
物質14を上記ビット線コンタクトホールの幅に比べて
半分以上の厚さに適切に形成する。ビット線用伝導物質
14によりビット線コンタクトホールが完全に埋め込ま
れる。
ングするとき、上記エッチング障壁物質17をエッチン
グ障壁にして層間絶縁膜10を完全にエッチングし、引
き続きエッチング障壁物質17と層間絶縁膜9をエッチ
ングすることにより、上記コンタクトホール内の素子分
離絶縁膜がエッチングされる厚さを最小とすることがで
きる。
縁膜であることもあり、シリコン膜のような伝導物質で
あることもある。更に、上記エッチング障壁物質10が
シリコンや伝導物質であり、メモリセル領域全体に亘っ
て形成される場合、ビット線コンタクトホール形成後に
ビット線コンタクトホール側壁にスペーサー絶縁膜18
のように絶縁目的の絶縁膜を形成し、上記エッチング障
壁物質17が絶縁膜である場合には、層間絶縁膜9を別
に形成せず層間絶縁膜9でエッチング障壁物質17を形
成し、その上部に層間絶縁膜10を形成すると、ビット
線コンタクトホール側壁にスペーサー絶縁膜18を形成
しなくても良い。
(図示せず)を形成するが、上記ビット線マスクが上記
ビット線コンタクトホール内で素子分離絶縁膜6の領域
は覆い、ドレイン領域は覆わないようにした後、上記ビ
ット線マスクを利用して別の実施例におけると同様にビ
ット線用伝導物質14をエッチングしてビット線16を
形成する。
コンタクトホール内のドレイン領域7部分で一定厚さ残
ったビット線用伝導物質によりドレイン領域7と接続さ
れて、結果的にドレイン領域7に接続されたビット線1
6は電荷保存電極が形成されるソース領域とは殆ど重ね
られないようにしながら、セル面積を最小とすることが
できる。
線コンタクトホール内の素子分離絶縁膜領域部分で伝導
物質プラグと接続され、上記伝導物質プラグを通じてド
レイン領域と接続されて、間接的に、あるいはビット線
自体がビット線コンタクトホール内に延在して直接に、
接続されて、結果的にドレイン領域に接続されたビット
線を電荷保存電極が形成されるソース領域とは殆ど重ね
られないようにしながら、セル面積は最小化して高集積
素子を実現することができる効果がある。
ット線がソース領域に接続されるキャパシターより先に
形成されるDRAMセル構造を製作するための主要マス
ク層の平面図。
線がソース領域に接続されるキャパシターより先に形成
されるDRAMセル構造を製作するための主要マスク層
の平面図。
の切断線A−A′に沿う構造図。
図3の切断線A−A′に沿う構造図。
置で図3の切断線A−A′に沿う構造図。
Claims (11)
- 【請求項1】 高集積半導体接続装置において、 半導体基板(5)の一定部分に形成される素子分離絶縁
膜(6)、ソース/ドレイン領域(7)と; 上記素子分離絶縁膜(6)とソース/ドレイン領域
(7)上部に形成され、上記素子分離絶縁膜(6)とソ
ース/ドレイン領域(7)の一部が露出されるコンタク
トホールを有する層間絶縁膜(8)と; 上記コンタクトホール領域中に、上記露出されたドレイ
ン領域(7)に接続される厚さが上記露出された素子分
離絶縁膜(6)上に形成された厚さより薄く形成される
L字形の伝導物質プラグ(13)と; 上記伝導物質プラグ(13)の厚い部位及び上記層間絶
縁膜(8)上に接触させて形成されるビット線(16)
とを含むことを特徴とする高集積半導体接続装置。 - 【請求項2】 高集積半導体接続装置において、 半導体基板(5)の一定部分に形成される素子分離絶縁
膜(6)、ソース/ドレイン領域(7)と; 上記素子分離絶縁膜(6)とソース/ドレイン領域
(7)上部に形成され、上記素子分離絶縁膜(6)とソ
ース/ドレイン領域(7)の一部が露出されるコンタク
トホールを有する層間絶縁膜(8)と; 上記コンタクトホール領域中に上記露出されたドレイン
領域(7)に接続される厚さが上記露出された素子分離
絶縁膜(6)上に形成された厚さより薄く形成される上
記層間絶縁膜(8)の上部まで拡張されるビット線(1
6)とを含むことを特徴とする高集積半導体接続装置。 - 【請求項3】 高集積半導体接続装置において、 半導体基板(5)の一定部分に形成される素子分離絶縁
膜(6)、ソース/ドレイン領域(7)と; 上記素子分離絶縁膜(6)とソース/ドレイン領域
(7)上部に形成され、上記素子分離絶縁膜(6)とソ
ース/ドレイン領域(7)の一部が露出されるコンタク
トホールを有する第1層間絶縁膜(9)、エッチング障
壁物質(17)、第2層間絶縁膜(10)と; 上記コンタクトホール側壁に形成されるスペーサー絶縁
膜(18)と;上記コンタクトの内に露出の前に上記ソース/ドレイン
領域(7)上に形成される厚さが上記スペーサー絶縁膜
(8)に接して上記露出前素子分離絶縁膜(6)の上部
に形成される厚さより薄く形成されて上記第2層間絶縁
膜(10)の上部まで拡張される ビット線(16)とを
含むことを特徴とする高集積半導体接続装置。 - 【請求項4】 高集積半導体接続方法において、 半導体基板(5)の一定部分に活性領域と素子分離絶縁
膜(6)を形成し、上記活性領域にゲート電極、ソース
/ドレイン領域(7)を形成した後に層間絶縁膜(8)
を塗布する段階と、 上記ソース/ドレイン領域(7)上部及び素子分離絶縁
膜(6)上部の一定部分に亘ってコンタクトホールを形
成し、全体的にプラグ形成用伝導物質(11)を形成す
る段階と; 上記プラグ形成用伝導物質(11)をエッチングバック
して上記コンタクトホール領域中に第1伝導物質プラグ
(12)を形成し、上記第1伝導物質プラグ(12)上
及び上記層間絶縁膜(8)上に伝導物質(14)を形成
する段階と; 上記 コンタクトホール内のドレイン領域(7)の第1伝
導物質プラグ(12)上部に位置する伝導物質(14)
を完全にエッチングして上記層間絶縁膜(8)の一部領
域を露出させる段階と; 上記 コンタクトホール内のソース/ドレイン領域(7)
上部の第1伝導物質プラグ(12)を完全にエッチング
しないで一部のみをエッチングしてL字形の第2伝導物
質プラグ(13)を形成する段階とを含むことを特徴と
する高集積半導体接続方法。 - 【請求項5】 請求項4において、 上記プラグ形成用伝導物質(11)が以後形成されるビ
ット線用伝導物質(14)に比べてエッチング選択比が
大きい伝導物質であることを特徴とする高集積半導体接
続方法。 - 【請求項6】 請求項5において、 上記ビット線用伝導物質(14)の厚さを上記ビット線
コンタクト幅に比べて半分以上の厚さに形成してビット
線用伝送物質(14)でビット線コンタクトを埋め込む
ことを特徴とする高集積半導体接続方法。 - 【請求項7】 高集積半導体接続方法において、 半導体基板(5)の一定部分に活性領域と素子分離絶縁
膜(6)を形成し、上記活性領域にゲート電極、ソース
/ドレイン領域(7)を形成した後に層間絶縁膜(8)
を塗布する段階と; 上記ソース/ドレイン領域(7)上部及び素子分離絶縁
膜(6)上部のそれぞれの一定部分に亘ってビット線コ
ンタクトホールを形成して上記素子分離絶縁膜(6)と
ソース/ドレイン領域の一部を露出した後、全体的構造
上部にビット線用伝導物質(14)を形成する段階と; 上記素子分離絶縁膜(6)の一部領域が露出されるよう
に上記ソース/ドレイン領域(7)の上部に位置するビ
ット線用伝導物質(14)の一部をエッチングして除去
してソース/ドレイン領域(7)に接続される厚さが上
記露出された素子分離絶縁膜(6)上に形成された厚さ
より薄く形成され上記層間絶縁膜(8)の上部まで拡張
されるビット線(16)を形成する段階とを含むことを
特徴とする高集積半導体接続方法。 - 【請求項8】 請求項7において、 上記ビット線用伝導物質(14)の厚さを上記ビット線
コンタクト幅に比べて半分以上の厚さに形成してビット
線用伝導物質(14)でビット線コンタクトを埋め込む
ことを特徴とする高集積半導体接続方法。 - 【請求項9】 高集積半導体接続方法において、 半導体基板(5)の一定部分に活性領域と素子分離絶縁
膜(6)を形成し、上記活性領域にゲート電極、ソース
/ドレイン領域(7)を形成する段階と; 全体構造上部に第1層間絶縁膜(9)、エッチング障壁
物質(17)、第2層間絶縁膜(10)を順次に形成
し、上記ソース/ドレイン領域(7)上部及び素子分離
絶縁膜(6)の一定部分が露出されるようビット線コン
タクトホールを形成する段階と; 上記コンタクトホール側壁にスペーサー絶縁膜(18)
を形成し、全体的構造上部にビット線用伝導物質(1
4)を形成する段階と; 上記素子分離絶縁膜(6)の一部領域が露出されるよう
に上記ソース/ドレイン領域(7)の上部に位置するビ
ット線用伝導物質(14)の一部をエッチングして除去
してソース/ドレイン領域(7)に接続される厚さが上
記露出された素子分離絶縁膜(6)上に形成された厚さ
より薄く形成され上記層間絶縁膜(8)の上部まで拡張
されるビット線(16)を形成する段階とを含むことを
特徴とする高集積半導体接続方法。 - 【請求項10】 請求項9において、 上記プラグ形成用伝導物質が以後形成されるビット線用
伝導物質(14)に比べてエッチング選択比が大きい伝
導物質であることを特徴とする高集積半導体接続方法。 - 【請求項11】 請求項9において、 上記ビット線用伝導物質(14)の厚さを上記ビット線
コンタクト幅に比べて半分以上の厚さに形成してビット
線用伝導物質(14)でビット線コンタクトを埋め込む
ことを特徴とする高集積半導体接続方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920022251A KR960006693B1 (ko) | 1992-11-24 | 1992-11-24 | 고집적 반도체 접속장치 및 그 제조방법 |
KR1992-22251 | 1992-11-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06216342A JPH06216342A (ja) | 1994-08-05 |
JP2509456B2 true JP2509456B2 (ja) | 1996-06-19 |
Family
ID=19343836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5314068A Expired - Fee Related JP2509456B2 (ja) | 1992-11-24 | 1993-11-22 | 高集積半導体接続装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US5366930A (ja) |
JP (1) | JP2509456B2 (ja) |
KR (1) | KR960006693B1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-11-24 KR KR1019920022251A patent/KR960006693B1/ko not_active IP Right Cessation
-
1993
- 1993-11-22 JP JP5314068A patent/JP2509456B2/ja not_active Expired - Fee Related
- 1993-11-23 US US08/156,364 patent/US5366930A/en not_active Expired - Lifetime
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Also Published As
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US5514911A (en) | 1996-05-07 |
US5366930A (en) | 1994-11-22 |
JPH06216342A (ja) | 1994-08-05 |
KR960006693B1 (ko) | 1996-05-22 |
KR940012614A (ko) | 1994-06-24 |
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