JPH02192162A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02192162A JPH02192162A JP1009924A JP992489A JPH02192162A JP H02192162 A JPH02192162 A JP H02192162A JP 1009924 A JP1009924 A JP 1009924A JP 992489 A JP992489 A JP 992489A JP H02192162 A JPH02192162 A JP H02192162A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000000034 method Methods 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＤＲＡＭ （ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃ
ｃｅｓｓ ｍｅｍｏｒｙ）に於けるメモリ中セルを微
細化し、且つ、信顧性が高いものとするのに有効なレイ
アウトを持った半導体記憶装置に関し、 ビット線にコンタクト・ホールを囲む大きな張り出し部
分を形成しなくても済むように、また、ビット線間に短
絡が発生しないようにすることを目的とし、 ビット線の中心線上に中心が在るビット線コンタクト・
ホールと、該ビット線コンタクト・ホールの中心と蓄積
電極コンタクト・ホールの中心とを結ぶ線がビット線と
角度θをなし、 ａ：ビット線コンタクト・ホールの幅の％、ｅ：余裕、
ｄ：ワード線の幅、Ｃ：蓄積電極コンタクト・ホールの
幅の’Ａ、ｂ：ビット線の幅で表され、そして、隣接す
るビット線からそれぞれ等距離に且つ隣接するワード線
からもそれぞれ等距離に在る蓄積電極コンタクト・ホー
ルと、該ビット線コンタクト・ホールの中心と蓄積電極
コンタクト・ホールの中心とを結ぶ線に平行に延在し且
つ平面で見て蓄積電極コンタクト・ホールの中心を通り
ビット線に直交する線に線対称に折れ曲がったパターン
をもつ活性領域と、該ビット線の延在方向に直交する方
向に延在し且つ該ビット線と交わる箇所には該ビット線
と直交する領域及びその両側に在って該ビット線コンタ
クト・ホールの中心と蓄積電極コンタクト・ホールの中
心とを結ぶ線にそれぞれ直交する領域からなる屈曲部分
をもつワード線とを備えてなるよう構成する。
ｃｅｓｓ ｍｅｍｏｒｙ）に於けるメモリ中セルを微
細化し、且つ、信顧性が高いものとするのに有効なレイ
アウトを持った半導体記憶装置に関し、 ビット線にコンタクト・ホールを囲む大きな張り出し部
分を形成しなくても済むように、また、ビット線間に短
絡が発生しないようにすることを目的とし、 ビット線の中心線上に中心が在るビット線コンタクト・
ホールと、該ビット線コンタクト・ホールの中心と蓄積
電極コンタクト・ホールの中心とを結ぶ線がビット線と
角度θをなし、 ａ：ビット線コンタクト・ホールの幅の％、ｅ：余裕、
ｄ：ワード線の幅、Ｃ：蓄積電極コンタクト・ホールの
幅の’Ａ、ｂ：ビット線の幅で表され、そして、隣接す
るビット線からそれぞれ等距離に且つ隣接するワード線
からもそれぞれ等距離に在る蓄積電極コンタクト・ホー
ルと、該ビット線コンタクト・ホールの中心と蓄積電極
コンタクト・ホールの中心とを結ぶ線に平行に延在し且
つ平面で見て蓄積電極コンタクト・ホールの中心を通り
ビット線に直交する線に線対称に折れ曲がったパターン
をもつ活性領域と、該ビット線の延在方向に直交する方
向に延在し且つ該ビット線と交わる箇所には該ビット線
と直交する領域及びその両側に在って該ビット線コンタ
クト・ホールの中心と蓄積電極コンタクト・ホールの中
心とを結ぶ線にそれぞれ直交する領域からなる屈曲部分
をもつワード線とを備えてなるよう構成する。
本発明は、ＤＲＡＭに於けるメモリ・セルを微細化し、
且つ、信顛性が高いものとするのに有効なレイアウトを
持った半導体記憶装置に関する。
且つ、信顛性が高いものとするのに有効なレイアウトを
持った半導体記憶装置に関する。
今までのメモリに於けるレイアウトでは、電子計算機デ
ータの都合から、直交する直線及びその直線に対して４
５°をなす直線に限って用いられてきた。これは、デー
タを最小のグリッドに分割して構成するのに好都合な為
であり、このグリッドを充分に小さくすると、実質的に
任意の角度の斜め線を用いることが可能になるのである
が、そのデータ量は膨大なものとなるので、通常、その
ようなことは行われなかった。
ータの都合から、直交する直線及びその直線に対して４
５°をなす直線に限って用いられてきた。これは、デー
タを最小のグリッドに分割して構成するのに好都合な為
であり、このグリッドを充分に小さくすると、実質的に
任意の角度の斜め線を用いることが可能になるのである
が、そのデータ量は膨大なものとなるので、通常、その
ようなことは行われなかった。
然しなから、近年に於ける電子計算機の進歩は目覚まし
く、前記のような制約は解消されつつぁる。
く、前記のような制約は解消されつつぁる。
従って、斜め線を利用して如何にメモリ・セルを微細化
するか、しかも、短絡などを発生しない信鯨性が高いも
のにするかを考慮したレイアウトが必要になる。
するか、しかも、短絡などを発生しない信鯨性が高いも
のにするかを考慮したレイアウトが必要になる。
第３図及び第４図は従来例を説明する為の工程要所に於
ける半導体記憶装置の要部平面図及び第３図に見られる
線Ｘ−Ｘに沿う要部切断側面図をそれぞれ表している。
ける半導体記憶装置の要部平面図及び第３図に見られる
線Ｘ−Ｘに沿う要部切断側面図をそれぞれ表している。
図に於いて、ＡＲは活性領域、Ｓはソース領域、Ｄはド
レイン領域、ＷＬはワード線、ＷＬ’はワード線間隔、
ＢＬはビット線、ＢＬ’はビット線の張り出し部分、Ｂ
Ｈはビット線コンタクト・ホール、ＳＨは蓄積電極コン
タクト・ホール、ＳＲは蓄積電極、ＧＰはビット線の張
り出し部分と隣接ビット線との間隙、１はｐ型Ｓｔ半導
体基板、２は素子分離絶縁膜、３はゲート絶縁膜、ｃｐ
は対向電極（セル・プレート）をそれぞれ示している。
レイン領域、ＷＬはワード線、ＷＬ’はワード線間隔、
ＢＬはビット線、ＢＬ’はビット線の張り出し部分、Ｂ
Ｈはビット線コンタクト・ホール、ＳＨは蓄積電極コン
タクト・ホール、ＳＲは蓄積電極、ＧＰはビット線の張
り出し部分と隣接ビット線との間隙、１はｐ型Ｓｔ半導
体基板、２は素子分離絶縁膜、３はゲート絶縁膜、ｃｐ
は対向電極（セル・プレート）をそれぞれ示している。
この半導体記憶装置では、図から明らかなように、ワー
ド線ＷＬ、ビット線ＢＬ、蓄積電極ＳＥ、対向電極ＣＰ
の順に積層されていて、この構成はメモリ・セルの微細
化が進展するにつれて主流になってゆくものと考えられ
る。
ド線ＷＬ、ビット線ＢＬ、蓄積電極ＳＥ、対向電極ＣＰ
の順に積層されていて、この構成はメモリ・セルの微細
化が進展するにつれて主流になってゆくものと考えられ
る。
この構成を実現する為には、ビット線ＢＬと転送トラン
ジスタのソース領域Ｓとのコンタクト・ホールＢＨはワ
ード線ＷＬを避けて形成し、蓄積電極ＳＥと転送トラン
ジスタのドレイン領域りとのコンタクト・ホールＳＨは
ワード線ＷＬ及びビット線ＢＬの両者を避けて形成する
。
ジスタのソース領域Ｓとのコンタクト・ホールＢＨはワ
ード線ＷＬを避けて形成し、蓄積電極ＳＥと転送トラン
ジスタのドレイン領域りとのコンタクト・ホールＳＨは
ワード線ＷＬ及びビット線ＢＬの両者を避けて形成する
。
第３図及び第４図について説明した従来の半導体記憶装
置では、前記した制約が存在する為、ビット線ＢＬには
、転送トランジスタに於けるソース領域Ｓとのコンタク
ト・ホールＢＨを囲むように張り出し部分ＢＬ’を形成
せざるを得す、従って、ビット線ＢＬの表面積が増加し
て寄生容量が大きくなる旨の欠点があり、また、図から
明らかなように張り出し部分ＢＬ’の近傍では、ビット
線ＢＬ間の間隔が狭くなることから、短絡が発生し易い
旨の欠点もある。
置では、前記した制約が存在する為、ビット線ＢＬには
、転送トランジスタに於けるソース領域Ｓとのコンタク
ト・ホールＢＨを囲むように張り出し部分ＢＬ’を形成
せざるを得す、従って、ビット線ＢＬの表面積が増加し
て寄生容量が大きくなる旨の欠点があり、また、図から
明らかなように張り出し部分ＢＬ’の近傍では、ビット
線ＢＬ間の間隔が狭くなることから、短絡が発生し易い
旨の欠点もある。
また、メモリ・セルに於けるビット線ＢＬ方向の長さＤ
Ｍは、ビット線コンタクト・ホールＢＨと蓄積電極コン
タクト・ホールＳＨとが略直線上に並ぶ為に長大なもの
となり、 ＤＭ＝ａ＋ｅ＋ｄ＋ｅ−１−２ｃ＋ｅ＋ｄ＋Ｖ２ＷＬ’
＝Ａ＋ｃ＋ｅ＋ｄ＋％ＷＬ’ ここで、 ａ：ビット線コンタクト・ホールＢＨの幅の％ｅ：余裕 ｄ：ワード線ＷＬの幅 Ｃ：蓄積電極コンタクト・ホールＳＨＯ幅の２ＷＬ’：
ワード線ＷＬの間隔 Ａ： ａ＋ｅ＋ｄ＋ｅ＋ｃ＝ａ＋ｃ＋ｄ＋２ｅで表され
る。
Ｍは、ビット線コンタクト・ホールＢＨと蓄積電極コン
タクト・ホールＳＨとが略直線上に並ぶ為に長大なもの
となり、 ＤＭ＝ａ＋ｅ＋ｄ＋ｅ−１−２ｃ＋ｅ＋ｄ＋Ｖ２ＷＬ’
＝Ａ＋ｃ＋ｅ＋ｄ＋％ＷＬ’ ここで、 ａ：ビット線コンタクト・ホールＢＨの幅の％ｅ：余裕 ｄ：ワード線ＷＬの幅 Ｃ：蓄積電極コンタクト・ホールＳＨＯ幅の２ＷＬ’：
ワード線ＷＬの間隔 Ａ： ａ＋ｅ＋ｄ＋ｅ＋ｃ＝ａ＋ｃ＋ｄ＋２ｅで表され
る。
本発明は、ビット線ＢＬにコンタクト・ホールＢＨを囲
む大きな張り出し部分ＢＬ’を形成しなくても済むよう
に、また、ビット線ＢＬ間に短絡が発生しないようにす
る。
む大きな張り出し部分ＢＬ’を形成しなくても済むよう
に、また、ビット線ＢＬ間に短絡が発生しないようにす
る。
本発明を成すに当たり、前提とした条件は、（１）
前記したビット線ＢＬに於けるコンタクト・ホールＢＨ
を囲む大きな張り出し部分ＢＬ’を形成しなくても済む
ようにする為には、ビット線ＢＬのコンタクト・ホール
ＢＨの中心をビット線ＢＬの中心線上に設定するのが最
良であること、 （２）蓄積電極コンタクト・ホールＳＨは、勿論、ワー
ド線ＷＬ及びビット線ＢＬの両者を避けて形成する必要
があり、また、その中心は相隣るビット線ＢＬから等距
離に在ると共に相隣るワード線ＷＬからも等距離に在る
ようにするのが最良であること、 （３）前記（１１及び（２）に記述したところから、組
み合わされるビット線コンタクト・ホールＢＨと蓄積電
極コンタクト・ホールＳＨを結ぶ長さがＡ、即ち、ａ＋
ｃ＋ｄ＋２ｅ （第３図参照）なる線はビット線ＢＬが
延在する方向に対して角度をもったものとなるから、ソ
ース領域並びにドレイン領域などの活性領域のパターン
は、それに相応しいものにする必要があり、また、その
活性領域のパターンに対応してワード線ＷＬの形状も考
慮されなければならないこと などである。
前記したビット線ＢＬに於けるコンタクト・ホールＢＨ
を囲む大きな張り出し部分ＢＬ’を形成しなくても済む
ようにする為には、ビット線ＢＬのコンタクト・ホール
ＢＨの中心をビット線ＢＬの中心線上に設定するのが最
良であること、 （２）蓄積電極コンタクト・ホールＳＨは、勿論、ワー
ド線ＷＬ及びビット線ＢＬの両者を避けて形成する必要
があり、また、その中心は相隣るビット線ＢＬから等距
離に在ると共に相隣るワード線ＷＬからも等距離に在る
ようにするのが最良であること、 （３）前記（１１及び（２）に記述したところから、組
み合わされるビット線コンタクト・ホールＢＨと蓄積電
極コンタクト・ホールＳＨを結ぶ長さがＡ、即ち、ａ＋
ｃ＋ｄ＋２ｅ （第３図参照）なる線はビット線ＢＬが
延在する方向に対して角度をもったものとなるから、ソ
ース領域並びにドレイン領域などの活性領域のパターン
は、それに相応しいものにする必要があり、また、その
活性領域のパターンに対応してワード線ＷＬの形状も考
慮されなければならないこと などである。
第１図は前記条件を考慮した本発明の詳細な説明する為
の線図であり、第３図及び第４図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
の線図であり、第３図及び第４図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
図に於いて、ＣＬはビット線の中心線、Ｃ□はビット線
コンタクト・ホールの中心、ＣＳＯは蓄積電極コンタク
ト・ホールの中心、θは中心Ｃ−及び中心ＣＳＯを結ぶ
線とビット線の中心線ＣＬとがなす角度をそれぞれ示し
ている。
コンタクト・ホールの中心、ＣＳＯは蓄積電極コンタク
ト・ホールの中心、θは中心Ｃ−及び中心ＣＳＯを結ぶ
線とビット線の中心線ＣＬとがなす角度をそれぞれ示し
ている。
さて、中心ＣＢ）Ｉと中心Ｃ３）ｌを結ぶ線の長さはＡ
： ａ＋ｃ＋ｄ＋’ｌｅ であり、また、中心Ｃ３Ｈとビット線の中心線ＣＬまで
の最短の長さは ％ｂ＋ｃ＋ｅ であって、図から明らかなように直角三角形ができる。
： ａ＋ｃ＋ｄ＋’ｌｅ であり、また、中心Ｃ３Ｈとビット線の中心線ＣＬまで
の最短の長さは ％ｂ＋ｃ＋ｅ であって、図から明らかなように直角三角形ができる。
従って、
で表される。そこで、θを式（１１を満足させる値、或
いは、それに近い値に採り、活性領域やワード線ＷＬも
それに合わせて形成すると良い。
いは、それに近い値に採り、活性領域やワード線ＷＬも
それに合わせて形成すると良い。
このようなことから、本発明の半導体記憶装置に於いて
は、ビット線（例えばビット線ＢＬ）の中心線（例えば
中心線ＣＬ）上に中心（例えば中心ＣＩＩＭ）が在るビ
ット線コンタクト・ホール（例えばビット線コンタクト
・ホールＢＨ）と、該ビット線コンタクト・ホールの中
心と蓄積電極コンタクト・ホール（例えば蓄積電極コン
タクト・ホールＳＨ）の中心（例えば中心ＣＳＭ）とを
結ぶ線がビット線と角度θをなし、 ａ：ビット線コンタクト・ホールの幅の２０：余裕 ｄ：ワード線の幅 Ｃ：蓄積電極コンタクト・ホールの幅の〃ｂ：ビット線
の幅 で表され、そして、隣接するビット線からそれぞれ等距
離に且つ隣接するワード線からもそれぞれ等距離に在る
蓄積電極コンタクト・ホールと、該ビット線コンタクト
・ホールの中心と蓄積電極コンタクト・ホールの中心と
を結ぶ線に平行に延在し且つ平面で見て蓄積電極コンタ
クト・ホールの中心を通りビット線に直交する線に線対
称に折れ曲がったパターンをもつ活性領域（例えば活性
領域ＡＲ）と、該ビット線の延在方向に直交する方向に
延在し且つ該ビット線と交わる箇所には該ビット線と直
交する領域（例えば領域Ｚｌ）及びその両側に在って該
ビット線コンタクト・ホールの中心と蓄積電極コンタク
ト・ホールの中心とを結ぶ線にそれぞれ直交する領域（
例えば領域Ｚ２及びＺ３）からなる屈曲部分（例えば屈
曲部分Ｚ）をもつワード線（例えばワード線ＷＬ）とを
備えている。
は、ビット線（例えばビット線ＢＬ）の中心線（例えば
中心線ＣＬ）上に中心（例えば中心ＣＩＩＭ）が在るビ
ット線コンタクト・ホール（例えばビット線コンタクト
・ホールＢＨ）と、該ビット線コンタクト・ホールの中
心と蓄積電極コンタクト・ホール（例えば蓄積電極コン
タクト・ホールＳＨ）の中心（例えば中心ＣＳＭ）とを
結ぶ線がビット線と角度θをなし、 ａ：ビット線コンタクト・ホールの幅の２０：余裕 ｄ：ワード線の幅 Ｃ：蓄積電極コンタクト・ホールの幅の〃ｂ：ビット線
の幅 で表され、そして、隣接するビット線からそれぞれ等距
離に且つ隣接するワード線からもそれぞれ等距離に在る
蓄積電極コンタクト・ホールと、該ビット線コンタクト
・ホールの中心と蓄積電極コンタクト・ホールの中心と
を結ぶ線に平行に延在し且つ平面で見て蓄積電極コンタ
クト・ホールの中心を通りビット線に直交する線に線対
称に折れ曲がったパターンをもつ活性領域（例えば活性
領域ＡＲ）と、該ビット線の延在方向に直交する方向に
延在し且つ該ビット線と交わる箇所には該ビット線と直
交する領域（例えば領域Ｚｌ）及びその両側に在って該
ビット線コンタクト・ホールの中心と蓄積電極コンタク
ト・ホールの中心とを結ぶ線にそれぞれ直交する領域（
例えば領域Ｚ２及びＺ３）からなる屈曲部分（例えば屈
曲部分Ｚ）をもつワード線（例えばワード線ＷＬ）とを
備えている。
前記手段を採ることに依り、ビット線に於ける大きな張
り出し部分は形成する必要が無くなって寄生容量は低減
され、従って、Ｓ／Ｎが改善されると共に充放電電流も
低減されて消費電力が少なくなり、そして、短絡が発生
するなどの問題も解消される。また、ワード線間隔も拡
げることができるので、ビット線同様、短絡が発生する
虞は少なくなる。具体的には、ビット線或いはワード線
の間隔は１．６倍から２倍程度に拡大することができ、
それにも拘わらず、セル面積は僅かではあるが（〜２
〔％〕）小さくすることができる。
り出し部分は形成する必要が無くなって寄生容量は低減
され、従って、Ｓ／Ｎが改善されると共に充放電電流も
低減されて消費電力が少なくなり、そして、短絡が発生
するなどの問題も解消される。また、ワード線間隔も拡
げることができるので、ビット線同様、短絡が発生する
虞は少なくなる。具体的には、ビット線或いはワード線
の間隔は１．６倍から２倍程度に拡大することができ、
それにも拘わらず、セル面積は僅かではあるが（〜２
〔％〕）小さくすることができる。
〔実施例〕
第２図は本発明一実施例の要部平面図を表し、第１図及
び第３図及び第４図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。
び第３図及び第４図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。
図に於いて、ｂはビット線ＢＬの幅、ＡＲ’は活性領域
ＡＲの折れ曲がった部分、Ｚはワード線ＷＬの屈曲部分
、Ｚｌ乃至Ｚ３は屈曲部分Ｚをなす領域をそれぞれ示し
ている。
ＡＲの折れ曲がった部分、Ｚはワード線ＷＬの屈曲部分
、Ｚｌ乃至Ｚ３は屈曲部分Ｚをなす領域をそれぞれ示し
ている。
本実施例に於いて、ビット線コンタクト・ホールの中心
ＣＩＩＭはビット線ＢＬの中心線ＣＬ上にあることから
、ビット線ＢＬの張り出し部分ＢＬ’は従来技術に依っ
た場合と比較すると著しく小さく、ビット線ＢＬ間の短
絡は低減され、また、寄生容量も小さくなる。
ＣＩＩＭはビット線ＢＬの中心線ＣＬ上にあることから
、ビット線ＢＬの張り出し部分ＢＬ’は従来技術に依っ
た場合と比較すると著しく小さく、ビット線ＢＬ間の短
絡は低減され、また、寄生容量も小さくなる。
ビット線コンタクト・ホールの中心ＣＩＩＭと蓄積電極
コンタクト・ホールの中心ＣＳＯとを結ぶ線の長さは、
Ａ、即ち、ａ＋ｃ＋ｄ＋２ｅであり、そのビット線ＢＬ
に対する角度θは前記式（１１に表されているように選
択する。また、蓄積電極コンタクト・ホールの中心ＣＳ
Ｏとビット線ＢＬの中心線ＣＬとを結ぶ最短の線の長さ
はＶ２ｂ＋ｃ＋ｅである。
コンタクト・ホールの中心ＣＳＯとを結ぶ線の長さは、
Ａ、即ち、ａ＋ｃ＋ｄ＋２ｅであり、そのビット線ＢＬ
に対する角度θは前記式（１１に表されているように選
択する。また、蓄積電極コンタクト・ホールの中心ＣＳ
Ｏとビット線ＢＬの中心線ＣＬとを結ぶ最短の線の長さ
はＶ２ｂ＋ｃ＋ｅである。
活性領域ＡＲは、ビット線コンタクト・ホールの中心Ｃ
ＢＭ並びに蓄積電極コンタクト・ホールの中心ＣＢＫを
結ぶ線に平行に延在し、そして、平面で見て、蓄積電極
コンタクト・ホールの中心ＣｓＨを通り且つビット線Ｂ
Ｌの中心線ＣＬに垂直に交わる線に対して線対称に折れ
曲がった部分ＡＲ’を有している。
ＢＭ並びに蓄積電極コンタクト・ホールの中心ＣＢＫを
結ぶ線に平行に延在し、そして、平面で見て、蓄積電極
コンタクト・ホールの中心ＣｓＨを通り且つビット線Ｂ
Ｌの中心線ＣＬに垂直に交わる線に対して線対称に折れ
曲がった部分ＡＲ’を有している。
ワード線ＷＬの延在方向は、勿論、ビット線ＢＬの延在
方向と直交するのであるが、その交わる箇所には屈曲部
分Ｚが存在し、その屈曲部分Ｚはピント線ＢＬの中心線
ＣＬに直交する領域Ｚ１並びにその領域Ｚ１の両側に在
ってビット線コンタクト・ホールの中心ＣＢＭと蓄積電
極コンタクト・ホールの中心Ｃ３Ｈとを結ぶ線に直交す
る領域Ｚ２及びＺ３のそれぞれから成っている。
方向と直交するのであるが、その交わる箇所には屈曲部
分Ｚが存在し、その屈曲部分Ｚはピント線ＢＬの中心線
ＣＬに直交する領域Ｚ１並びにその領域Ｚ１の両側に在
ってビット線コンタクト・ホールの中心ＣＢＭと蓄積電
極コンタクト・ホールの中心Ｃ３Ｈとを結ぶ線に直交す
る領域Ｚ２及びＺ３のそれぞれから成っている。
このような構成のメモリ・セルに於けるビット線ＢＬ方
向の長さは、 ２Ｘ ａ＋ｃ＋ｄ＋２６） ２− （％ｂ＋ｃ＋ｅ
）で表され、ワード線間隔ＷＬ’は介在しない為、それ
を拡げることが可能になり、微細化しても短絡を生ずる
危険は低減される。
向の長さは、 ２Ｘ ａ＋ｃ＋ｄ＋２６） ２− （％ｂ＋ｃ＋ｅ
）で表され、ワード線間隔ＷＬ’は介在しない為、それ
を拡げることが可能になり、微細化しても短絡を生ずる
危険は低減される。
具体的には、０．５〔μｍ〕を最小線幅間隔とし、以下
の数値、即ち、 ａ＝ｃ＝０．３ Ｃμｍ〕 ｂ＝ｄ＝０．５ Ｃμｍ〕 ｅ＝０． ４ Ｃμｍ〕 ＷＬ’−０，５（μｍ〕 を代入すると、メモリ・セルに於いて、ビット線ＢＬ方
向の長さ：３．２９Ｃμｍ〕（従来技術に依った場合は
、ワード線間隔を最小線幅である０、５ 〔μｍ〕とし
て、３．３５Ｃμｍ）） ワード線間隔：Ｏ，Ｓ 〔μｍ〕 （従来技術に依った場合は、前記同様、最小線幅を０．
５〔μｍ〕として、セル・ビット線方向の長さ３．３５
Ｃμｍ）） ビット線間隔：１．０（μｍ〕 （従来技術に依った場合は０．５〔μｍ））とメモリ・
セルの面積は若干小さくなり、間隔は逆に１．６〜２倍
に広がる。
の数値、即ち、 ａ＝ｃ＝０．３ Ｃμｍ〕 ｂ＝ｄ＝０．５ Ｃμｍ〕 ｅ＝０． ４ Ｃμｍ〕 ＷＬ’−０，５（μｍ〕 を代入すると、メモリ・セルに於いて、ビット線ＢＬ方
向の長さ：３．２９Ｃμｍ〕（従来技術に依った場合は
、ワード線間隔を最小線幅である０、５ 〔μｍ〕とし
て、３．３５Ｃμｍ）） ワード線間隔：Ｏ，Ｓ 〔μｍ〕 （従来技術に依った場合は、前記同様、最小線幅を０．
５〔μｍ〕として、セル・ビット線方向の長さ３．３５
Ｃμｍ）） ビット線間隔：１．０（μｍ〕 （従来技術に依った場合は０．５〔μｍ））とメモリ・
セルの面積は若干小さくなり、間隔は逆に１．６〜２倍
に広がる。
本発明の半導体記憶装置に於いては、ビット線コンタク
ト・ホールの中心をビット線の中心線上におき、また、
そのビット線コンタクト・ホールと組み合わせる蓄積電
極コンタクト・ホールはビット線延在方向と所定の角度
をなす斜め方向に形成され、そして、活性領域やワード
線も斜めの角度に対応するように形成しである。
ト・ホールの中心をビット線の中心線上におき、また、
そのビット線コンタクト・ホールと組み合わせる蓄積電
極コンタクト・ホールはビット線延在方向と所定の角度
をなす斜め方向に形成され、そして、活性領域やワード
線も斜めの角度に対応するように形成しである。
前記構成を採ることに依り、ビット線に於ける大きな張
り出し部分は形成する必要が無くなって寄生容量は低減
され、従って、Ｓ／Ｎが改善されると共に充放電電流も
低減されて消費電力が少なくなり、そして、短絡が発生
するなどの問題も解消される。また、ワード線間隔も拡
げることができるので、ビット線同様、短絡が発生する
戊は少なくなる。具体的には、ビット線或いはワード線
の間隔は１．６倍から２倍程度に拡大することができ、
それにも拘わらず、セル面積は僅かではあるが（〜２
〔％〕）小さくすることができる。
り出し部分は形成する必要が無くなって寄生容量は低減
され、従って、Ｓ／Ｎが改善されると共に充放電電流も
低減されて消費電力が少なくなり、そして、短絡が発生
するなどの問題も解消される。また、ワード線間隔も拡
げることができるので、ビット線同様、短絡が発生する
戊は少なくなる。具体的には、ビット線或いはワード線
の間隔は１．６倍から２倍程度に拡大することができ、
それにも拘わらず、セル面積は僅かではあるが（〜２
〔％〕）小さくすることができる。
第１図は本発明の詳細な説明する為の線図、第２図は本
発明一実施例の要部平面図、第３図は従来例の要部平面
図、第４図は第３図に見られる線Ｘ−Ｘに沿う要部切断
側面図をそれぞれ表している。 図に於いて、ＡＲは活性領域、Ｓはソース領域、Ｄはド
レイン領域、ＷＬはワード線、ＷＬ’はワード線間隔、
ＢＬはビット線、ＢＬ’はビット線の張り出し部分、Ｂ
）（はビット線コンタクト・ホール、ＳＨは蓄積電極コ
ンタクト・ホール、ＳＥは蓄積電極、ＧＰはビット線の
張り出し部分と隣接ビット線との間隙、１はｐ型Ｓｉ半
導体基板、２は素子分離絶縁膜、３はゲート絶縁膜、Ｃ
Ｐは対向電極（セル・プレート）、ｂはビット線の幅、
ＡＲ’は活性領域ＡＲに於ける折れ曲がった部分、Ｚは
ワード線ＷＬの屈曲部分をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
発明一実施例の要部平面図、第３図は従来例の要部平面
図、第４図は第３図に見られる線Ｘ−Ｘに沿う要部切断
側面図をそれぞれ表している。 図に於いて、ＡＲは活性領域、Ｓはソース領域、Ｄはド
レイン領域、ＷＬはワード線、ＷＬ’はワード線間隔、
ＢＬはビット線、ＢＬ’はビット線の張り出し部分、Ｂ
）（はビット線コンタクト・ホール、ＳＨは蓄積電極コ
ンタクト・ホール、ＳＥは蓄積電極、ＧＰはビット線の
張り出し部分と隣接ビット線との間隙、１はｐ型Ｓｉ半
導体基板、２は素子分離絶縁膜、３はゲート絶縁膜、Ｃ
Ｐは対向電極（セル・プレート）、ｂはビット線の幅、
ＡＲ’は活性領域ＡＲに於ける折れ曲がった部分、Ｚは
ワード線ＷＬの屈曲部分をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
Claims (1)
- 【特許請求の範囲】 ビット線の中心線上に中心が在るビット線コンタクト・
ホールと、 該ビット線コンタクト・ホールの中心と蓄積電極コンタ
クト・ホールの中心とを結ぶ線がビット線と角度θをな
し、 θ＝ｓｉｎ＾−＾ｌ｛（〔１／２〕ｂ＋ｅ＋ｃ）／（ａ
＋ｃ＋ｄ＋２ｅ）｝ａ：ビット線コンタクト・ホールの
幅の１／２ｅ：余裕 ｄ：ワード線の幅 ｃ：蓄積電極コンタクト・ホールの幅の１／２ｂ：ビッ
ト線の幅 で表され、そして、隣接するビット線からそれぞれ等距
離に且つ隣接するワード線からもそれぞれ等距離に在る
蓄積電極コンタクト・ホールと、該ビット線コンタクト
・ホールの中心と蓄積電極コンタクト・ホールの中心と
を結ぶ線に平行に延在し且つ平面で見て蓄積電極コンタ
クト・ホールの中心を通りビット線に直交する線に線対
称に折れ曲がったパターンをもつ活性領域と、 該ビット線の延在方向に直交する方向に延在し且つ該ビ
ット線と交わる箇所には該ビット線と直交する領域及び
その両側に在って該ビット線コンタクト・ホールの中心
と蓄積電極コンタクト・ホールの中心とを結ぶ線にそれ
ぞれ直交する領域からなる屈曲部分をもつワード線と を備えてなることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009924A JP2777896B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体記憶装置 |
| US07/551,237 US5014103A (en) | 1989-01-20 | 1990-07-11 | Dynamic random access memory having improved layout and method of arranging memory cell pattern of the dynamic random access memory |
| KR1019900010570A KR940001019B1 (ko) | 1989-01-20 | 1990-07-12 | 개선된 배치도를 갖는 다이나믹 랜덤 액세스 메모리와 다이나믹 랜덤 액세스 메모리의 메모리 셀 패턴을 배열하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009924A JP2777896B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192162A true JPH02192162A (ja) | 1990-07-27 |
| JP2777896B2 JP2777896B2 (ja) | 1998-07-23 |
Family
ID=11733634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009924A Expired - Lifetime JP2777896B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5014103A (ja) |
| JP (1) | JP2777896B2 (ja) |
| KR (1) | KR940001019B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0567750A (ja) * | 1991-09-09 | 1993-03-19 | Sharp Corp | 半導体メモリ素子及びその製造方法 |
| JPH06216342A (ja) * | 1992-11-24 | 1994-08-05 | Hyundai Electron Ind Co Ltd | 高集積半導体接続装置及びその製造方法 |
| JPH06283681A (ja) * | 1993-02-01 | 1994-10-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| WO1997018587A1 (en) * | 1995-11-13 | 1997-05-22 | Micron Technology, Inc. | Semiconductor interlayer staggered contact structure |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2974252B2 (ja) * | 1989-08-19 | 1999-11-10 | 富士通株式会社 | 半導体記憶装置 |
| JP2792211B2 (ja) * | 1990-07-06 | 1998-09-03 | 日本電気株式会社 | 半導体記憶装置 |
| KR920017248A (ko) * | 1991-02-18 | 1992-09-26 | 문정환 | 반도체 메모리 소자의 커패시터 제조방법 |
| TW301782B (ja) * | 1991-08-16 | 1997-04-01 | Gold Star Electronics | |
| US5194753A (en) * | 1991-11-19 | 1993-03-16 | Micron Technology, Inc. | Method of preventing storage node to storage node shorts in fabrication of memory integrated circuitry having stacked capacitors and stacked capacitor memory integrated circuits |
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| JP2759631B2 (ja) * | 1995-09-04 | 1998-05-28 | エルジイ・セミコン・カンパニイ・リミテッド | 半導体メモリセル及びその製造方法 |
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| KR100198634B1 (ko) | 1996-09-07 | 1999-06-15 | 구본준 | 반도체 소자의 배선구조 및 제조방법 |
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| KR100431817B1 (ko) * | 1996-12-20 | 2004-12-03 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
| KR100356826B1 (ko) | 1997-05-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체장치 및 그의 제조방법 |
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| KR101087830B1 (ko) * | 2009-01-05 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자의 레이아웃 |
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| JPH01179449A (ja) * | 1988-01-08 | 1989-07-17 | Hitachi Ltd | 半導体記憶装置 |
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1989
- 1989-01-20 JP JP1009924A patent/JP2777896B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-11 US US07/551,237 patent/US5014103A/en not_active Expired - Lifetime
- 1990-07-12 KR KR1019900010570A patent/KR940001019B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR920003321A (ko) | 1992-02-29 |
| KR940001019B1 (ko) | 1994-02-08 |
| US5014103A (en) | 1991-05-07 |
| JP2777896B2 (ja) | 1998-07-23 |
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