JPS63239969A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はｌセル−１キャパシタ型のＤＲＡＭ等のメモリ
装置に関する。

Ｂ１発明の概要 本発明は、ｌセル−１キャパシタ型のメモリセルを配列
させてなるメモリ装置において、そのセルキャパシタを
スタックトキャパシタとトレンチキャパシタを交互に配
列することにより、容易に高密度化を実現するものであ
る。

Ｃ３従来の技術 ＤＲＡＭ等のメモリ装置には、１つのメモリセルに１つ
のキャパシタを形成した１セル−１キャパシタ型のメモ
リセルを配列させたものがあり、そのメモリセル内に形
成されたキャパシタを用いて情報信号の記憶を行ってい
る。このようなメモリ装置では、高密度化の要求から、
そのキャパシタの構造は、従来のブレーナ型に代わり、
溝を利用したトレンチ型や電極を積層させたスタック型
が採用される傾向にある。

ここで、トレンチ型およびスタック型のメモリ装置につ
いて簡単に説明すると、まず、トレンチ型のキャパシタ
すなわちトレンチキャパシタを有するメモリ装置は、半
導体基板の一部にＲＩＥ（反応性イオンエツチング）等
によって各メモリセル毎に所定の深さの溝を掘り、その
溝にキャパシタ下部電極、誘電体層、キャパシタ上部電
極を形成する構造となっている。

一方、スタック型のキャパシタすなわちスタックトキャ
パシタを有するメモリｇＷは、各メモリセル毎に、アク
セストランジスタやワード線の上部あるいは分離領域に
亘るようなキャパシタ下部電極が形成され、さらにその
上に誘電体層およびキャパシタ上部電極が積層される構
造になっている。

Ｄ１発明が解決しようとする問題点 前述のように、高密度化を図るための構造として、トレ
ンチ型とスタック型のメモリ装置が知られているが、そ
れぞれトレンチ型のメモリ装置およびスタック型のメモ
リ’ＡＨには、さらにメモリ装置の高密度化を図った場
合に、次のような問題が生ずることになる。

まず、トレンチ型の構造のメモリｕＦＺでは、高密度化
を図った場合に、溝同士の距離が短くなることになる。

このため、各メモリセルの間のり−クが問題となり、セ
ルの間の距離をさらに短くした時にはデータの保持が困
難となる。

また、スタック型の構造のメモリ装置では、記憶される
電荷の容量が略電極の面積に対応し、高密度化によって
セルの面積の縮小化を図ったときには、それだけキャパ
シタの容量が小さくなることになり、十分な情報の記憶
が困難となる。

そこで、本発明は上述の問題点に湛み、メモリ装置の高
密度化を図った場合であっても、リーク等の問題が発生
せず、且つ十分な容量を確保することができるメモリ装
置を提供することを目的とする。

Ｅ１問題点を解決するだめの手段 本発明は、１セル−１キャパシタ型のメモリセルを配列
させてなるメモリ装置において、各メモリセルのキャパ
シタは、トレンチキャパシタとスタックトキャパシタが
交互に配されてなることを特徴とするメモリ装置により
上述の問題点を解決する。

２９作用 トレンチキャパシタを有するメモリセルのみを配列した
場合や、スタックトキャパシタを有するメモリセルのみ
を配列した場合には、上述の如くさらに高密度化を図っ
た場合の問題が生ずるが、各メモリセルのキャパシタを
、トレンチキャパシタとスタックトキャパシタが交互に
配される構造とすることにより、トレンチキャパシタ同
士やスタックトキャパシタ同士のセルの間には、１つの
メモリセルがその間に挟まれて配置されることになり、
その間に挟まれたメモリセルのキャパシタは、隣接する
メモリセルのキャパシタとは異なる型のキャパシタとな
る。このため、トレンチキャパシタのメモリセルでは、
その溝同士の間の距離はスタックトキャパシタのメモリ
セルを介して大幅に長いものとなり、一層の高密度化を
図った場合であってもリーク等の問題を抑制できること
になる。また、スタックトキャパシタに隣接するメモリ
セルのキャパシタはトレンチキャパシタであって立体的
に分離されており、したがって、トレンチキャパシタの
上部にもスタックトキャパシタの一部を形成でき、高密
度化を図った場合でも電極の面積を確保して十分な容量
を確保できる。

Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例は、１セル−１キャパシタ型のメモリセルを配
列させてなるメモリ装置であって、トレンチキャパシタ
のメモリセルとスタックトキャパシタのメモリセルとが
交互に配置される構造を有している。そして、隣接する
セル間ではキャパシタが立体的に分離され、高密度化を
実現することができ、特に第２図に示すようにコンタク
トを共通とするメモリセル間でトレンチキャパシタとス
タックトキャパシタがそれぞれ形成されるメモリ装置と
なっている。

まず、第１図を参照しながら、本実施例のメモリ装置の
部分断面構造について説明する。なお、第１図は第２図
のＡ−Ａ線で切断したところの断面に相当する。

本実施例のメモリ装置の構造は、第１図に示すように、
シリコン基板等の半導体基板１１の主面に素子分離領域
１２．１３が形成され、ＡＡ（アルミニウム）等の配線
層からなるビット線１４のコンタクトホール１５を中心
として図中左側にトレンチキャパシタ１６を有するメモ
リセルが配され、図中右側にスタックトキャパシタ１７
を有するメモリセルが配されている。

まず、トレンチキャパシタ１６を有するメモリセルにつ
いて説明すると、上記半導体基板１１にはキャパシタ下
部電極として機能する不純物拡散領域２１が溝を用いて
形成され、この不純物拡散領域２１は溝の底部および側
壁部に亘り、さらにアクセストランジスタの一方のソー
ス・ドレイン領域として機能するように当該アクもスト
ランジスタのゲート電極２４の近傍まで延在されている
。

上記不純物拡散領域２１の溝の内壁には電荷を蓄積する
ための誘電体層２２が形成されており、その誘電体層２
２の内側には溝部を充填するように上部電極層２３が形
成されている。この上部電極層２３は隣接するスタック
トキャパシタ１７のキャパシタ下部電極としても機能す
るように層間絶縁膜２５上に配されている。

なお、上記ゲート電極２４はワード線として機能し、上
記コンタクトホール１５の下部の不純物拡散領域１８が
当該アクセストランジスタの他方のソース・ドレイン領
域として用いられる。さらに不純物拡散領域１日は交互
に配置されて隣接するスタックトキャパシタ１７のメモ
リセルのアクセストランジスタにも共通に用いられる。

次に、スタックトキャパシタ１７を有するメモリセルに
ついて説明すると、上記半導体基板１１の表面には、共
通に用いられる不純物拡散領域１８にゲート電極３４を
挾んで対向し、当該アクセストランジスタのソース・ド
レイン領域として機能する不純物拡散領域３１が形成さ
れている。この不純物拡散領域３Ｉは、ゲート酸化ＩＰ
Ｊ３３および層間絶縁膜２５を開口して形成されたコン
タクトホール３２を介し、キャパシタ下部電極として機
能するスタック下部電極層３６と接続する。このスタッ
ク下部電極層３６の上部には、積層させて容量を形成す
るように誘電体層３７が形成され、さらに上記トレンチ
キャパシタ１６と共通の上部電極７１２３が積層されて
いる。

上記トレンチキャパシタ１６を有するメモリセルと上記
スタックトキャパシタ１７を有するメモリセルを交互に
配置してなる本実施例のメモリ装置は、さらに、この上
部電極層２３を被覆するように第２の層間絶縁膜３８が
形成され、その上部に上記ビット線１４が配設される構
造にな、ている。

次に、上述のような各メモリセルを有する本実３１１１
のメモリ装置の平面レイアウトの一例について第２図を
参照しながら説明する。

この第２図に示すように、各メモリセルの平面形状は、
各コンタクトホール１５からビット線方向（図中Ｘ方向
で示す。）に沿って輻Ｗ１のパターンとされ、各キャパ
シタの形成されるところの近傍で幅Ｗ２のパターンの拡
がりを有している。

各メモリセルは上述のようなトレンチキャパシタ１６を
有するメモリセルＴとスタックトキャパシタ１７を有す
るメモリセルＳとで上記コンタクＩ・ホール１５を中心
に向き合うようなパターンにされており、後述するよう
に、一対のメモリセルＴ。

Ｓが交互に配置されていることから、高密度化を図った
場合であってもリークの低減や容量の確保を実現できる
。

このような各メモリセルの形状を有する本実施例のメモ
リ装置は、隣のビット線（図示せず。）を用いるメモリ
セルの列では、そのメモリセルの位置が、およそそれぞ
れ１つのメモリセルのＸ方向の長さ分だけずれて配置さ
れている。このため、それぞれワード線は、上記一対の
メモリセルＴ。

Ｓでそれぞれアクセストランジスタのゲート電極であっ
たものが、隣のメモリセルの列では、素子分子ｅｄ　Ｈ
成上に集合されるように配される。そして、このように
ずれて各メモリセルＴ、Ｓが配置されることから、レイ
アウトのＸ方向のみならずＹ方向にもトレンチキャパシ
タ１６を有するメモリセルＴと、スタックトキャパシタ
１７を有するメモリセルＳが交互に配置されることにな
る。

このようなレイアウトををする本実施例のメモリａは、
第１に、トレンチキャパシタ１６同士の距離が大幅に長
くなり、トレンチキャパシタ１６間のリークを有効に防
止してデータの保持を行うことができる。すなわち、第
２図に示すように、トレンチキャパシタ１６とスタック
トキャパシタ１７のメモリセルが交互に配置されること
から、レイアウト上、例えばＹ方向でのトレンチキャパ
シタ１６ａ−トレンチキャパシタ１６ｂ間の距離１１が
最も短いトレンチキャパシタ１６間の距離となり、次い
でＸ及びＹ方向に対して角度を有するトレンチキャパシ
タ１６ｂ−１−レンチキャパシタ１６ｃ間の距＃１２が
その次に短いトレンチキャパシタ１６間の距離となる。

これは、仮にトレンチキャパシタのみでメモリセルを配
列した場合に最も短いトレンチキャパシタ間の距離を例
えば２μｍとすると、同じデザインルールで、本実施例
のようにトレンチキャパシタとスタックトキャパシタの
メモリセルを交互に配置する構造にすることで、キャパ
シタ間の最短距離を６μｍ程度と長くできることを示し
ている。このため、メモリ装置の高密度化を図った場合
であっても、メモリセルのトレンチキャパシタ１６間の
リークは有効に防止され、データを確実に保持すること
ができることになる。

また、このようなレイアウトを有する本実施例のメモリ
装置は、第２に、トレンチキャパシタ１６とスタックト
キャパシタ１７が交互に配置されており、そのトレンチ
キャパシタ１６とスタックトキャパシタ１７の間は立体
的に分離されることになる。すなわち、トレンチキャパ
シタ１６は、第１図に示すように、半導体基板１１に溝
を形成して形成され、他方スタックトキャパシタ１７は
、半導体基板１１より上部の眉間絶縁膜２５上に積層さ
れて形成される。このため、トレンチキャパシタ１６と
スタックトキャパシタ１７は、その上下方向で有効に分
離されることになり、これら両者の間のリーク等は問題
とならず、高密度化を図った場合であってもデータの保
持が確実なものとなる。

第３に、本実施例のメモリ装置は、上述のようにトレン
チキャパシタ１６とスタックトキャパシタ１７が交互に
配列されていることから、特にスタックトキャパシタ１
７のスタック下部電極層３６の面積を大きくしても当該
スタック下部電極層３６同士がぶつかり合うこともなく
、また、隣接するトレンチキャパシタのメモリセルＴの
ところまでもキャパシタの面積を拡げることができる。

例えば、従来のスタックトキャパシタのメモリセルのみ
を配列したメモリ装置では、キャパシタのサイズが１９
μｍ２であったものが、本実施例では同じルールで３８
μｍ２となり、およそ倍の容量を得ることができる。し
たがって、メモリ装置の高密度化を図った場合であって
も、スタックトキャパシタのセルの容量を十分に確保し
て、確実な情報の記憶が可能となる。

なお、上述の実施例における各メモリセルの平面パター
ンは限定されるものではなく、他の形状であっても良い
。また、本実施例のメモリ装置のレイアウトは、オーブ
ンビットライン方式のものとホールディトビットライン
方式のもののいずれにも用いることができる。また、ト
レンチキャパシタ１６やスタックトキャパシタ１７の細
部の構造は、他の構造とすることもできる。

第２の実施例 本実施例のメモリ装置は、第３図に示すように、コンタ
クトホール０を共通とする一対のメモリセルが同しキャ
パシタの型を存し、トレンチキャパシタのメモリセルＴ
とスタックトキャパシタのメモリセルＳとが交互に配置
される例である。

すなわち、本実施例のメモリ装置は、第３図に模式図で
示すように、一対のトレンチキャパシタを有するメモリ
セルＴ、ＴのＹ方向に隣接して、一対のスタックトキャ
パシタを有するメモリセルＳ、Ｓが配設されている。そ
して、一対のトレンチキャパシタを有するメモリセルＴ
、ＴのＸ方向に隣接して一対のスタックトキャパシタを
有するメモリセルＳ、Ｓが配設されている。

このため、例えば１つのトレンチキャパシタを有するメ
モリセルＴに着目してみると、隣接するメモリセルはス
タックトキャパシタを有するメモリセルＳ若しくはコン
タクトホールＱの領域となり、最も近い位置のトレンチ
キャパシタは斜め方向となって、その距離は長いものと
なり、リーク等に強い構造となっている。

また、スタックトキャパシタを有するメモリセ／Ｌ／Ｓ
についても同様にスタックトキャパシタのメモリセルＳ
同士は隣接せず、このためスタックトキャパシタの容量
を大きく採ることができる。さらに、スタックトキャパ
シタとトレンチキャパシタの間も立体的に分離している
ことは、上述の第１の実施例と同様であり、このような
構造のメモリ装置は、特に高密度化に適した構造となっ
ている。

なお、図中、斜線部はワード線であり、本実施例はオー
ブンビットライン方式向きのレイアウトとなっている。

第３の実施例 第３の実施例のメモリ装置は、第４図に示すように、４
つのメモリセルを１ブロツクとして汲い、トレンチキャ
パシタのメモリセルＴとスタックトキャパシタのメモリ
セルＳを交互に配設した例である。

本実施例のメモリ装置は、第４図に示すように、トレン
チキャパシタを有するメモリセルＴｌ、Ｔ２およびスタ
ックトキャパシタを有するメモリセルＳ１，３２からな
る４つのメモリセルが１つのブロックを形成して配置さ
れている。各ブロック列の間では、そのブロックが半ブ
ロック長稈、図中Ｘ方向にずれ、且つメモリセルＴ１と
メモリセルＳ１が置換され、メモリセルＴ２とメモリセ
ルＳ２が置換されたメモリセルの位置関係になっている
。したがって、本実施例のメモリ装置のレイアウトは、
例えばトレンチキャパシタのメモリセルＴ１は、Ｙ方向
では必ずスタックトキャパシタのメモリセルＳ２が隣接
し、Ｘ方向では必ずスタックトキャパシタのメモリセル
Ｓ１が隣接するようにされている。

このようなメモリセルＴ１．Ｔ２，３１．Ｓｌの配置か
らなる本実施例のメモリ装置は、トレンチキャパシタ同
士およびスタ・、クトキャバシク同士の距離を長く採る
ことができ、しかもこれらの組み合わせによって十分に
立体的に分離されることから、高密度化を図った場合で
あっても、情報の記憶を確実なものとすることができる
。

なお、図中、斜線部はワード線であり、本実施例はオー
ブンビットライン方式向き若しくはホールディトビット
ライン方式向きのレイアウトとなっている。

第４の実施例 本実施例は、第３の実施例の変形例であり、第５図に示
すように、１つのブロックを構成するメモリセルＴ１．
Ｔ２　、Ｓｌ、３２の配置を変形し、１つのブロック内
のトレンチキャパシタを有するメモリセルＴ１．Ｔ、が
コンタクトホール０を介して隣接し、スタックトキャパ
シタを有するメモリセルＳＬ＋３２が同じくコンタクト
ホール０を介して隣接する例である。

この第４図に示すようなレイアウトによっても上述の第
１〜第３の実施例のメモリ装置と同様に、トレンチキャ
パシタおよびスタックトキャパシタ同士の間′の距離を
長（することができ、且つ立体的にも分離されることか
ら、メモリ装置の高密度化を図った場合であっても、リ
ーク等を有効に防止し、容量を確保して確実な情報の記
憶を行うことが可能となる。

なお、図中、斜線部はワード線であり、本実施例はオー
ブンビットライン方式向きレイアウトとなっている。

Ｈ６発明の効果 本発明のメモリ装置は、上述のようにトレンチキャパシ
タのメモリセルとスタックトキャパシタのメモリセルを
交互に配する構造を有することから、）・レン（−キャ
パシタ同士やスタックトキャパシタ同士の間の距離を長
くとることができる。このため、Ｉ・レンチキャパシタ
間のリークを低減させることができ、各スタックトキャ
パシタの面積を大きくすることができる。そして、特に
メモリ装置の高密度化に有用な構造となっている。

【図面の簡単な説明】

第１図は本発明のメモリ装置の一例の部分断面図、第２
図はその本発明のメモリ装置の一例の平面図、第３図は
本発明のメモリ装置の他の例を示す模式図、第４図は本
発明のメモリ装置のさらに他の例を示す模式図、第５図
は本発明のメモリ装置のまた更に他の例を示す模式図で
ある。 １６・・・トレンチキャパシタ

Claims (1)

1. 【特許請求の範囲】 　１セル−１キャパシタ型のメモリセルを配列させてな
   るメモリ装置において、 各メモリセルのキャパシタは、トレンチキャパシタとス
   タックトキャパシタが交互に配されてなることを特徴と
   するメモリ装置。