JPH0281474A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関するものであり、特に、
複数のワード線、複数のビット線対、および上記各ワー
ド線と上記各ビット線内のうち一方のみの交差点に形成
されたスタックトキャパシタ型メモリセルを備えた半導
体記憶装置に関するものである。

［従来の技術］ 第５図は、特公昭６０−２７８４号公報に掲載されてい
る、従来のスタックトキャパシタ型メモリセルを具備す
る半導体記憶装置の・１′面図であり、第６図はその等
価回路図である。

第５図において、ワード線ＷＬｏ、ＷＬ、とビット線Ｂ
Ｌｏとの交差点にはスタックトキャパシタ型メモリセル
Ｃ８，Ｃ１が設けられるが、ワト線ＷＬ２．ＷＬ、とビ
ット線ＢＬｏとの交差点にはメモリセルは設けられない
。他方、ワード線ＷＬ２．ＷＬ、とビット線ＢＬｏとの
交差点にはスタック！・キャパシタ型メモリセルＣ２，
Ｃ，が設けられるが、ワード線ＷＬｏ、ＷＬ、とピント
線ＢＬｏとの交差点にはメモリセルは設けられない。つ
まり、ビット線方向では、２個おきに２０４ずつの交差
点にメモリセルが設けられている。

各メモリセルのキャパシタの電極（以下、ストレージノ
ードという）Ｅｏは、自分自身のワード線（ゲート）上
と、隣接するワード線上とに１ヒ成されており、その上
方からの投影形状は長方形をしている。また、メモリセ
ルのキャパシタの対向？ｔ　ｍ　Ｅ　＋はコンタクトホ
ールＣ０ＮＴを含むコンタクト領域を除く仝而に形成さ
れている。

ここで、ワード線はたとえばポリシリコンで形成され、
ストレージノードＥ。はだとえばポリシリコンで形成さ
れ、対向７１１ｉｔＭＥ＋はたとえばポリシリコンで形
成され、ビット線はたとえばアルミニウムて形成される
。

なお、Ｃ０ＮＴはビ・ソト線ＢＬｏ、ＢＬｏを゛１−導
体基板の不純物拡ｒｔ！ｉ領域、つまりメモリセルにお
けるＭＯＳ）ランジスタのソース／ドレインｆｌｒｌ域
に接続させるためのコンタクトホールである。

また、図中点線で示した部分は活性前職Ａであり、その
他の部分にはフィールド酸化膜かｊじ成されている。

第５図に示すスタックトキャバンタ１じメモリセルは、
第６図の等価回路図に示すようにフォルデッドビット線
をＨする装置に適用される。フォルプツトビット線とは
、第６図を参照して、センスアンプＳＡに接続された１
対のビット線かセンスアンプＳＡに対して同一側に配置
されているものである。

第７図は、第５図の■−■線に沿う断面図である。第７
図の断面図を用いて、１つのスタックトキャパシタ型メ
モリセルＣ１について詳細に説明する。

第７図においては、たとえばｐ−型半導体装置１上にフ
ィールド酸化膜（Ｓｉｎ２）’）を熱酸化により形成し
、次に、ゲート酸化膜３上にポリシリコンよりなるゲー
ト電極と一体構成のワード線ＷＬ、を形成し、しかる後
、自己整合によりソースおよびドレインとしてのｎ＋型
不純物拡散領域４．５を形成して、トランスファトラン
ジスタが形成されることになる。

さらに、ポリシリコンよりなるストレージノードＥ０が
、自分自身のワード線ＷＬ、の一部を構成するゲート電
極３と、隣接するワード線ＷＬ２上とに設けられている
。この場合、ストレージノードＥ。は不純物拡散領域５
に接触、つまり電気的に接続されている。さらに、スト
レージノードＥ、上に、絶縁層６を介して対向電極Ｅ１
を形成すると、キャパシタが形成されることになる。

上述のようにＩＭ成すると、隣接するワード線上にもキ
ャパシタを形成するので、より大きいキャパシタ容量が
得られ、これにより、フォルデッドビット線を有する半
導体記憶装置の高集積化、大容量化を可能としている。

［発明が解決しようとする課題］ 従来のフォルデッドビット線を有する半導体記憶装置は
、以上のように構成されている。しかしながら、第８図
を参照して（第８図は、第５図に示すスタックトキャパ
シタ型メモリセルＣ，、Ｃ２の付近の拡大図である。）
、ストレージノードＥ、は上方からの投影形状が長方形
型をしているので、面積の利用ロスが人さ（なっている
という問題点があった。

それゆえに、この発明は、面積の利用効率を上げて、ス
トレージノードの面積をより大きくとり、容量をより大
きくでき、容量を従来と同様とすればさらなる高集積化
が図れる半導体記憶装置を得ることを目的とする。

［課題を解決するための手段］ この発明にかかる半導体記憶装置は、段数のワード線、
複数のビット線対、および上記各ワード線と上記各ビッ
ト線対のうち一方のみの交差点に形成されたスタックト
キャパシタ型のメモリセルを備えるものである。そして
、メモリセルのキャパシタは、該メモリセルのトランス
ファトランジスタの一方のソース／ドレイン領域に接触
され、かつ該トランスファトランジスタのゲート電極を
一部となすワード線に対して上記一方のソース／ドレイ
ン領域側に隣接するワード線上に絶縁層を介して延在す
る導ｆｌＪｌを含んでいる。そして前記導電層は、上方
からの投影形状が矩形であり、上５己トランスファトラ
ンジスタのゲート電極を一部となすワード線に対して上
記一方のソース／ドレイン領域側にｖ４接するワード線
上に位置する第１の導電層部分と、上方からの投影形状
が矩形であり、上記トランスファトランジスタの一方の
ソース／ドレイン領域側に位置する第２の導電層部分と
、上記第１の導電層部分と上記第２の導電層部分の端部
を接続する第３の導電層部分と、を含んでいる。そして
、上記第１の導電層部分の投影形状における上記ワード
線方向の幅を、上記第２の導電層部分の投影形状におけ
る上記ワード線方向の幅よりも広くとっている。

本発明で用い得る上記第２の導電層部分の平面形状にお
けるビット線方向の長さは、上記第１の導電層部分の平
面形状におけるビット線方向の長さよりも、長くされて
いるのが好ましい。

また、上記第１の導電層部分および上記第２の導電層部
分の平面形状において（ｊする鋭角コーナ部の角が落さ
れているのが好ましい。

また、この発明の別の発明にかかる半導体記憶装置は、
・１乏行に配設された複数のワード線、複数のビット線
およびそれぞれが１つのトランジスタと１つのキャパシ
タとを有した段数のメモリセルを備えている。そして、
上記各メモリセルのトランジスタは、半導体基板活性領
域上にゲート絶縁膜を介して形成されたワード線の一部
であるゲート電極と、このゲート電極の両側に位置し、
上記半導体基板の活性領域に形成され、他方が上記ビッ
ト線に接続された１対のソース／ドレイン領域とを有し
ている。

上記各メモリセルのキャパシタは、上記トランジスタの
ゲート電極を構成するワード線と隣接し、かつゲート電
極との対向部分が゛ト導体基板の主面に形成されたフィ
ールド絶縁膜上に位置するワード線上に絶縁膜を介して
形成され、ワード線と直交する１対の対辺を有した第１
の導電層部分と、上記トランジスタの一方のソース／ド
レイン領域に接続され、ワード線と直交する１対の対辺
を有し、この１対の対辺間の間隔が上記第１の導電層部
分の１対の対辺間の間隔より狭い第２の導電層部分と、
上記第１の導電層部分の１対の対辺と上記第２の導電層
部分の１えＩの対辺間を結ぶ１対の斜辺を有する第３の
導電層部分とを有するストレージノード、このストレー
ジノード上に形成された絶縁膜およびこの絶縁膜上に形
成された対向電極を有している。

［作用］ 上述のとおり、第１の導電層部分の投影形状におけるワ
ード線方向の幅を、第２の導電層部分の投影形状におけ
るワード線方向の幅よりも広くとっているので、面積の
利用効率を上げるようにストレージノードの形状を変化
させることができる。

［実施例］ 第１図は、本発明の一実施例にかかる半導体記憶装置の
平面図である。その等価回路図および第１図におけるロ
ー■腺に沿う断面図は、それぞれ第６図および第７図と
同じであるので、その図示を省略する。第２図は、第１
図に示す半導体記憶装置の、スタックトキャパシタ型メ
モリセルＣＣ２の付近の拡大図である。

第１図、第２図、第６図および第７図を参照して、当該
半導体記憶装置は平行に配設された１夏数のワード線Ｗ
Ｌｏ、ＷＬ、、ＷＬ２．ＷＬ、　、複数のビット１ＢＬ
０．ＢＬｏおよびそれぞれか１つのトランジスタと１つ
のキャパシタを有した複数のメモリセルＣ８，Ｃ，、Ｃ
２，Ｃ，を備えている。各メモリセルのトランジスタは
、半導体記憶装置の活性領域Ａ上にゲート絶縁膜３を介
して形成されたワード線の一部であるゲート電極３と、
このゲート電極３の両側に位置し、上記゛ト導体話板の
活性領域Ａに形成され、他方が上記ビット線ＢＬｏに接
続された１対のソース／ドレイン領域４．５を有してい
る。各メモリセルのキャパシタは、上記トランジスタの
ゲート電極３を！１３１成するワード線ＷＬ、と隣接し
、かつゲート電極３との対向部分が半導体基板の主面に
形成されたフィルト絶縁膜２上に位置するワード線ＷＬ
２上に絶縁膜を介して形成され、ワード線ＷＬ２と直交
する１対の対辺を灯した第１の導電層部分１２と、上記
トランジスタの一方のソース・ドレイン領域４．５に接
続され、ワード線ＷＬ、と直交する１対の対辺を有し、
この１対の対辺間の間隔が前記第１の導電層部分１２の
１々・１の対辺間の間隔より狭い第２の導電層部分１３
と、第１の導電層部分１２の１対の対辺と第２の導７ｉ
層部分１３の１対の対辺間を結ぶ１対の斜辺を有する第
３の導電層部分１４とをＨするストレージノードＥ。。

、このストレージノードＥ。。土に形成された絶縁膜６
およびこの絶縁膜６上に形成された対向電極Ｅ、をＨし
ている。なお、その他の部分については、第５図に示す
従来例と同様であり、相当する部分には同一の参照番号
を付し、その説明を省略する。

第２図は、本発明の一実施例にかかる第１図に示す半導
体記憶装置の、スタックトキャパシタ型メモリセルＣ，
、Ｃ２の付近の拡大図である。

なお、第２図には、説明をわかりやすくするために、従
来の長方形型のストレージノードＥ。を２点鎖線で書き
入れているか、実際は、このようなストレージノードＥ
。が存在するわけてはない。

第２図を参１ＩＣｔ　Ｌで、ストレージノードＥ。０は
、その上方からの投影形状か矩形であり、トランスファ
トランジスタのゲー１−　？ｔＳ　極３を一部となすワ
ード線ＷＬ、に対して、ソース・ドレイン領域側に隣接
するワード線ＷＬ２上に位置する第１の導電層部分１２
と、その上方からの投影形状か力！形であり、トランス
ファトランジスタの一方のラス／ドレイン領域側（活性
領域Ａ側）に位置する第２の導電層部分１３と、上記第
１の導電層部分１２と上記第２の導電層部分１３の端部
を接続する第３の導電層部分１４を含んでいる。そして
、第１の導電層部分１２の上方からの投影形状における
ワード線ＷＬ２方向の幅を、第２の導電層部分１３の投
影形状におけるワード線ＷＬ、方向の幅よりも広くとっ
ている。実施例では、さらに、隣り合うストレージノー
ドＥ。ｏ、Ｅｏｏの間隔は、いずれの部分においても、
従来の隣り合う長方形ストレージノードＥｏ、Ｅ０の間
隔と同じになるように維持されている（隣り合うストレ
ージノードＥ。０の第３の導電層１４の斜面１４ａを１
１いに平行にすることにより可能となる。）。

さて、第２の導電層部分１３は、従来の長方形型ストレ
ージノードＥ０に比べて、その幅が減少しており、その
分、面積が減少している。しかし、第１の導電層部分１
２は、従来の長方形型ストレージノードＥ。に比べて、
その幅が増加しており、その分、面積が増加している。

それゆえ、全体的に見ると、ストレージノードＥ。０の
面積は、従来の長方形型ストレージノードＥ。に比較し
て、増大している。こうして、隣り合うストレージノー
ドＥ。。、Ｅｏｏの間隔を縮めることなく、ストレージ
ノードＥ。０の面積を増大させることができる。それゆ
えに、決まったメモリセル面積でより大きいキャパシタ
容量が得られるようになる。

逆に、キャパシタ容量を従来のものと同じにすれば、メ
モリセル面積は小さくでき、高集枯化が図れることにな
る。

第３図は、この発明の第２の実施例の平面図であり、ス
タックトキャパシタ型メモリセルＣＩ＋Ｃ２付近の拡大
図である。第２の実施例は、以下の点を除いて、第１図
および第２図に示す第１の実施例と同様であり、相当す
る部分には同一の参照符号を付し、その説明を省略する
。第２の実施−１が、第１の実施例と異なる点は、第１
の導電層部分１２および第２の導電層部分１３の投影形
状・において存する鋭角コーナ部１１の角か落されてい
る点である。このように、第２の実施例では、鋭角コー
ナ部１１の角が落されているため、鋭角コーナ部１１と
対向７ｉ極Ｅ、との間に電界集中か起こるのを防がれ、
鋭角コーナ部１１における耐圧性が向上されているもの
である。

第４図はこの発明の第３の実施例の平面図であり、スタ
ックトキャパシタ型メモリセルＣＣ２付近の拡大図であ
る。

第４図に示す実施例は、以下の点を除いて、第１図およ
び第２図に示す第１の実施例と同様であり、相当する部
分には同一の参照符号を付し、その説明を省略する。以
下、第３の実施例と第１の実施例との相違点を述べてい
く。

第１に異なる点は、第２の導電層部分１３の上方からの
投影形状におけるビット線ＢＬｏ方向の長さ麩１を、第
１の導電層部分１２の平面形状におけるビット線ＢＬｏ
方向の長さＣ２よりも、長くしている点である。

第２に異なる点は、第２の！Ｄ電層部分１３の上方から
の投影形状におけるワード線ＷＬ、方向の幅を、従来の
長方形ストレージノードＥ。の幅と同じにしている点で
ある。

第３に異なる点は、第１の導電層部分１２および第２の
導電層部分１３の上方からの投影形状において存する鋭
角コーナ部の角が落されている点である。このようにす
ることにより、上述のように、コーナ部の耐圧性が向上
する。

第４に異なる点は、隣接するストレージノードＥｔｌＯ
のコーナ部１１ａと第３の導電層部分１４の斜面１４ａ
とを＝ｒｉ行にしていることである。このようにするこ
とにより、隣り合うストレージノードＥ。Ｌ）＋ＥＬ）
。の間隔は、いずれの部分においても、従来の隣り合う
長方形型ストレージノードＥｏ、Ｅｏの間隔と同じにな
る。

さて、この第３の実施例では、ストレージノドＥ０゜の
ａ効面積は、第１の導電層部分１２の上方からの投影形
状におけるワード線ｗｔ、２方向の幅が増加した分だけ
、増加し、その結果、面積の利用効率が上昇する。それ
ゆえ、隣り合うストレージノードＥ。Ｏｒ　　ＥＧｏの
間隔を縮めることなく、より大きいキャパシタ容量が得
られるようになる。

以上、具体的な実施例を挙げて、この発明の半導体記憶
装置について説明したが、本発明は、その精神または主
要な特徴から逸脱することなく、他の色々な形で実施す
ることができる。それゆえ、前述の実施例はあらゆる点
で中なる例示にすぎず、限定的に解釈してはならない。

本発明の範囲は、特許請求の範囲によって示すものであ
って、明細書本文には何ら拘束されない。さらに、特ａ
′１請求の範囲の均等範囲に属する変形や変更は、すべ
て本ｆ明の範囲内のものである。

［発明の効果］ 以上説明したとおり、この発明によれば、ストレージノ
ードである導電層の上方からの投影形状を、該ストレー
ジノードのａ効面積をより大きくとれるように選べるの
で、面積の利用効率が上がり、決まったメモリセル面積
でより大きいキャパシタ容量が得られるという効果を奏
する。逆に、キャパシタ容量を従来のものと同じにすれ
ば、メモリセル面積は小さくでき、高集積化が図れると
いう効果を奏する。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の・１ｄ而図である。 第２図は、第１の実施例にかかる半導体記憶装置のスタ
ックトキャパシタ型メモリセル付近の拡大図である。 第３図は、本発明の第２の実施例の平面図であり、スタ
ックトキャパシタ型メモリセル付近の拡大図である。 第４図は、この発明の第３の実施例の平面図であり、ス
タックトキャパシタ型メモリセル付近の拡大図である。 第５図は、従来のフォルデッドビット線を有する半導体
記憶装置の平面図である。 第６図は、第５図に示す半導体記憶装置の等価回路図で
ある。 第７図は第５図の■−■線に沿う断面図である。 第８図は、第５図に示す従来の半導体記＋ｆ！、装置の
スタックトキャパシタ型メモリセル付近の拡大図である
。 図において、Ａは活性領域、ＷＬｏ−ＷＬ、はワード線
、ＢＬ、、ＢＬｏはビット線、ｃｏ−Ｃ１はメモリセル
、Ｅｏｏはストレージノード、１２は第１の導電層部分
、１３は第２の導電層部分、１４は第３の導電層部分で
ある。 なお、各図中、同一符号は同一またはＩｎ当部分を不す
。 第　１１Ｊ

Claims (4)

【特許請求の範囲】
1. （１）複数のワード線、複数のビット線対、および前記
   各ワード線と前記各ビット線対のうち一方のみの交差点
   に形成されたスタックトキャパシタ型メモリセルを備え
   、 メモリセルのキャパシタは、該メモリセルのトランスフ
   ァトランジスタの一方のソース／ドレイン領域に接触さ
   れ、かつ該トランスファトランジスタのゲート電極を一
   部となすワード線に対して前記一方のソース／ドレイン
   領域側に隣接するワード線上に絶縁層を介して延在する
   導電層を含み、前記導電層は、 上方からの投影形状が矩形であり、前記トランスファト
   ランジスタのゲート電極を一部となすワード線に対して
   前記一方のソース／ドレイン領域側に隣接するワード線
   上に位置する第１の導電層部分と、 上方からの投影形状が矩形であり、前記トランスファト
   ランジスタの一方のソース／ドレイン領域側に位置する
   第２の導電層部分と、 前記第１の導電層部分と前記第２の導電層部分の端部を
   接続する第３の導電層部分と、を含む半導体記憶装置に
   おいて、 前記第１の導電層部分の投影形状における前記ワード線
   方向の幅を、前記第２の導電層部分の投影形状における
   前記ワード線方向の幅よりも広くとったことを特徴とす
   る半導体記憶装置。
2. （２）前記第２の導電層部分の投影形状における前記ビ
   ット線方向の長さは、前記第１の導電層部分の投影形状
   における前記ビット線方向の長さよりも、長くされてい
   る、請求項１ 記載の半導体記憶装置。
3. （３）前記第１の導電層部分および前記第２の導電層部
   分の投影形状において存する鋭角コーナ部の角が落され
   ている、請求項１ 記載の半導体記憶装置。
4. （４）平行に配設された複数のワード線、複数のビット
   線およびそれぞれが１つのトランジスタと１つのキャパ
   シタとを有した複数のメモリセルを備え、 前記各メモリセルのトランジスタは、半導体基板の活性
   領域上にゲート絶縁膜を介して形成されたワード線の一
   部であるゲート電極と、このゲート電極の両側に位置し
   、前記半導体基板の活性領域に形成され、他方が前記ビ
   ット線に接続された１対のソース／ドレイン領域とを有
   し、 前記各メモリセルのキャパシタは、前記トランジスタの
   ゲート電極を構成するワード線と隣接し、かつゲート電
   極との対向部分が半導体基板の主面に形成されたフィー
   ルド絶縁膜上に位置するワード線上に絶縁膜を介して形
   成され、ワード線と直交する１対の対辺を有した第１の
   導電層部分と、前記トランジスタの一方のソース／ドレ
   イン領域に接続され、ワード線と直交する１対の対辺を
   有し、この１対の対辺間の間隔が前記第１の導電層部分
   の１対の対辺間の間隔より狭い第２の導電層部分と、前
   記第１の導電層部分の一方の対辺と第２の導電層部分の
   １対の対辺間を結ぶ１対の斜辺を有する第３の導電層部
   分とを有するストレージノード、前記ストレージノード
   上に形成された絶縁膜、および前記絶縁膜上に形成され
   た対向電極を有する、半導体記憶装置。