JP4837884B2 - Ｄｒａｍセル - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は半導体記憶素子に関するものであり、特に、ＤＲＡＭセルに関するものである。
【０００２】
【従来の技術】
集積回路メモリー素子は消費者、商業及び応用産業分野に広く使われている。当該技術分野の当業者に広く知られたように、集積回路メモリ素子はＤＲＡＭとＳＲＡＭに区分される。ＤＲＡＭ素子は貯蔵された情報を失わないためにリフレッシュが必要である。一方、 ＳＲＡＭはリフレッシュを要しない。当該技術分野の当業者によく知られたように、ＤＲＡＭメモリ素子はたまにＭＯＳトランジスタという電界效果トランジスタのようなトランジスタとキャパシタを含んで構成される。
【０００３】
半導体記憶素子のうちからＤＲＡＭ素子はセルアレイ領域及び前記セルアレイ領域を囲む周辺回路領域を含む。前記セルアレイ領域は行及び列に沿って２次元的に配列された複数個の活性領域を有し、一対のワードラインが前記各活性領域の上部を横切る。また、前記各活性領域の両端に各々第１及び第２ソース領域が形成され、前記一対のワードラインの間の活性領域に共通ドレイン領域が形成される。これによって、前記各活性領域に一対のアクセストランジスタが配置される。これに加えて、前記第１及び第２ソース領域上に各々第１及び第２セルキャパシタが形成される。前記第１及び第２セルキャパシタは各々前記第１及び第２ソース領域に電気的に接続される。結果的に、前記活性領域の各々に１対のセルが形成される。ここで、前記セルキャパシタの各々は前記第１または第２ソース領域に電気的に接続されたストレージノード、前記ストレージノード上に積層された誘電体膜及び前記誘電体膜上に積層されたプレート電極を含む。
【０００４】
通常のＤＲＡＭセルによれば、前記ストレージノードは平面的に示す時に、楕円形(ｏｖａｌ ｓｈａｐｅ) または長方形（ｒｅｃｔａｎｇｕｌａｒ ｓｈａｐｅ)を有する。すなわち、前記ストレージノードはそれの長さより短い幅を有する。通常に、前記ストレージノードの幅はそれの長さの１／２と同一である。これによって、前記セルキャパシタの容量を増加させるために、前記ストレージノードの高さを増加させれば、前記ストレージノードは前記ストレージノードの幅の方向に向けて倒れやすい。特に、前記ストレージノードが形成された半導体基板を回転させ、その表面に残存する洗浄液または脱イオン水を除去する場合に、前記ストレージノードはそれらの幅の方向に向けて倒れやすい。これによって、隣接したストレージノードが互いに電気的に連結されて２ビット不良などを発生させる。
【０００５】
日本国公開特許公報２０００−１５０８２４は上述の問題点を解決するために、正多角形(ｒｅｇｕｌａｒ ｐｏｌｙｇｏｎ−ｓｈａｐｅｄ) または円形(ｃｉｒｃｌｅ−ｓｈａｐｅｄ)のストレージノードを有する半導体素子を開示する。この半導体素子は行及び列に沿って２次元的に配列された複数個の活性領域を含む。前記活性領域は第１乃至第４活性領域で構成される。前記第１活性領域は前記行と平行なｘ軸及び前記列と平行なｙ軸に沿って各々第１ピッチ及び第２ピッチを有するように配置される。前記第２活性領域は前記第１活性領域が前記ｘ軸及びｙ軸に沿って各々前記第１ピッチの１／４及び前記第２ピッチの１／４だけ平行移動された位置に配列され、 前記第３活性領域は前記第１活性領域が前記ｘ軸及びｙ軸によって各々前記第１ピッチの２／４及び前記第２ピッチの２／４だけ平行移動された位置に配列する。これと同様に、前記第４活性領域は前記第１活性領域が前記ｘ軸及びｙ軸に沿って各々前記第１ピッチの ３／４及び前記第２ピッチの３／４だけ平行移動された位置に配列す。また、前記各活性領域の両端に各々第１及び第２ソース領域が形成される。前記第１及び第２ソース領域上にストレージノードが形成される。
【０００６】
前記日本国公開特許公報２０００−１５０８２４によれば、ビットラインパッド及びこれと隣接したストレージノードコンタクトホールの間の間隔が最小デザインルールより小さくて、前記ストレージノードコンタクトホールを形成する間整列余裕度を増加させにくい。これに加えて、前記活性領域に形成されるアクセスＭＯＳトランジスタの性能を向上させるためには、前記アクセスＭＯＳトランジスタのチャンネルの幅及びチャンネルの長さを増加させることが要求される。すなわち、前記活性領域と重畳されるワードラインの幅及び前記ワードラインと重畳される活性領域の幅を増加させることが要求される。しかし、前記日本国公開特許公報２０００−１５０８２４に開示された活性領域の配置図によれば、前記活性領域と重畳されるワードラインの幅及び前記ワードラインと重畳される活性領域の幅を増加させにくい。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、ストレージノードの幅及び長さの間の差を最小化させるのに適するＤＲＡＭセルを提供することにある。
【０００８】
本発明の他の課題は、ビットラインコンタクトホール及びこれと隣接したストレージノードコンタクトホールの間の間隔を最大化させるのに適するＤＲＡＭセルを提供することにある。
【０００９】
本発明のまた他の課題は、ストレージノードの幅及び長さの間の差を最小化させることができ、ビットラインコンタクトホール及びこれと隣接したストレージノードコンタクトホールの間の間隔を最大化させることができるＤＲＡＭセルの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明は、安定したストレージノードを有するＤＲＡＭセル及びその製造方法を提供する。
【００１１】
本発明の一様態によれば、前記ＤＲＡＭセルは半導体基板の所定の領域に形成されて活性領域を限定する素子分離領域を含む。前記活性領域に一対のアクセストランジスタ、すなわち第１及び第２ＭＯＳトランジスタが形成される。前記第１ＭＯＳトランジスタは前記活性領域の一端に形成された第１不純物領域を含み、前記第２ＭＯＳトランジスタは前記活性領域の他の端に形成された第２不純物領域を含む。前記第１不純物領域は前記第１ＭＯＳトランジスタのソース領域の役割を果たし、前記第２不純物領域は前記第２ＭＯＳトランジスタのソース領域の役割を果たす。前記第１及び第２ＭＯＳトランジスタを有する半導体基板上に第１及び第２ストレージノードが配置される。前記第１ストレージノードは前記第１不純物領域に電気的に接続され、前記第２ストレージノードは前記第２不純物領域に電気的に接続される。 前記第1 及び第2 ストレージノードの中心軸は各々前記第１及び第２不純物領域の中心点から前記活性領域の長さの方向と平行な方向に沿って所定の距離だけ離隔された第１及び第２地点を過ぎる。
【００１２】
前記第１及び第２ＭＯＳトランジスタは前記活性領域の上部を横切る一対のゲート電極、すなわち一対のワードラインを含む。前記ゲート電極は延長されて前記素子分離領域の上部を横切る。前記活性領域上の前記ゲート電極の幅は前記素子分離領域上の前記ゲート電極の幅より広いことが望ましい。また、前記ゲート電極と重畳される前記活性領域の幅は前記ソース領域の幅より広いことが望ましい。
【００１３】
前記第１及び第２不純物領域上に各々第１及び第２コンタクトプラグが配置されることができる。前記第１及び第２コンタクトプラグの中心軸は各々前記第１及び第２不純物領域の中心点を過ぎる。前記第１コンタクトプラグ及び前記第１ストレージノードの間に第１ストレージノードパッドが介在されることが望ましい。 これと同様に、前記第２コンタクトプラグ及び前記第２ストレージノードの間に第２ストレージノードパッドが介在されることが望ましい。前記第１ストレージノードパッドの中心軸は前記第１コンタクトプラグの中心軸及び前記第１ストレージノードの中心軸の間に位置する。また、前記第２ストレージノードパッドの中心軸は前記第２コンタクトプラグの中心軸及び前記第２ストレージノードの中心軸の間に位置する。
【００１４】
前記所定の距離は前記活性領域の中心点及び前記第１または第２ 不純物領域の中心点の間の距離より短い。一番望ましくは、前記第１ストレージノードの中心軸は前記第１不純物領域に隣接し、前記第２ＭＯＳトランジスタの反対側に位置した素子分離領域を過ぎ、前記第２ストレージノードの中心軸は前記第２ＭＯＳトランジスタのチャンネル領域を過ぎる。
【００１５】
前記第１及び第２ストレージノードは平面的に示す時に、正多角形または円形を有することが望ましい。これに加えて、前記第１及び第２ストレージノードはシリンダ型の断面またはボックス型の断面を有することができる。
【００１６】
本発明の一実施形態によれば、前記ＤＲＡＭセルは半導体基板に行及び列に沿って２次元的に配列された複数個の活性領域を含む。前記活性領域は第１及び第２活性領域で構成され、素子分離領域により限定される。前記第１活性領域は前記行と平行なｘ軸及び前記列と平行なｙ軸に沿って各々第１ピッチ及び第２ピッチを有する。 また、前記第２活性領域は前記第１活性領域が前記ｘ軸及び前記ｙ軸に沿って各々前記第１ピッチの１／２及び前記第２ピッチの１／２だけ平行移動された位置に配置される。前記第１活性領域の各々に第１及び第２ＭＯＳトランジスタが形成される。前記第１及び第２ＭＯＳトランジスタは直列に接続されるように配置される。これと同様に、前記第２活性領域の各々に第３及び第４ＭＯＳトランジスタが形成される。前記第３及び第４ＭＯＳトランジスタは直列に接続される。前記第１乃至第４ＭＯＳトランジスタを有する半導体基板上に第１乃至第４ストレージノードが配置される。前記第１及び第２ＭＯＳトランジスタは各々前記第１活性領域の両端に形成されて前記第１及び第２ＭＯＳトランジスタのソース領域の役割を果たす第１及び第２不純物領域を含む。これと同様に、前記第３及び第４ＭＯＳトランジスタは各々前記第２活性領域の両端に形成されて前記第３及び第４ＭＯＳトランジスタのソース領域の役割を果たす第３及び第４不純物領域を含む。前記第１乃至第４ストレージノードは各々前記第１乃至第４不純物領域に電気的に接続される。前記第１及び第２ストレージノードの中心軸は各々それらに接続された前記第１及び第２不純物領域の中心点から前記ｘ軸のマイナスの方向に向けて所定の距離だけ離隔された第１及び第２地点を過ぎる。 これとは異なり、前記第３及び第４ストレージノードの中心軸は各々それらに接続された前記第３及び第４不純物領域の中心点から前記ｘ軸のプラグの方向に向けて前記所定の距離だけ離隔された第３及び第４地点を過ぎる。
【００１７】
前記第１及び第２ＭＯＳトランジスタは前記第１活性領域の上部を横切る第１及び第２平行なゲート電極を含み、前記第３及び第４ＭＯＳトランジスタは前記第２活性領域の上部を横切る第３及び第４平行なゲート電極を含む。前記第１及び第２活性領域上の前記ゲート電極の幅は前記素子分離領域上の前記ゲート電極の幅より広いことが望ましい。これに加えて、前記ゲート電極と重畳される前記活性領域の幅は前記ソース領域の幅より広いことが望ましい。
【００１８】
前記第１乃至第４不純物領域上に各々第１乃至第４コンタクトプラグが配置されることができる。前記第１乃至第４コンタクトプラグの中心軸は各々前記第１乃至第４不純物領域の中心点を過ぎる。さらに、前記第１コンタクトプラグ及び前記第１ストレージノードの間に第１ストレージノードパッドが介在されることができ、前記第２コンタクトプラグ及び前記第２ストレージノードの間に第２ストレージノードパッドが介在されることができる。これと同様に、前記第３コンタクトプラグ及び前記第３ストレージノードの間に第３ストレージノードパッドが介在されることができ、前記第４コンタクトプラグ及び前記第４ストレージノードの間に第４ストレージノードパッドが介在されることができる。
【００１９】
前記第１ストレージノードパッドの中心軸は前記第１不純物領域の中心軸及びこれと電気的に接続された前記第１ストレージノードの中心軸の間に位置し、前記第２ストレージノードパッドの中心軸は前記第２不純物領域の中心軸及びこれと電気的に接続された前記第２ストレージノードの中心軸の間に位置する。また、前記第３ストレージノードパッドの中心軸は前記第３不純物領域の中心軸及びこれと電気的に接続された前記第３ストレージノードの中心軸の間に位置し、前記第４ストレージノードパッドの中心軸は前記第４不純物領域の中心軸及びこれと電気的に接続された前記第４ストレージノードの中心軸の間に位置する。
【００２０】
前記所定の距離は前記活性領域の中心点及びそれらの両端に形成された前記第１乃至第４不純物領域の中心点の間の距離より短い。前記第１ストレージノードの中心軸は前記第１不純物領域に隣接し、前記第２ＭＯＳトランジスタの反対側に位置した前記素子分離領域を過ぎ、前記第２ストレージノードの中心軸は前記第２ＭＯＳトランジスタのチャンネル領域を過ぎることが望ましい。また、前記第３ストレージノードの中心軸は前記第３ＭＯＳトランジスタのチャンネル領域を過ぎ、前記第４ストレージノードの中心軸は前記第４不純物領域に隣接し、前記第３ＭＯＳトランジスタの反対側に位置した前記素子分離領域を過ぎることが望ましい。
【００２１】
前記第１ピッチが前記第２ピッチの２倍の場合に、前記第１乃至第４ストレージノードは平面的に示す時に、正多角形または円形であることができる。前記第１乃至第４ストレージノードはシリンダ型の断面またはボックス型の断面を有することができる。
【００２２】
本発明の他の実施形態によるＤＲＡＭは、集積回路基板内の共通ドレイン領域と第1方向とその反対方向である第2方向のうちいずれか一つの方向に前記共通ドレイン領域から各々側面方向にオフセットされている、前記集積回路基板内の第１及び第２ソース領域を含む。前記集積回路基板上に形成されており、前記第１及び第２ソース領域のうちの各一つと電気的に連結されており、前記各々の第１及び第２ソース領域から第1方向に側面方向にオフセットされている、第１及び第２ストレージノードを含む。
【００２３】
本発明の他の実施形態によれば、前記集積回路基板上に形成されており、前記共通ドレイン領域と前記第１及び第２ソース領域のうちの各一つとの間に各々形成されている第１及び第２ゲート電極を含む。前記集積回路基板上に形成されており、前記第１及び第２ソース領域のうちの各一つとは近接し、前記共通ドレイン領域とは離れており、前記第１及び第２ソース領域に近接する第１及び第２ゲート電極より狭い幅を有する第３及び第４ゲート電極を含む。
【００２４】
本発明の他の実施形態によれば、前記集積回路基板上に形成されており、前記第１及び第２ソース領域のうちの各一つと電気的に連結されており、前記各々の第１及び第２ソース領域と側面方向に整列している、第１及び第２コンタクトプラグを含む。
【００２５】
本発明の他の実施形態によれば、前記集積回路基板上に形成されており、前記第１及び第２コンタクトプラグのうちの各一つと前記第１及び第２ストレージノードのうちの各一つとの間に各々形成されており、前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされている第１及び第２ストレージノードパッドを含む。
【００２６】
本発明の他の実施形態によれば、前記第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に前記第１ソース領域の中心軸と前記共通ドレイン領域の中心軸との間の距離より短い距離で側面方向にオフセットされている。本発明の他の実施形態によれば、前記第１ストレージノードの中心軸は前記第１ソース領域と前記共通ドレイン領域との間に位置し、前記第１及び第２ストレージノードは平面視して正多角形または円形である。
【００２７】
本発明のまた他の実施形態によるＤＲＡＭは、集積回路基板内の同一の間隔で離隔されて交番的に列をなしている複数個の第１及び第２活性領域を含む。前記第２活性領域は前記第１活性領域から側面オフセットされて各々の第２活性領域は二つの最隣接する第１活性領域から同一の間隔で離隔されている。前記第１活性領域各々は第１及び第２ソース領域と前記第１及び第２ソース領域との間の共通ドレイン領域を含む。前記第１及び第２ソース領域のうちの各一つは各々第１方向とその反対である第２方向に前記第１共通ドレイン領域から側面オフセットされている。前記第２活性領域各々は第３及び第４ソース領域と前記第３及び第４ソース領域との間の第２共通ドレイン領域を含む。前記第３及び第４ソース領域のうちの各一つは各々第１方向とその反対である第２方向に前記第２共通ドレイン領域から側面オフセットされている。
【００２８】
前記集積回路基板上に第１及び第２ストレージノードアレイが形成されている。前記第１及び第２ストレージノードのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結されている。前記各々の第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされている。前記集積回路基板上に第３及び第４ストレージノードアレイが形成されている。前記第３及び第４ストレージノードのうちの各一つは前記第３及び第４ソース領域のうちの各一つと電気的に連結されている。前記各々の第３及び第４ストレージノードは前記各々の第３及び第４ソース領域から前記第２方向に側面方向にオフセットされている。狭い幅と広い幅を有するゲート電極、コンタクトプラグ、ストレージノードパッド及び/またはストレージノードが本発明の他の実施形態を描くために提供される。
【００２９】
本発明のまた他の実施形態によるＤＲＡＭは、各々ソース領域を含む集積回路基板内のメモリーセルトランジスタアレイを含む。前記集積回路基板上に平面上正多角形または円形であり、前記ソース領域のうちの各一つと電気的に連結され、側面方向にオフセットされているストレージノードアレイを含む。コンタクトプラグアレイ、ストレージノードパッドアレイ及び/または前記した実施形態を説明するための様々なものが提供される。
【００３０】
本発明の他の様態によれば、前記ＤＲＡＭセルの製造方法は半導体基板の所定領域に素子分離領域を形成して複数個の活性領域を限定することを含む。前記活性領域は行及び列に沿って２次元的に配列した第１活性領域及び第２活性領域で構成される。前記第１活性領域は前記行と平行なｘ軸及び前記列と平行なｙ軸に沿って各々第１及び第２ピッチを有するように配列し、前記第２活性領域は前記第１活性領域が前記ｘ軸及び前記ｙ軸に沿って各々前記第１ピッチの１／２及び前記第２ピッチの１／２だけ平行移動された位置に形成される。前記第１活性領域の各々に第１及び第２ＭＯＳトランジスタを形成すると同時に前記第２活性領域の各々に第３及び第４ＭＯＳトランジスタを形成する。前記第１及び第２ＭＯＳトランジスタは直列接続されるように形成される。これと同様に、前記第３及び第４ＭＯＳトランジスタも直列接続されるように形成される。前記第１及び第２ＭＯＳトランジスタのソース領域に該当する第１及び第２不純物領域は各々前記第１活性領域の両端に形成され、前記第３及び第４ＭＯＳトランジスタのソース領域に該当する第３及び第４不純物領域は各々前記第２活性領域の両端に形成される。前記第１乃至第４ＭＯＳトランジスタを有する半導体基板上に前記第１乃至第４不純物領域に各々電気的に接続された第１乃至第４ストレージノードを形成する。前記第１及び第２ストレージノードの中心軸は各々それらに接続された前記第１及び第２不純物領域の中心点から前記ｘ軸のマイナスの方向に向けて所定の距離だけ離隔された第１及び第２地点を過ぎる。これとは異なり、前記第３及び第４ストレージノードの中心軸は各々それらに接続された前記第３及び第４不純物領域の中心点から前記ｘ軸のプラスの方向に向けて前記所定の距離だけ離隔された第３及び第４地点を過ぎる。
【００３１】
本発明の他の様態によるＤＲＡＭの製造方法は、集積回路基板内に共通ドレイン領域と第１及び第２ソース領域を形成し、前記第１及び第２ソース領域のうちの各一つは前記共通ドレイン領域から各々第１方向とその反対方向である第２方向に側面方向にオフセットされるように形成する。前記集積回路基板上に第１及び第２ストレージノードを形成すし、前記第１及び第２ストレージノードのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結されるように形成する。前記第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされるように形成する。
【００３２】
前記第１及び第２ソース領域を形成する以前に、前記集積回路基板上に第１乃至第４ゲート電極を形成する。前記第１及び第２ソース領域は前記第１及び第２ゲート電極の間に共通ドレインを形成することによって形成し、前記第３及び第１ゲート電極の間に第１ソース領域を形成し、前記第２及び第４ゲート電極の間に第２ソース領域を形成する。前記第３及び第４ゲート電極は前記第１及び第２ソース領域に近接する前記第１及び第２ゲート電極より幅を狭く形成する。
【００３３】
前記第１及び第２ストレージノードを形成する以前に、前記集積回路基板上に第１及び第２コンタクトプラグを形成し、前記第１及び第２コンタクトプラグのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結されるように形成する。前記第１及び第２コンタクトプラグは前記各々の第１及び第２ソース領域と側面（側面方向に）整列するように形成する。コンタクトプラグを形成した以後に、しかしストレージノードを形成する以前に、前記集積回路基板上に第１及び第２ストレージノードパッドを形成し、前記第１及び第２ストレージノードパッドのうちの各一つは前記第１及び第２コンタクトプラグのうちの各一つと前記第１及び第２ストレージノードのうちの各一つとの間に位置するように形成する。前記第１及び第２ストレージノードパッドは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされるように形成する。
【００３４】
本発明のまた他の様態によるＤＲＡＭの製造方法は、集積回路基板内に同一の間隔で離隔されて交番的に列をなしている複数個の第１及び第２活性領域を形成する。前記第２活性領域は前記第１活性領域から側面方向にオフセットされて各々の第２活性領域は二つの最隣接する第１活性領域から同一の間隔で離隔されるように形成する。前記第１活性領域と前記第１活性領域との間の第１共通ドレイン領域各々に第１及び第２ソース領域を形成する。前記第１及び第２ソース領域のうちの各一つは各々第１方向とその反対である第２方向に前記第１共通ドレイン領域から側面方向にオフセットされるように形成する。前記第２活性領域と前記第２活性領域との間の第２共通ドレイン領域各々に第３及び第４ソース領域を形成する。前記第３及び第４ソース領域のうちの各一つは各々第１方向とその反対である第２方向に前記第２共通ドレイン領域から側面方向にオフセットされるように形成する。
【００３５】
前記集積回路基板上に第１及び第２ストレージノードアレイを形成し、前記第１及び第２ストレージノードのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結され、前記各々の第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされるように形成する。前記集積回路基板上に第３及び第４ストレージノードを形成し、前記第３及び第４ストレージノードのうちの各一つは前記第３及び第４ソース領域のうちの各一つと電気的に連結されており、前記各々の第３及び第４ストレージノードは前記各々の第３及び第４ソース領域から前記第２方向に側面方向にオフセットされるように形成する。ゲート電極、コンタクトプラグ及び/またはストレージノードパッドも前記した発明を説明するために形成する。
【００３６】
本発明のまた他の様態によるＤＲＡＭの製造方法は、集積回路基板内にソース領域を含むメモリセルトランジスタアレイを形成する。前記集積回路基板上に平面上正多角形または円形であり、前記各々のソース領域と電気的に連結され、側面方向にオフセットされているストレージノードアレイを形成する。コンタクトプラグ及び/またはストレージノードパッドを前記した発明を説明するために形成する。
【００３７】
【発明の実施の形態】
以下、 添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここでの実施形態に限定されず、多様な形態に実施可能である。むしろ、本実施形態は本明細書が徹底で、完全になり、当業者に本発明の思想が十分に伝達されるために提供するものである。図面において、膜と領域の大きさ及び/または相対的大きさは明確性のために誇張されたものである。さらに、本明細書に開示されて説明される各実施形態は相補的導電型の実施形態をもちろん含む。同一の図面符号は明細書全体にわたって同一の構成要素を示す。
【００３８】
膜が他の膜または基板"上"にあると言及される場合に、それは他の膜または基板上に直接形成されることができるもの、またはそれらの間に第３の膜が介在されることができるものである。導電ラインの表面のような一部分が“外部の”と言及される場合に、それは他のどのようなものより集積回路の外部に近いということを意味する。さらに、本明細書において、“下の”のような相対的用語は図面に開示されたように、いずれか一つの膜、領域、基板及びベース膜との関係に比べて、他の膜や領域間の関係をもっと意味する。このような用語は図面で示したこと以外に、素子の他のことも含むために意図されたものである。結局、“直接”という用語は介在された要素がないことを意味することである。
【００３９】
本明細書において、多様な領域、膜及び/または部分を説明するために使われた第１、第２、第３などの用語が使われたにもかかわらず、このような領域、膜及び/または部分がこのような用語によって限定されるように解釈してはいけない。このような用語はいずれか一つの領域、膜及び/または部分を他の領域、膜及び/または部分と区分するために使われたものである。したがって、以下使われた第１領域、第１膜及び/または第１部分は本発明の要旨を逸脱しない範囲で、第２領域、第２膜及び/または第２部分として使われることができ、同一の理由により、第２領域、第２膜及び/または第２部分は第１領域、第１膜及び/または第１部分として使われることができる。
【００４０】
また、明細書で使われた“列”と“行”という用語は互いに直交しない二つの平行しない方向を示す。しかし、列と行はどの特定の水平方向や垂直方向を意味しない。
【００４１】
先に、本発明の一実施形態によるＤＲＡＭセルの構造を説明する。
【００４２】
図１は本発明の望ましい実施形態によるＤＲＡＭセルの平面図であり、図８及び図９は各々図１のI-I及び II-IIに沿って切断した断面図である。
【００４３】
図１、図８及び図９を参照すれば、半導体基板１の所定の領域に素子分離領域３が配置されて第１活性領域３ａ及び第２活性領域３ｂで構成された複数個の活性領域が限定される。前記第１活性領域３ａは行ｘ軸及び列ｙ軸に沿って２次元的に配列する。前記ｘ軸とｙ軸は異なる方向を示し、必ず互いに直交するのではない。前記第１活性領域３ａは前記ｘ軸及びｙ軸に沿って各々第１ピッチＰ１ 及び第２ピッチＰ２を有するように配列する。前記第２活性領域３ｂは前記第１活性領域３ａが前記ｘ軸及びｙ軸に沿って各々前記第１ピッチＰ１の１／２及び前記第２ピッチＰ２の１／２だけ平行移動された位置に配置される。
【００４４】
前記第１活性領域３ａを横切って第１及び第２ゲート電極７ａ、７ｂが配置される。また、前記第２活性領域３ｂを横切って第３及び第４ゲート電極７ｃ、７ｄが配置される。前記ゲート電極７ａ、７ｂ、７ｃ、７ｄは前記ｙ軸に沿って延長されてワードラインの役割を果たす。前記ゲート電極７ａ、７ｂ、７ｃ、７ｄ上にキャッピング絶縁膜パターン９が積層されることが望ましい。前記第１ゲート電極７ａ及びその上に積層されたキャッピング絶縁膜パターン９は第１ゲートパターン１０ａを構成し、前記第２ゲート電極７ｂ及びその上に積層されたキャッピング絶縁膜パターン９は第２ゲートパターン１０ｂを構成する。これと同様に、前記第３ゲート電極７ｃ及びその上に積層されたキャッピング絶縁膜パターン９は第３ゲートパターン１０ｃを構成し、前記第４ゲート電極７ｂ及びその上に積層されたキャッピング絶縁膜パターン９は第４ゲートパターン１０ｄを構成する。前記第１乃至第４ゲート電極７ａ、７ｂ、７ｃ、７ｄ及び前記活性領域の間にゲート絶縁膜５が介在する。
【００４５】
前記第１ゲート電極７ａと隣接し、前記第２ゲート電極７ｂの反対側に位置した前記第１活性領域３ａに第１不純物領域(図示しない)が形成され、前記第２ゲート電極７ｂと隣接し、前記第１ゲート電極７ａの反対側に位置した前記第１活性領域３ａに第２不純物領域１１ｂが形成される。すなわち、前記第１活性領域３ａの両端に各々第１及び第２ソース領域が形成される。これと同様に、前記第３ゲート電極７ｃと隣接し、前記第４ゲート電極７ｄの反対側に位置した前記第２活性領域３ｂに第３不純物領域１１ｃが形成され、前記第４ゲート電極７ｄと隣接し、前記第３ゲート電極７ｃの反対側に位置した前記第１活性領域３ａに第４不純物領域１１ｄが形成される。すなわち、前記第２活性領域３ｂの両端に各々第３及び第４ソース領域が形成される。これに加えて、前記第１及び第２ゲート電極７ａ、７ｂの間の前記第１活性領域３ａとともに前記第３及び第４ゲート電極７ｃ、７ｄの間の前記第２活性領域３ｂに共通ドレイン領域に該当する第５不純物領域１１ｅが形成される。結果的に、 前記第１活性領域３ａの各々に第１及び第２ＭＯＳトランジスタが形成され、前記第２活性領域３ｂの各々に第３及び第４ＭＯＳトランジスタが形成される。
【００４６】
図１、図８及び図９は集積回路基板１内に形成された共通ドレイン領域１１ｅと前記集積回路基板１内に形成された第１及び第２ソース領域１１ｃ、１１ｄを含むＤＲＡＭを示し、前記第１及び第２ソース領域１１ｃ、１１ｄのうちの各一つは前記共通ドレイン領域から各々第１及び反対の第２方向(図１及び図８で、各々左及び右の方向)に側面方向にオフセットされている。また、図１、図８及び図９は集積回路基板１内に形成された等間隔で離隔され、交番的に列をなしている複数個の第１及び第２ソース領域３ａ、３ｂを含む本発明の実施形態によるＤＲＡＭを示し、前記第２ソース領域３ｂは第１ソース領域３ａから側面方向にオフセットされて各々の第２活性領域３ｂは二つの最隣接する第１活性領域３ａから等間隔で離隔されている。前記各々の第１活性領域３ａは第１及び第２ソース領域と前記第１及び第２ソース領域との間の第１共通ドレインを含み、前記第１及び第２ソース領域のうちの各一つは前記共通ドレインから各々第１方向とその反対方向である第２方向に側面方向にオフセットされている。また、前記各々の第２活性領域は第３及び第４ソース領域と前記第３及び第４ソース領域との間の第２共通ドレイン領域を含み、前記第３及び第４ソース領域のうちの各一つは前記第２共通ドレインから前記各々の第１方向と第２方向に側面方向にオフセットされている。
【００４７】
前記活性領域上の前記ゲート電極７ａ、７ｂ、７ｃ、７ｄの幅は図１及び図８に示したように、前記素子分離領域３の前記ゲートパターンの幅より広いことが望ましい。これは、前記第１乃至第４ＭＯＳトランジスタのチャンネルの長さを最大化させることによって、ショートチャンネル効果(ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ)に起因するセルトランジスタの漏洩電流を抑制させるためである。すなわち、ＤＲＡＭ素子のリフレッシュ特性を改善させるためである。これに加えて、前記ゲート電極７ａ、７ｂ、７ｃ、７ｄと重畳される前記第１及び第２活性領域の幅は図１に示したように、前記第１乃至第４不純物領域(前記ソース領域)の幅より広いことが望ましい。これは、前記第１乃至第４ＭＯＳトランジスタのチャンネル幅を極大化させてセルトランジスタの電流駆動能力を向上させるためである。特に、前記素子分離領域３をトレンチ素子分離技術を使って形成する場合に、前記第１乃至第４ＭＯＳトランジスタのように小さいＭＯＳトランジスタは逆挟幅效果(ｉｎｖｅｒｓｅ ｎａｒｒｏｗ ｗｉｄｔｈ ｅｆｆｅｃｔ)に起因して低いしきい値電圧を有する。これによって、前記第１乃至第４ＭＯＳトランジスタのオフ電流を減少させにくい。結果的に、前記第１乃至第４ＭＯＳトランジスタのチャンネル幅を増加させることによって、リフレッシュ周期はもちろんセンシングマージンを増加させることができる。
【００４８】
図１、図８及び図９に示したように、第１及び第２ゲート電極７ａ、７ｂが形成されており、前記第１及び第２ゲート電極７ａ、７ｂのうちの各一つは共通ドレイン領域１１ｅと前記第１及び第２ソース領域１１ａ、１１ｂのうちの各一つとの間の集積回路基板１上に形成されており、図１、図８及び図９に示したように、前記第３及び第４ゲート電極７ｃ、７ｄが形成されており、前記第３及び第４ゲート電極７ｃ、７ｄのうちの各一つは前記第１及び第２ソース領域１１ａ、１１ｂのうちの各一つとは隣接し、前記共通ドレイン領域１１ｅとは離れている集積回路基板１上に形成されており、前記第３及び第４ゲート電極７ｃ、７ｄは前記第１及び第２ソース領域１１ａ、１１ｂに隣接する第１及び第２ゲート電極７ａ、７ｂ より幅が狭い。
【００４９】
前記第１乃至第４ゲートパターン１０ａ、１０ｂ、１０ｃ、１０ｄの側壁は絶縁膜スペーサ１３によって覆われることができる。前記スペーサ１３を有する半導体基板は第１層間絶縁膜１５によって覆われる。前記第１乃至第４不純物領域は各々前記第１層間絶縁膜１５の所定の領域を貫通する第１乃至第４コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄにより露出する。これに加えて、前記第５不純物領域１１ｅは第５コンタクトホール１７ｅによって露出されることができる。前記第１乃至第４コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄの中心軸は各々前記第１乃至第４不純物領域の中心点を通るのが望ましい。前記第１乃至第５コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅは各々第１乃至第５コンタクトプラグ(図示しない。１９ｂ、１９ｃ、１９ｄ、１９ｅ)で満たされる。ここで、前記各活性領域は図１に示したように、それらの中心部(共通ドレイン領域)から前記ｙ軸のプラスの方向に沿って延長された突出部を有することが望ましい。これによって、前記第５コンタクトプラグ１９ｅは延長されて前記突出部を覆う。
【００５０】
図１、図８及び図９に示したように、前記集積回路基板１上には第１及び第２コンタクトプラグ１９ａ、１９ｂが形成されており、前記第１及び第２コンタクトプラグ１９ａ、１９ｂのうちの各一つは前記第１及び第２ソース領域１１ａ、１１ｂのうちの各一つと電気的に連結され、前記第１及び第２コンタクトプラグは前記各々の第１及び第２ソース領域と側面方向に整列している。また、図１、図８及び図９に示したように、前記集積回路基板１上に第３及び第４コンタクトプラグ１９ｃ、１９ｄが形成されており、前記第３及び第４コンタクトプラグ１９ｃ、１９ｄのうちの各一つは前記第３及び第４ソース領域１１ｃ、１１ｄのうちの各一つと電気的に連結され、前記第３及び第４コンタクトプラグは前記各々の第３及び第４ソース領域と側面方向に整列している。
【００５１】
前記第１乃至第５コンタクトプラグを有する半導体基板は第２層間絶縁膜２０ｃによって覆われる。前記第２層間絶縁膜２０ｃは順次に積層された下部エッチング阻止膜２０ａ及び絶縁膜２０ｂを含むことができる。前記第５コンタクトプラグ１１ｅは前記第２層間絶縁膜２０ｃを貫通するビットラインコンタクトホール(図示しない)によって露出される。前記第２層間絶縁膜２０ｃ上に複数個の平行なビットライン２１が配置される。前記ビットライン２１は前記ビットラインコンタクトホールを通じて前記第５コンタクトプラグ１１ｅと電気的に接続される。前記ビットライン２１は前記ｘ軸と平行に配置される。また、前記ビットライン２１は前記活性領域の間の前記素子分離領域３の上部を横切るように配置されることが望ましい。 前記ビットライン２１上にビットラインキャッピング膜パターン２３が積層されることが望ましい。前記ビットライン２１及びその上の前記ビットラインキャッピング膜パターン２３はビットラインパターン２４を構成する。 前記ビットラインパターン２４の側壁はビットラインスペーサ２５によって覆われることが望ましい。
【００５２】
前記ビットラインスペーサ２５を有する半導体基板は第３層間絶縁膜２７によって覆われる。前記第１乃至第４コンタクトプラグは各々前記第３及び第２層間絶縁膜２７、２０ｃを貫通する第１乃至第４ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄと接触する。前記第１及び第２ストレージノードパッド３１ａ、３１ｂは各々前記第１及び第２コンタクトホール１７ａ、１７ｂの中心点から前記ｘ軸のマイナスの方向に向けて延長されるように配置される。これと異なり、前記第３及び第４ストレージノードパッド３１ｃ、３１ｄは各々前記第３及び第４コンタクトホール１７ｃ、１７ｄの中心点から前記ｘ軸のプラスの方向に向けて延長されるように配置される。
【００５３】
図１、図８及び図９に示したように、前記集積回路基板１上には第１及び第２ストレージノードパッド３１ａ、３１ｂが形成されており、前記１及び２ストレージノードパッド３１ａ、３１ｂのうちの各一つは前記第１及び第２コンタクトプラグ１９ａ、１９ｂのうちの各一つと前記第１及び第２ストレージノード３９ａ、３９ｂのうちの各一つとの間に位置し、前記第１及び第２ストレージノードパッドは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされている。また、図１、図８及び図９に示したように、前記集積回路基板１上には第３及び第４ストレージノードパッド３１ｃ、３１ｄが形成されており、前記３及び第４ストレージノードパッド３１ｃ、３１ｄのうちの各一つは前記第３及び第４コンタクトプラグ１９ｃ、１９ｄのうちの各一つと前記第３及び４ストレージノード３９ｃ、３９ｃのうちの各一つとの間に位置する。前記第３及び第４ストレージノードパッド３９ｃ、３９ｄは前記各々の第３及び第４ソース領域１１ｃ、１１ｄから前記第２方向に側面方向にオフセットされている。ここでの側面方向にオフセットは素子製造の時に示すオフセットされる量を超過する意図した側面方向にでオフセットされることを意味する。
【００５４】
前記第１乃至第４ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄを有する半導体基板は第４層間絶縁膜３６によって覆われる。前記第４層間絶縁膜３６は順次に積層された上部エッチング阻止膜３３及び犠牲絶縁膜３５を含むことができる。前記第１乃至第４ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄは各々前記第４層間絶縁膜３６を貫通する第１乃至第４ストレージノードコンタクトホール(図示しない、３７ｂ、３７ｃ、３７ｄ)によって露出される。前記第１乃至第４ストレージノードコンタクトホール内に各々第１乃至第４ストレージノード３９ａ、３９ｂ、３９ｃ、３９ｄが配置される。
【００５５】
前記第１及び第２ストレージノード３９ａ、３９ｂの中心軸は各々前記第１及び第２コンタクトホール１７ａ、１７ｂの中心点から前記ｘ軸のマイナスの方向に向けて所定の距離だけ離隔された第１及び第２地点Ａ、Ｂを通る。ここで、前記所定の距離は前記活性領域の中心点及びこれらと隣接した前記第１コンタクトホール１７ａの中心点(または前記第２コンタクトホールの中心点)の間の距離より短い。また、図１に示したように、前記第１及び第２ＭＯＳトランジスタのチャンネルの長さを増加させるために、前記第１活性領域３ａの長さが増加した場合に、前記第１コンタクトホール１７ａの中心軸及び前記第１ストレージノード３９ａの中心軸の間の距離は前記第２コンタクトホール１７ｂの中心軸及び前記第２ストレージノード３９ｂの中心軸の間の距離と異なることができる。ここでの距離は素子の製造時に示すオフセットされる距離を超える、意図した距離を意味する。
【００５６】
図１、図８及び図９に示したように、前記集積回路基板１上には第１及び第２ストレージノード３９ａ、３９ｂが形成されており、前記第１及び第２ストレージノードのうちの各一つは前記第１及び第２ソース領域１１ａ、１１ｂのうちの各一つと電気的に連結され、前記第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされている。また、図１、図８及び図９に示したように、前記集積回路基板１上には第３及び第４ストレージノード３９ｃ、３９ｄが形成されており、前記第３及び第４ストレージノードのうちの各一つは前記第３及び第４ソース領域１１ｃ、１１ｄのうちの各一つと電気的に連結され、前記第３及び第４ストレージノードは前記各々の第３及び第４ソース領域から前記第２方向に側面方向にオフセットされている。
【００５７】
望ましくは、本発明の一実施形態によれば、前記第１ストレージノード３９ａの中心軸は前記第１活性領域と隣接し、前記第２ＭＯＳトランジスタの反対側に位置した前記素子分離領域を過ぎ、前記第２ストレージノード３９ｂの中心軸は前記第２ＭＯＳトランジスタのチャンネル領域を通る。さらに具体的に、前記第１ストレージノードパッド３１ａの中心軸は前記第１ストレージノード３９ａの中心軸及び前記第１コンタクトホール１７ａの中心軸の間に位置し、前記第２ストレージノードパッド３１ｂの中心軸は前記第２ストレージノード３９ｂの中心軸及び前記第２コンタクトホール１７ｂの中心軸の間に位置する。ここで、前記中心軸はｘ−ｙ平面(ｘ−ｙ ｐｌａｎｅ)に対して垂直な法線(ｎｏｒｍａｌ ｌｉｎｅｓ)である。
【００５８】
一方、前記第３及び第４ストレージノード３９ｃ、３９ｄの中心軸は各々前記第３及び第４コンタクトホール１７ｃ、１７ｄの中心点から前記ｘ軸のプラスの方向に向けて前記所定の距離だけ離隔された第３及び第４地点Ｃ、Ｄを通る。また、図１に示したように、前記第３及び第４ＭＯＳトランジスタのチャンネルの長さを増加させるために、前記第２活性領域３ｂの長さが増加した場合に、前記第３コンタクトホール１７ｃの中心軸及び前記第３ストレージノード３９ｃの中心軸の間の距離は前記第４コンタクトホール１７ｄの中心軸及び前記第４ストレージノード３９ｄの中心軸の間の距離と異なることができる。望ましくは、前記第３ストレージノード３９ｃの中心軸は前記第３ＭＯＳトランジスタのチャンネル領域を過ぎ、前記第４ストレージノード３９ｄの中心軸は前記第４活性領域と隣接し、前記第３ＭＯＳトランジスタの反対側に位置した前記素子分離領域を通る。さらに具体的に、前記第３ストレージノードパッド３１ｃの中心軸は前記第３ストレージノード３９ｃの中心軸及び前記第３コンタクトホール１７ｃの中心軸の間に位置し、前記第４ストレージノードパッド３１ｄの中心軸は前記第４ストレージノード３９ｄの中心軸及び前記第４コンタクトホール１７ｄの中心軸の間に位置する。
【００５９】
図１、図８及び図９に示したように、本発明の実施形態において、第１及び第２ストレージノード３９ａ、３９ｂは前記各々の第１及び第２ソース領域１１ａ、１１ｂから前記第１方向に側面方向にオフセットされており、側面方向にオフセット距離は前記第１ソース領域１１ａの中心軸と前記第１共通ドレイン領域の中心軸との間の距離より小さく、また第３及び第４ストレージノード３９ｃ、３９ｄは前記各々の第３及び第４ソース領域１１ｃ、１１ｄから前記第２方向に側面方向にオフセットされており、側面方向にオフセット距離は前記第３ソース領域１１ｃの中心軸と前記第２共通ドレイン領域１１ｅの中心軸との間の距離より短い。また、前記第１ストレージノード３９ａの中心点Ａは前記第１ソース領域１９ａと前記第１共通ドレイン領域との間に位置し、前記第３ストレージノード３９ｃの中心点Ｃは前記第４ソース領域１１ｄと前記第２共通ドレイン領域との間に位置する。
【００６０】
上述のように配列されたストレージノードの中心軸は互いに同一の間隔を有することができる。これによって、前記ストレージノードの平面図を正多角形または円形に近い形態で設計することが可能である。特に、前記第１ピッチＰ１が前記第２ピッチＰ２の２倍の場合に、前記ストレージノードの平面図は正多角形または円形を有することができる。したがって、前記ストレージノードが倒れる現象を顕著に防止することができる。
【００６１】
本発明の一実施形態によれば、第１乃至第４ストレージノードは平面上正多角形または円形である。さらに、前記第１乃至第４ストレージノードは各々の最隣接ストレージノードと等間隔で離隔されている
【００６２】
次に、本発明の一実施形態によるＤＲＡＭセルの製造方法を説明する。
【００６３】
図１、図２及び図３を参照すれば、半導体基板１の所定の領域に素子分離領域３を形成して、２次元的に配列された第１及び第２活性領域３ａ、３ｂを限定する。前記素子分離領域３は通常のトレンチ素子分離技術を使って形成することができる。前記第１活性領域３ａは図１に示したように、ｘ軸及びｙ軸に沿って各々第１及び第２ピッチＰ１、Ｐ２を有するように限定される。また、前記第２活性領域３ｂは前記第１活性領域３ａが前記ｘ軸及びｙ軸に沿って各々前記第１ピッチＰ１の１／２及び前記第２ピッチＰ２の１／２だけ平行移動された位置に限定される。
【００６４】
図１、図２及び図３に示したように、集積回路基板１内に等間隔で離隔され、交番的に列をなす第１及び第２活性領域３ａ、３ｂを形成する。この時に、前記第２活性領域３ｂは前記第１活性領域３ａから側面方向にオフセットされて各々の第２活性領域が二つの最隣接する第１活性領域から等間隔で離隔されるように形成する。
【００６５】
前記活性領域３ａ、３ｂ上にゲート絶縁膜５を形成する。前記ゲート絶縁膜５を有する半導体基板上にゲート導電膜及びキャッピング絶縁膜を順次に形成する。前記キャッピング絶縁膜は通常の層間絶縁膜で形成されるシリコン酸化膜に対してエッチング選択比を有する絶縁膜、例えば、シリコン窒化膜で形成することが望ましい。
【００６６】
前記キャッピング絶縁膜及びゲート導電膜を連続してパターニングして前記各活性領域の上部を横切る第１乃至第４ゲートパターン１０ａ、１０ｂ、１０ｃ、１０ｄを形成する。ここで、前記第１及び第２ゲートパターン１０ａ、１０ｂは前記第１活性領域３ａの上部を横切り、前記第３及び第４ゲートパターン１０ｃ、１０ｄは前記第２活性領域３ｂの上部を横切る。前記第１ゲートパターン１０ａの各々は順次に積層された第１ゲート電極７ａ及びキャッピング絶縁膜パターン９を含み、前記第２ゲートパターン１０ｂの各々は順次に積層された第２ゲート電極７ｂ及びキャッピング絶縁膜パターン９を含む。これと同様に、前記第３ゲートパターン１０ｃの各々は順次に積層された第３ゲート電極７ｃ及びキャッピング絶縁膜パターン９を含み、前記第４ゲートパターン１０ｄの各々は順次に積層された第４ゲート電極７ｄ及びキャッピング絶縁膜パターン９を含む。前記パターニング工程は前記活性領域と重畳される前記ゲート電極の幅Ｗ１は前記素子分離領域３と重畳される前記ゲート電極の幅Ｗ２より広く実施されることが望ましい。
【００６７】
前記ゲートパターン１０ａ、１０ｂ、１０ｃ、１０ｄ及び前記素子分離領域３をイオン注入マスクとして使って前記活性領域の内部に不純物を注入して第１乃至第５不純物領域(図示しない。１１ｂ、１１ｃ、１１ｄ、１１ｅ)を形成する。前記第１及び第２不純物領域は各々前記第１活性領域３ａの両端に形成され、前記第３及び第４不純物領域１１ｃ、１１ｄは各々前記第２活性領域３ｂの両端に形成される。また、前記第５不純物領域１１ｅは前記第１及び第２ゲート電極７ａ、７ｂの間の前記第１活性領域３ａとともに前記第３及び第４ゲート電極７ｃ、７ｄの間の前記第２活性領域３ｂ内に形成される。これによって、前記第１活性領域３ａの各々に第１及び第２ＭＯＳトランジスタが形成され、前記第２活性領域３ｂの各々に第３及び第４ＭＯＳトランジスタが形成される。
【００６８】
したがって、前記第１活性領域各々には第１及び第２ソース領域が形成され、前記第１及び第２ソース領域の間には第１共通ドレイン領域が形成され、前記第１及び第２ソース領域のうちの各一つは前記共通ドレイン領域から各々第１方向とその反対方向である第２方向に側面方向にオフセットされる。前記第２活性領域各々には第３及び第４ソース領域が形成され、前記第３及び第４ソース領域の間には第２共通ドレイン領域が形成され、前記第３及び第４ソース領域のうちの各一つは前記共通ドレイン領域から前記各々の第１方向と第２方向に側面方向にオフセットされる。
【００６９】
前記第１不純物領域は前記第１ＭＯＳトランジスタのソース領域の役割を果たし、前記第２不純物領域１１ｂは前記第２ＭＯＳトランジスタのソース領域の役割を果たす。これと同様に、前記第３不純物領域１１ｃは前記第３ＭＯＳトランジスタのソース領域の役割を果たし、前記第４不純物領域１１ｄは前記第４ＭＯＳトランジスタのソース領域の役割を果たす。これに加えて、前記第１活性領域３ａ内の前記第５不純物領域１１ｅは前記第１及び第２ＭＯＳトランジスタの共通ドレイン領域の役割を果たし、前記第２活性領域３ｂ内の前記第５不純物領域１１ｅは前記第３及び第４ＭＯＳトランジスタの共通ドレイン領域の役割を果たす。続けて、前記ゲートパターン１０ａ、１０ｂ、１０ｃ、１０ｄの側壁上に通常の方法を使って絶縁膜スペーサ１３を形成する。前記絶縁膜スペーサ１３は前記キャッピング絶縁膜と同一の絶縁膜で形成することが望ましい。
【００７０】
図１、図４及び図５を参照すれば、前記スペーサ１３を有する半導体基板上に第１層間絶縁膜１５を形成する。前記第１層間絶縁膜１５をパターニングして前記第１乃至第５不純物領域を各々露出させる第１乃至第５コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅを形成する。前記第１乃至第５コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅを形成する間、前記キャッピング絶縁膜パターン９ 及び前記スペーサ１３はエッチング阻止膜の役割を果たす。すなわち、前記第１乃至第５コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅは自己整列コンタクト技術を使って形成することができる。前記第１乃至第５コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ内に各々通常の方法を使って第１乃至第５コンタクトプラグ(図示しない。１９ｂ、１９ｃ、１９ｄ、１９ｅ)を形成する。
【００７１】
前記第１乃至第５コンタクトプラグ(図示しない。１９ｂ、１９ｃ、１９ｄ、１９ｅ)を有する半導体基板上に第２層間絶縁膜２０ｃを形成する。前記第２層間絶縁膜２０ｃは下部エッチング阻止膜２０ａ及び絶縁膜２０ｂを順次に層させて形成することが望ましい。前記下部エッチング阻止膜２０ａは前記絶縁膜２０ｂ、第１層間絶縁膜１５及びコンタクトプラグ１９ｂ、１９ｃ、１９ｄ、１９ｅに対してエッチング選択比を有する絶縁膜で形成する。例えば、前記下部エッチング阻止膜２０ｃはシリコン窒化膜で形成することができる。次に、前記第２層間絶縁膜２０ｃをパターニングして前記第５コンタクトプラグ１９ｅを露出させるビットラインコンタクトホール（図示しない）を形成する。
【００７２】
前記第２層間絶縁膜２０ｃ上に前記ビットラインコンタクトホールを覆う複数個の平行なビットラインパターン２４を形成する。前記ビットラインパターン２４の各々は順次に積層されたビットライン２１及びビットラインキャッピング膜パターン２３を含む。前記ビットライン２１は前記ビットラインコンタクトホールを通じて前記第５コンタクトプラグ１９ｅと電気的に接続される。また、前記ビットラインパターン２４は前記ゲート電極７ａ、７ｂ、７ｃ、７ｄの上部を横切るように形成される。前記ビットラインパターン２４の側壁上に通常の方法を使ってビットラインスペーサ２５を形成する。前記ビットラインキャッピング膜パターン２３及び前記ビットラインスペーサ２５は前記ゲートスペーサ１３及びゲートキャッピング膜パターン９と同一の絶縁膜で形成することが望ましい。
【００７３】
図１、図６及び図７を参照すれば、前記ビットラインスペーサ２５を含む半導体基板上に第３層間絶縁膜２７を形成する。前記第３層間絶縁膜２７及び前記絶縁膜２０６ｂを連続してパターニングして前記第１乃至第４コンタクトプラグ上部に各々第１乃至第４予備ストレージノードパッドコンタクトホールを形成する。前記第１及び第２予備ストレージノードパッドコンタクトホールは各々前記第１及び第２不純物領域の中心軸から前記ｘ軸のマイナスの方向に向けてシフトされた中心軸を有するように形成される。これによって、前記第１予備ストレージノードパッドコンタクトホールは前記第４ ゲート電極７ｄの上部の前記下部エッチング阻止膜２０ａを露出させることができ、前記第２予備ストレージノードパッドコンタクトホールは前記第２ゲート電極７ｂの上部の前記下部エッチング阻止膜２０ａを露出させることができる。
【００７４】
一方、第３及び第４予備ストレージノードパッドコンタクトホールは各々前記第３及び第４不純物領域の中心軸から前記ｘ軸のプラスの方向に向けてシフトされた中心軸を有するように形成される。これによって、前記第３予備ストレージノードパッドコンタクトホールは前記第３ゲート電極７ｃの上部の前記下部エッチング阻止膜２０ａを露出させることができ、前記第４予備ストレージノードパッドコンタクトホールは前記第１ゲート電極７ａの上部の前記下部エッチング阻止膜２０ａを露出させることができる。
【００７５】
続けて、前記第１乃至第４予備ストレージノードパッドコンタクトホールにより露出された前記下部エッチング阻止膜２０ａを選択的にエッチングして前記第１乃至第４コンタクトプラグを各々露出させる第１乃至第４ストレージノードパッドコンタクトホールを形成する。前記第１乃至第４ストレージノードパッドコンタクトホール内に各々第１乃至第４ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄを形成する。
【００７６】
図１、図８及び図９を参照すれば、前記第１乃至第４ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄを有する半導体基板上に第４層間絶縁膜３６を形成する。前記第４層間絶縁膜３６は上部エッチング阻止膜３３及び犠牲絶縁膜３５を順次に積層させて形成することが望ましい。前記上部エッチング阻止膜３３は前記犠牲絶縁膜３５、前記ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄ及び前記第３層間絶縁膜２７に対してエッチング選択比を有する絶縁膜、例えばシリコン窒化膜で形成することが望ましい。また、前記犠牲絶縁膜３５はシリコン酸化膜で形成することが望ましい。
【００７７】
前記犠牲絶縁膜３５及び前記上部エッチング阻止膜３３を連続してパターニングして前記第１乃至第４ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄを各々露出させる第１乃至第４ストレージノードコンタクトホール(図示しない。３７ａ、３７ｂ、３７ｃ、３７ｄ)を形成する。前記第１及び第２ストレージノードコンタクトホールは各々前記第１及び第２ストレージノードパッド３１ａ、３１ｂの中心軸から前記ｘ軸のマイナスの方向に向けてシフトされた第１及び第２地点Ａ、Ｂを過ぎる中心軸(図示しない)を有するように形成される。また、前記第３及び第４ストレージノードコンタクトホール３７ｃ、３７ｄは各々前記第３及び第４ストレージノードパッド３１ｃ、３１ｄの中心軸から前記ｘ軸のプラスの方向に向けてシフトされた第３及び第４地点Ｃ、Ｄを過ぎる中心軸４１ｃ、４１ｄを有するように形成される。さらに具体的に、前記第１中心軸は前記第１不純物領域と隣接し、前記第２ＭＯＳトランジスタの反対側に位置した素子分離領域を過ぎることができ、前記第２中心軸は前記第２ＭＯＳトランジスタのチャンネル領域を過ぎることができる。前記第３中心軸４１ｃは前記第３ＭＯＳトランジスタのチャンネル領域を過ぎることができ、前記第４中心軸４１ｄは前記第４不純物領域１１ｄと隣接し、前記第３ＭＯＳトランジスタの反対側に位置した素子分離領域を過ぎることができる。
【００７８】
続けて、通常の方法を使って前記第１乃至第４ストレージノードコンタクトホール内に各々第１乃至第４ストレージノード３９ａ、３９ｂ、３９ｃ、３９ｄを形成する。前記ストレージノード３９ａ、３９ｂ、３９ｃ、３９ｄはシリンダ型の断面またはボックス型の断面を有することができる。また、前記第１乃至第４ストレージノード３９ａ、３９ｂ、３９ｃ、３９ｄはそれらの中心軸が互いに同一の間隔で離隔されるように配列されることができる。これによって、前記第１ピッチＰ１が前記第２ピッチＰ２の２倍の場合に、前記第１乃至第４ストレージノード３９ａ、３９ｂ、３９ｃ、３９ｄは平面的に示す時に、正多角形または円形を有するように形成されることができる。次に、前記犠牲絶縁膜３５を選択的に除去して前記第１乃至第４ストレージノードの外側壁を露出させることができる。
【００７９】
したがって、前記集積回路基板上には第１及び第２ストレージノードが形成され、前記第１及び第２ストレージノードのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結される。前記第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされる。前記集積回路基板上には第３及び第４ストレージノードが形成され、前記第３及び第４ストレージノードのうちの各一つは前記第３及び第４ソース領域のうちの各一つと電気的に連結される。前記第３及び第４ストレージノードは前記各々の第３及び第４ソース領域から前記第２方向に側面方向にオフセットされる。
【００８０】
【発明の效果】
上述のように、本発明によれば、ストレージノードの長さ及び幅の間の差を最小化させるのが容易であることはもちろん、セルトランジスタの漏洩電流特性を改善させることが容易である。これによって、 ＤＲＡＭ素子の収率はそれのリフレッシュ特性を顕著に改善させることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態によるＤＲＡＭセルの平面図である。
【図２】 図１のI-Iに従って本発明の一実施形態によるＤＲＡＭの製造方法を説明するための断面図である。
【図３】 図１のII-IIに従って本発明の一実施形態によるＤＲＡＭセルの製造方法を説明するための断面図である。
【図４】 図１のI-Iに従って本発明の一実施形態によるＤＲＡＭの製造方法を説明するための断面図である。
【図５】 図１のII-IIに従って本発明の一実施形態によるＤＲＡＭセルの製造方法を説明するための断面図である。
【図６】 図１のI-Iに従って本発明の一実施形態によるＤＲＡＭの製造方法を説明するための断面図である。
【図７】 図１のII-IIに従って本発明の一実施形態によるＤＲＡＭセルの製造方法を説明するための断面図である。
【図８】 図１のI-Iに従って本発明の一実施形態によるＤＲＡＭの製造方法を説明するための断面図である。
【図９】 図１のII-IIに従って本発明の一実施形態によるＤＲＡＭセルの製造方法を説明するための断面図である。
【発明が属する技術分野】
本発明は半導体記憶素子に関するものであり、特に、ＤＲＡＭセルに関するものである。
【０００２】
【従来の技術】
集積回路メモリー素子は消費者、商業及び応用産業分野に広く使われている。当該技術分野の当業者に広く知られたように、集積回路メモリ素子はＤＲＡＭとＳＲＡＭに区分される。ＤＲＡＭ素子は貯蔵された情報を失わないためにリフレッシュが必要である。一方、 ＳＲＡＭはリフレッシュを要しない。当該技術分野の当業者によく知られたように、ＤＲＡＭメモリ素子はたまにＭＯＳトランジスタという電界效果トランジスタのようなトランジスタとキャパシタを含んで構成される。
【０００３】
半導体記憶素子のうちからＤＲＡＭ素子はセルアレイ領域及び前記セルアレイ領域を囲む周辺回路領域を含む。前記セルアレイ領域は行及び列に沿って２次元的に配列された複数個の活性領域を有し、一対のワードラインが前記各活性領域の上部を横切る。また、前記各活性領域の両端に各々第１及び第２ソース領域が形成され、前記一対のワードラインの間の活性領域に共通ドレイン領域が形成される。これによって、前記各活性領域に一対のアクセストランジスタが配置される。これに加えて、前記第１及び第２ソース領域上に各々第１及び第２セルキャパシタが形成される。前記第１及び第２セルキャパシタは各々前記第１及び第２ソース領域に電気的に接続される。結果的に、前記活性領域の各々に１対のセルが形成される。ここで、前記セルキャパシタの各々は前記第１または第２ソース領域に電気的に接続されたストレージノード、前記ストレージノード上に積層された誘電体膜及び前記誘電体膜上に積層されたプレート電極を含む。
【０００４】
通常のＤＲＡＭセルによれば、前記ストレージノードは平面的に示す時に、楕円形(ｏｖａｌ ｓｈａｐｅ) または長方形（ｒｅｃｔａｎｇｕｌａｒ ｓｈａｐｅ)を有する。すなわち、前記ストレージノードはそれの長さより短い幅を有する。通常に、前記ストレージノードの幅はそれの長さの１／２と同一である。これによって、前記セルキャパシタの容量を増加させるために、前記ストレージノードの高さを増加させれば、前記ストレージノードは前記ストレージノードの幅の方向に向けて倒れやすい。特に、前記ストレージノードが形成された半導体基板を回転させ、その表面に残存する洗浄液または脱イオン水を除去する場合に、前記ストレージノードはそれらの幅の方向に向けて倒れやすい。これによって、隣接したストレージノードが互いに電気的に連結されて２ビット不良などを発生させる。
【０００５】
日本国公開特許公報２０００−１５０８２４は上述の問題点を解決するために、正多角形(ｒｅｇｕｌａｒ ｐｏｌｙｇｏｎ−ｓｈａｐｅｄ) または円形(ｃｉｒｃｌｅ−ｓｈａｐｅｄ)のストレージノードを有する半導体素子を開示する。この半導体素子は行及び列に沿って２次元的に配列された複数個の活性領域を含む。前記活性領域は第１乃至第４活性領域で構成される。前記第１活性領域は前記行と平行なｘ軸及び前記列と平行なｙ軸に沿って各々第１ピッチ及び第２ピッチを有するように配置される。前記第２活性領域は前記第１活性領域が前記ｘ軸及びｙ軸に沿って各々前記第１ピッチの１／４及び前記第２ピッチの１／４だけ平行移動された位置に配列され、 前記第３活性領域は前記第１活性領域が前記ｘ軸及びｙ軸によって各々前記第１ピッチの２／４及び前記第２ピッチの２／４だけ平行移動された位置に配列する。これと同様に、前記第４活性領域は前記第１活性領域が前記ｘ軸及びｙ軸に沿って各々前記第１ピッチの ３／４及び前記第２ピッチの３／４だけ平行移動された位置に配列す。また、前記各活性領域の両端に各々第１及び第２ソース領域が形成される。前記第１及び第２ソース領域上にストレージノードが形成される。
【０００６】
前記日本国公開特許公報２０００−１５０８２４によれば、ビットラインパッド及びこれと隣接したストレージノードコンタクトホールの間の間隔が最小デザインルールより小さくて、前記ストレージノードコンタクトホールを形成する間整列余裕度を増加させにくい。これに加えて、前記活性領域に形成されるアクセスＭＯＳトランジスタの性能を向上させるためには、前記アクセスＭＯＳトランジスタのチャンネルの幅及びチャンネルの長さを増加させることが要求される。すなわち、前記活性領域と重畳されるワードラインの幅及び前記ワードラインと重畳される活性領域の幅を増加させることが要求される。しかし、前記日本国公開特許公報２０００−１５０８２４に開示された活性領域の配置図によれば、前記活性領域と重畳されるワードラインの幅及び前記ワードラインと重畳される活性領域の幅を増加させにくい。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、ストレージノードの幅及び長さの間の差を最小化させるのに適するＤＲＡＭセルを提供することにある。
【０００８】
本発明の他の課題は、ビットラインコンタクトホール及びこれと隣接したストレージノードコンタクトホールの間の間隔を最大化させるのに適するＤＲＡＭセルを提供することにある。
【０００９】
本発明のまた他の課題は、ストレージノードの幅及び長さの間の差を最小化させることができ、ビットラインコンタクトホール及びこれと隣接したストレージノードコンタクトホールの間の間隔を最大化させることができるＤＲＡＭセルの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明は、安定したストレージノードを有するＤＲＡＭセル及びその製造方法を提供する。
【００１１】
本発明の一様態によれば、前記ＤＲＡＭセルは半導体基板の所定の領域に形成されて活性領域を限定する素子分離領域を含む。前記活性領域に一対のアクセストランジスタ、すなわち第１及び第２ＭＯＳトランジスタが形成される。前記第１ＭＯＳトランジスタは前記活性領域の一端に形成された第１不純物領域を含み、前記第２ＭＯＳトランジスタは前記活性領域の他の端に形成された第２不純物領域を含む。前記第１不純物領域は前記第１ＭＯＳトランジスタのソース領域の役割を果たし、前記第２不純物領域は前記第２ＭＯＳトランジスタのソース領域の役割を果たす。前記第１及び第２ＭＯＳトランジスタを有する半導体基板上に第１及び第２ストレージノードが配置される。前記第１ストレージノードは前記第１不純物領域に電気的に接続され、前記第２ストレージノードは前記第２不純物領域に電気的に接続される。 前記第1 及び第2 ストレージノードの中心軸は各々前記第１及び第２不純物領域の中心点から前記活性領域の長さの方向と平行な方向に沿って所定の距離だけ離隔された第１及び第２地点を過ぎる。
【００１２】
前記第１及び第２ＭＯＳトランジスタは前記活性領域の上部を横切る一対のゲート電極、すなわち一対のワードラインを含む。前記ゲート電極は延長されて前記素子分離領域の上部を横切る。前記活性領域上の前記ゲート電極の幅は前記素子分離領域上の前記ゲート電極の幅より広いことが望ましい。また、前記ゲート電極と重畳される前記活性領域の幅は前記ソース領域の幅より広いことが望ましい。
【００１３】
前記第１及び第２不純物領域上に各々第１及び第２コンタクトプラグが配置されることができる。前記第１及び第２コンタクトプラグの中心軸は各々前記第１及び第２不純物領域の中心点を過ぎる。前記第１コンタクトプラグ及び前記第１ストレージノードの間に第１ストレージノードパッドが介在されることが望ましい。 これと同様に、前記第２コンタクトプラグ及び前記第２ストレージノードの間に第２ストレージノードパッドが介在されることが望ましい。前記第１ストレージノードパッドの中心軸は前記第１コンタクトプラグの中心軸及び前記第１ストレージノードの中心軸の間に位置する。また、前記第２ストレージノードパッドの中心軸は前記第２コンタクトプラグの中心軸及び前記第２ストレージノードの中心軸の間に位置する。
【００１４】
前記所定の距離は前記活性領域の中心点及び前記第１または第２ 不純物領域の中心点の間の距離より短い。一番望ましくは、前記第１ストレージノードの中心軸は前記第１不純物領域に隣接し、前記第２ＭＯＳトランジスタの反対側に位置した素子分離領域を過ぎ、前記第２ストレージノードの中心軸は前記第２ＭＯＳトランジスタのチャンネル領域を過ぎる。
【００１５】
前記第１及び第２ストレージノードは平面的に示す時に、正多角形または円形を有することが望ましい。これに加えて、前記第１及び第２ストレージノードはシリンダ型の断面またはボックス型の断面を有することができる。
【００１６】
本発明の一実施形態によれば、前記ＤＲＡＭセルは半導体基板に行及び列に沿って２次元的に配列された複数個の活性領域を含む。前記活性領域は第１及び第２活性領域で構成され、素子分離領域により限定される。前記第１活性領域は前記行と平行なｘ軸及び前記列と平行なｙ軸に沿って各々第１ピッチ及び第２ピッチを有する。 また、前記第２活性領域は前記第１活性領域が前記ｘ軸及び前記ｙ軸に沿って各々前記第１ピッチの１／２及び前記第２ピッチの１／２だけ平行移動された位置に配置される。前記第１活性領域の各々に第１及び第２ＭＯＳトランジスタが形成される。前記第１及び第２ＭＯＳトランジスタは直列に接続されるように配置される。これと同様に、前記第２活性領域の各々に第３及び第４ＭＯＳトランジスタが形成される。前記第３及び第４ＭＯＳトランジスタは直列に接続される。前記第１乃至第４ＭＯＳトランジスタを有する半導体基板上に第１乃至第４ストレージノードが配置される。前記第１及び第２ＭＯＳトランジスタは各々前記第１活性領域の両端に形成されて前記第１及び第２ＭＯＳトランジスタのソース領域の役割を果たす第１及び第２不純物領域を含む。これと同様に、前記第３及び第４ＭＯＳトランジスタは各々前記第２活性領域の両端に形成されて前記第３及び第４ＭＯＳトランジスタのソース領域の役割を果たす第３及び第４不純物領域を含む。前記第１乃至第４ストレージノードは各々前記第１乃至第４不純物領域に電気的に接続される。前記第１及び第２ストレージノードの中心軸は各々それらに接続された前記第１及び第２不純物領域の中心点から前記ｘ軸のマイナスの方向に向けて所定の距離だけ離隔された第１及び第２地点を過ぎる。 これとは異なり、前記第３及び第４ストレージノードの中心軸は各々それらに接続された前記第３及び第４不純物領域の中心点から前記ｘ軸のプラグの方向に向けて前記所定の距離だけ離隔された第３及び第４地点を過ぎる。
【００１７】
前記第１及び第２ＭＯＳトランジスタは前記第１活性領域の上部を横切る第１及び第２平行なゲート電極を含み、前記第３及び第４ＭＯＳトランジスタは前記第２活性領域の上部を横切る第３及び第４平行なゲート電極を含む。前記第１及び第２活性領域上の前記ゲート電極の幅は前記素子分離領域上の前記ゲート電極の幅より広いことが望ましい。これに加えて、前記ゲート電極と重畳される前記活性領域の幅は前記ソース領域の幅より広いことが望ましい。
【００１８】
前記第１乃至第４不純物領域上に各々第１乃至第４コンタクトプラグが配置されることができる。前記第１乃至第４コンタクトプラグの中心軸は各々前記第１乃至第４不純物領域の中心点を過ぎる。さらに、前記第１コンタクトプラグ及び前記第１ストレージノードの間に第１ストレージノードパッドが介在されることができ、前記第２コンタクトプラグ及び前記第２ストレージノードの間に第２ストレージノードパッドが介在されることができる。これと同様に、前記第３コンタクトプラグ及び前記第３ストレージノードの間に第３ストレージノードパッドが介在されることができ、前記第４コンタクトプラグ及び前記第４ストレージノードの間に第４ストレージノードパッドが介在されることができる。
【００１９】
前記第１ストレージノードパッドの中心軸は前記第１不純物領域の中心軸及びこれと電気的に接続された前記第１ストレージノードの中心軸の間に位置し、前記第２ストレージノードパッドの中心軸は前記第２不純物領域の中心軸及びこれと電気的に接続された前記第２ストレージノードの中心軸の間に位置する。また、前記第３ストレージノードパッドの中心軸は前記第３不純物領域の中心軸及びこれと電気的に接続された前記第３ストレージノードの中心軸の間に位置し、前記第４ストレージノードパッドの中心軸は前記第４不純物領域の中心軸及びこれと電気的に接続された前記第４ストレージノードの中心軸の間に位置する。
【００２０】
前記所定の距離は前記活性領域の中心点及びそれらの両端に形成された前記第１乃至第４不純物領域の中心点の間の距離より短い。前記第１ストレージノードの中心軸は前記第１不純物領域に隣接し、前記第２ＭＯＳトランジスタの反対側に位置した前記素子分離領域を過ぎ、前記第２ストレージノードの中心軸は前記第２ＭＯＳトランジスタのチャンネル領域を過ぎることが望ましい。また、前記第３ストレージノードの中心軸は前記第３ＭＯＳトランジスタのチャンネル領域を過ぎ、前記第４ストレージノードの中心軸は前記第４不純物領域に隣接し、前記第３ＭＯＳトランジスタの反対側に位置した前記素子分離領域を過ぎることが望ましい。
【００２１】
前記第１ピッチが前記第２ピッチの２倍の場合に、前記第１乃至第４ストレージノードは平面的に示す時に、正多角形または円形であることができる。前記第１乃至第４ストレージノードはシリンダ型の断面またはボックス型の断面を有することができる。
【００２２】
本発明の他の実施形態によるＤＲＡＭは、集積回路基板内の共通ドレイン領域と第1方向とその反対方向である第2方向のうちいずれか一つの方向に前記共通ドレイン領域から各々側面方向にオフセットされている、前記集積回路基板内の第１及び第２ソース領域を含む。前記集積回路基板上に形成されており、前記第１及び第２ソース領域のうちの各一つと電気的に連結されており、前記各々の第１及び第２ソース領域から第1方向に側面方向にオフセットされている、第１及び第２ストレージノードを含む。
【００２３】
本発明の他の実施形態によれば、前記集積回路基板上に形成されており、前記共通ドレイン領域と前記第１及び第２ソース領域のうちの各一つとの間に各々形成されている第１及び第２ゲート電極を含む。前記集積回路基板上に形成されており、前記第１及び第２ソース領域のうちの各一つとは近接し、前記共通ドレイン領域とは離れており、前記第１及び第２ソース領域に近接する第１及び第２ゲート電極より狭い幅を有する第３及び第４ゲート電極を含む。
【００２４】
本発明の他の実施形態によれば、前記集積回路基板上に形成されており、前記第１及び第２ソース領域のうちの各一つと電気的に連結されており、前記各々の第１及び第２ソース領域と側面方向に整列している、第１及び第２コンタクトプラグを含む。
【００２５】
本発明の他の実施形態によれば、前記集積回路基板上に形成されており、前記第１及び第２コンタクトプラグのうちの各一つと前記第１及び第２ストレージノードのうちの各一つとの間に各々形成されており、前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされている第１及び第２ストレージノードパッドを含む。
【００２６】
本発明の他の実施形態によれば、前記第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に前記第１ソース領域の中心軸と前記共通ドレイン領域の中心軸との間の距離より短い距離で側面方向にオフセットされている。本発明の他の実施形態によれば、前記第１ストレージノードの中心軸は前記第１ソース領域と前記共通ドレイン領域との間に位置し、前記第１及び第２ストレージノードは平面視して正多角形または円形である。
【００２７】
本発明のまた他の実施形態によるＤＲＡＭは、集積回路基板内の同一の間隔で離隔されて交番的に列をなしている複数個の第１及び第２活性領域を含む。前記第２活性領域は前記第１活性領域から側面オフセットされて各々の第２活性領域は二つの最隣接する第１活性領域から同一の間隔で離隔されている。前記第１活性領域各々は第１及び第２ソース領域と前記第１及び第２ソース領域との間の共通ドレイン領域を含む。前記第１及び第２ソース領域のうちの各一つは各々第１方向とその反対である第２方向に前記第１共通ドレイン領域から側面オフセットされている。前記第２活性領域各々は第３及び第４ソース領域と前記第３及び第４ソース領域との間の第２共通ドレイン領域を含む。前記第３及び第４ソース領域のうちの各一つは各々第１方向とその反対である第２方向に前記第２共通ドレイン領域から側面オフセットされている。
【００２８】
前記集積回路基板上に第１及び第２ストレージノードアレイが形成されている。前記第１及び第２ストレージノードのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結されている。前記各々の第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされている。前記集積回路基板上に第３及び第４ストレージノードアレイが形成されている。前記第３及び第４ストレージノードのうちの各一つは前記第３及び第４ソース領域のうちの各一つと電気的に連結されている。前記各々の第３及び第４ストレージノードは前記各々の第３及び第４ソース領域から前記第２方向に側面方向にオフセットされている。狭い幅と広い幅を有するゲート電極、コンタクトプラグ、ストレージノードパッド及び/またはストレージノードが本発明の他の実施形態を描くために提供される。
【００２９】
本発明のまた他の実施形態によるＤＲＡＭは、各々ソース領域を含む集積回路基板内のメモリーセルトランジスタアレイを含む。前記集積回路基板上に平面上正多角形または円形であり、前記ソース領域のうちの各一つと電気的に連結され、側面方向にオフセットされているストレージノードアレイを含む。コンタクトプラグアレイ、ストレージノードパッドアレイ及び/または前記した実施形態を説明するための様々なものが提供される。
【００３０】
本発明の他の様態によれば、前記ＤＲＡＭセルの製造方法は半導体基板の所定領域に素子分離領域を形成して複数個の活性領域を限定することを含む。前記活性領域は行及び列に沿って２次元的に配列した第１活性領域及び第２活性領域で構成される。前記第１活性領域は前記行と平行なｘ軸及び前記列と平行なｙ軸に沿って各々第１及び第２ピッチを有するように配列し、前記第２活性領域は前記第１活性領域が前記ｘ軸及び前記ｙ軸に沿って各々前記第１ピッチの１／２及び前記第２ピッチの１／２だけ平行移動された位置に形成される。前記第１活性領域の各々に第１及び第２ＭＯＳトランジスタを形成すると同時に前記第２活性領域の各々に第３及び第４ＭＯＳトランジスタを形成する。前記第１及び第２ＭＯＳトランジスタは直列接続されるように形成される。これと同様に、前記第３及び第４ＭＯＳトランジスタも直列接続されるように形成される。前記第１及び第２ＭＯＳトランジスタのソース領域に該当する第１及び第２不純物領域は各々前記第１活性領域の両端に形成され、前記第３及び第４ＭＯＳトランジスタのソース領域に該当する第３及び第４不純物領域は各々前記第２活性領域の両端に形成される。前記第１乃至第４ＭＯＳトランジスタを有する半導体基板上に前記第１乃至第４不純物領域に各々電気的に接続された第１乃至第４ストレージノードを形成する。前記第１及び第２ストレージノードの中心軸は各々それらに接続された前記第１及び第２不純物領域の中心点から前記ｘ軸のマイナスの方向に向けて所定の距離だけ離隔された第１及び第２地点を過ぎる。これとは異なり、前記第３及び第４ストレージノードの中心軸は各々それらに接続された前記第３及び第４不純物領域の中心点から前記ｘ軸のプラスの方向に向けて前記所定の距離だけ離隔された第３及び第４地点を過ぎる。
【００３１】
本発明の他の様態によるＤＲＡＭの製造方法は、集積回路基板内に共通ドレイン領域と第１及び第２ソース領域を形成し、前記第１及び第２ソース領域のうちの各一つは前記共通ドレイン領域から各々第１方向とその反対方向である第２方向に側面方向にオフセットされるように形成する。前記集積回路基板上に第１及び第２ストレージノードを形成すし、前記第１及び第２ストレージノードのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結されるように形成する。前記第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされるように形成する。
【００３２】
前記第１及び第２ソース領域を形成する以前に、前記集積回路基板上に第１乃至第４ゲート電極を形成する。前記第１及び第２ソース領域は前記第１及び第２ゲート電極の間に共通ドレインを形成することによって形成し、前記第３及び第１ゲート電極の間に第１ソース領域を形成し、前記第２及び第４ゲート電極の間に第２ソース領域を形成する。前記第３及び第４ゲート電極は前記第１及び第２ソース領域に近接する前記第１及び第２ゲート電極より幅を狭く形成する。
【００３３】
前記第１及び第２ストレージノードを形成する以前に、前記集積回路基板上に第１及び第２コンタクトプラグを形成し、前記第１及び第２コンタクトプラグのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結されるように形成する。前記第１及び第２コンタクトプラグは前記各々の第１及び第２ソース領域と側面（側面方向に）整列するように形成する。コンタクトプラグを形成した以後に、しかしストレージノードを形成する以前に、前記集積回路基板上に第１及び第２ストレージノードパッドを形成し、前記第１及び第２ストレージノードパッドのうちの各一つは前記第１及び第２コンタクトプラグのうちの各一つと前記第１及び第２ストレージノードのうちの各一つとの間に位置するように形成する。前記第１及び第２ストレージノードパッドは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされるように形成する。
【００３４】
本発明のまた他の様態によるＤＲＡＭの製造方法は、集積回路基板内に同一の間隔で離隔されて交番的に列をなしている複数個の第１及び第２活性領域を形成する。前記第２活性領域は前記第１活性領域から側面方向にオフセットされて各々の第２活性領域は二つの最隣接する第１活性領域から同一の間隔で離隔されるように形成する。前記第１活性領域と前記第１活性領域との間の第１共通ドレイン領域各々に第１及び第２ソース領域を形成する。前記第１及び第２ソース領域のうちの各一つは各々第１方向とその反対である第２方向に前記第１共通ドレイン領域から側面方向にオフセットされるように形成する。前記第２活性領域と前記第２活性領域との間の第２共通ドレイン領域各々に第３及び第４ソース領域を形成する。前記第３及び第４ソース領域のうちの各一つは各々第１方向とその反対である第２方向に前記第２共通ドレイン領域から側面方向にオフセットされるように形成する。
【００３５】
前記集積回路基板上に第１及び第２ストレージノードアレイを形成し、前記第１及び第２ストレージノードのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結され、前記各々の第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされるように形成する。前記集積回路基板上に第３及び第４ストレージノードを形成し、前記第３及び第４ストレージノードのうちの各一つは前記第３及び第４ソース領域のうちの各一つと電気的に連結されており、前記各々の第３及び第４ストレージノードは前記各々の第３及び第４ソース領域から前記第２方向に側面方向にオフセットされるように形成する。ゲート電極、コンタクトプラグ及び/またはストレージノードパッドも前記した発明を説明するために形成する。
【００３６】
本発明のまた他の様態によるＤＲＡＭの製造方法は、集積回路基板内にソース領域を含むメモリセルトランジスタアレイを形成する。前記集積回路基板上に平面上正多角形または円形であり、前記各々のソース領域と電気的に連結され、側面方向にオフセットされているストレージノードアレイを形成する。コンタクトプラグ及び/またはストレージノードパッドを前記した発明を説明するために形成する。
【００３７】
【発明の実施の形態】
以下、 添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここでの実施形態に限定されず、多様な形態に実施可能である。むしろ、本実施形態は本明細書が徹底で、完全になり、当業者に本発明の思想が十分に伝達されるために提供するものである。図面において、膜と領域の大きさ及び/または相対的大きさは明確性のために誇張されたものである。さらに、本明細書に開示されて説明される各実施形態は相補的導電型の実施形態をもちろん含む。同一の図面符号は明細書全体にわたって同一の構成要素を示す。
【００３８】
膜が他の膜または基板"上"にあると言及される場合に、それは他の膜または基板上に直接形成されることができるもの、またはそれらの間に第３の膜が介在されることができるものである。導電ラインの表面のような一部分が“外部の”と言及される場合に、それは他のどのようなものより集積回路の外部に近いということを意味する。さらに、本明細書において、“下の”のような相対的用語は図面に開示されたように、いずれか一つの膜、領域、基板及びベース膜との関係に比べて、他の膜や領域間の関係をもっと意味する。このような用語は図面で示したこと以外に、素子の他のことも含むために意図されたものである。結局、“直接”という用語は介在された要素がないことを意味することである。
【００３９】
本明細書において、多様な領域、膜及び/または部分を説明するために使われた第１、第２、第３などの用語が使われたにもかかわらず、このような領域、膜及び/または部分がこのような用語によって限定されるように解釈してはいけない。このような用語はいずれか一つの領域、膜及び/または部分を他の領域、膜及び/または部分と区分するために使われたものである。したがって、以下使われた第１領域、第１膜及び/または第１部分は本発明の要旨を逸脱しない範囲で、第２領域、第２膜及び/または第２部分として使われることができ、同一の理由により、第２領域、第２膜及び/または第２部分は第１領域、第１膜及び/または第１部分として使われることができる。
【００４０】
また、明細書で使われた“列”と“行”という用語は互いに直交しない二つの平行しない方向を示す。しかし、列と行はどの特定の水平方向や垂直方向を意味しない。
【００４１】
先に、本発明の一実施形態によるＤＲＡＭセルの構造を説明する。
【００４２】
図１は本発明の望ましい実施形態によるＤＲＡＭセルの平面図であり、図８及び図９は各々図１のI-I及び II-IIに沿って切断した断面図である。
【００４３】
図１、図８及び図９を参照すれば、半導体基板１の所定の領域に素子分離領域３が配置されて第１活性領域３ａ及び第２活性領域３ｂで構成された複数個の活性領域が限定される。前記第１活性領域３ａは行ｘ軸及び列ｙ軸に沿って２次元的に配列する。前記ｘ軸とｙ軸は異なる方向を示し、必ず互いに直交するのではない。前記第１活性領域３ａは前記ｘ軸及びｙ軸に沿って各々第１ピッチＰ１ 及び第２ピッチＰ２を有するように配列する。前記第２活性領域３ｂは前記第１活性領域３ａが前記ｘ軸及びｙ軸に沿って各々前記第１ピッチＰ１の１／２及び前記第２ピッチＰ２の１／２だけ平行移動された位置に配置される。
【００４４】
前記第１活性領域３ａを横切って第１及び第２ゲート電極７ａ、７ｂが配置される。また、前記第２活性領域３ｂを横切って第３及び第４ゲート電極７ｃ、７ｄが配置される。前記ゲート電極７ａ、７ｂ、７ｃ、７ｄは前記ｙ軸に沿って延長されてワードラインの役割を果たす。前記ゲート電極７ａ、７ｂ、７ｃ、７ｄ上にキャッピング絶縁膜パターン９が積層されることが望ましい。前記第１ゲート電極７ａ及びその上に積層されたキャッピング絶縁膜パターン９は第１ゲートパターン１０ａを構成し、前記第２ゲート電極７ｂ及びその上に積層されたキャッピング絶縁膜パターン９は第２ゲートパターン１０ｂを構成する。これと同様に、前記第３ゲート電極７ｃ及びその上に積層されたキャッピング絶縁膜パターン９は第３ゲートパターン１０ｃを構成し、前記第４ゲート電極７ｂ及びその上に積層されたキャッピング絶縁膜パターン９は第４ゲートパターン１０ｄを構成する。前記第１乃至第４ゲート電極７ａ、７ｂ、７ｃ、７ｄ及び前記活性領域の間にゲート絶縁膜５が介在する。
【００４５】
前記第１ゲート電極７ａと隣接し、前記第２ゲート電極７ｂの反対側に位置した前記第１活性領域３ａに第１不純物領域(図示しない)が形成され、前記第２ゲート電極７ｂと隣接し、前記第１ゲート電極７ａの反対側に位置した前記第１活性領域３ａに第２不純物領域１１ｂが形成される。すなわち、前記第１活性領域３ａの両端に各々第１及び第２ソース領域が形成される。これと同様に、前記第３ゲート電極７ｃと隣接し、前記第４ゲート電極７ｄの反対側に位置した前記第２活性領域３ｂに第３不純物領域１１ｃが形成され、前記第４ゲート電極７ｄと隣接し、前記第３ゲート電極７ｃの反対側に位置した前記第１活性領域３ａに第４不純物領域１１ｄが形成される。すなわち、前記第２活性領域３ｂの両端に各々第３及び第４ソース領域が形成される。これに加えて、前記第１及び第２ゲート電極７ａ、７ｂの間の前記第１活性領域３ａとともに前記第３及び第４ゲート電極７ｃ、７ｄの間の前記第２活性領域３ｂに共通ドレイン領域に該当する第５不純物領域１１ｅが形成される。結果的に、 前記第１活性領域３ａの各々に第１及び第２ＭＯＳトランジスタが形成され、前記第２活性領域３ｂの各々に第３及び第４ＭＯＳトランジスタが形成される。
【００４６】
図１、図８及び図９は集積回路基板１内に形成された共通ドレイン領域１１ｅと前記集積回路基板１内に形成された第１及び第２ソース領域１１ｃ、１１ｄを含むＤＲＡＭを示し、前記第１及び第２ソース領域１１ｃ、１１ｄのうちの各一つは前記共通ドレイン領域から各々第１及び反対の第２方向(図１及び図８で、各々左及び右の方向)に側面方向にオフセットされている。また、図１、図８及び図９は集積回路基板１内に形成された等間隔で離隔され、交番的に列をなしている複数個の第１及び第２ソース領域３ａ、３ｂを含む本発明の実施形態によるＤＲＡＭを示し、前記第２ソース領域３ｂは第１ソース領域３ａから側面方向にオフセットされて各々の第２活性領域３ｂは二つの最隣接する第１活性領域３ａから等間隔で離隔されている。前記各々の第１活性領域３ａは第１及び第２ソース領域と前記第１及び第２ソース領域との間の第１共通ドレインを含み、前記第１及び第２ソース領域のうちの各一つは前記共通ドレインから各々第１方向とその反対方向である第２方向に側面方向にオフセットされている。また、前記各々の第２活性領域は第３及び第４ソース領域と前記第３及び第４ソース領域との間の第２共通ドレイン領域を含み、前記第３及び第４ソース領域のうちの各一つは前記第２共通ドレインから前記各々の第１方向と第２方向に側面方向にオフセットされている。
【００４７】
前記活性領域上の前記ゲート電極７ａ、７ｂ、７ｃ、７ｄの幅は図１及び図８に示したように、前記素子分離領域３の前記ゲートパターンの幅より広いことが望ましい。これは、前記第１乃至第４ＭＯＳトランジスタのチャンネルの長さを最大化させることによって、ショートチャンネル効果(ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ)に起因するセルトランジスタの漏洩電流を抑制させるためである。すなわち、ＤＲＡＭ素子のリフレッシュ特性を改善させるためである。これに加えて、前記ゲート電極７ａ、７ｂ、７ｃ、７ｄと重畳される前記第１及び第２活性領域の幅は図１に示したように、前記第１乃至第４不純物領域(前記ソース領域)の幅より広いことが望ましい。これは、前記第１乃至第４ＭＯＳトランジスタのチャンネル幅を極大化させてセルトランジスタの電流駆動能力を向上させるためである。特に、前記素子分離領域３をトレンチ素子分離技術を使って形成する場合に、前記第１乃至第４ＭＯＳトランジスタのように小さいＭＯＳトランジスタは逆挟幅效果(ｉｎｖｅｒｓｅ ｎａｒｒｏｗ ｗｉｄｔｈ ｅｆｆｅｃｔ)に起因して低いしきい値電圧を有する。これによって、前記第１乃至第４ＭＯＳトランジスタのオフ電流を減少させにくい。結果的に、前記第１乃至第４ＭＯＳトランジスタのチャンネル幅を増加させることによって、リフレッシュ周期はもちろんセンシングマージンを増加させることができる。
【００４８】
図１、図８及び図９に示したように、第１及び第２ゲート電極７ａ、７ｂが形成されており、前記第１及び第２ゲート電極７ａ、７ｂのうちの各一つは共通ドレイン領域１１ｅと前記第１及び第２ソース領域１１ａ、１１ｂのうちの各一つとの間の集積回路基板１上に形成されており、図１、図８及び図９に示したように、前記第３及び第４ゲート電極７ｃ、７ｄが形成されており、前記第３及び第４ゲート電極７ｃ、７ｄのうちの各一つは前記第１及び第２ソース領域１１ａ、１１ｂのうちの各一つとは隣接し、前記共通ドレイン領域１１ｅとは離れている集積回路基板１上に形成されており、前記第３及び第４ゲート電極７ｃ、７ｄは前記第１及び第２ソース領域１１ａ、１１ｂに隣接する第１及び第２ゲート電極７ａ、７ｂ より幅が狭い。
【００４９】
前記第１乃至第４ゲートパターン１０ａ、１０ｂ、１０ｃ、１０ｄの側壁は絶縁膜スペーサ１３によって覆われることができる。前記スペーサ１３を有する半導体基板は第１層間絶縁膜１５によって覆われる。前記第１乃至第４不純物領域は各々前記第１層間絶縁膜１５の所定の領域を貫通する第１乃至第４コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄにより露出する。これに加えて、前記第５不純物領域１１ｅは第５コンタクトホール１７ｅによって露出されることができる。前記第１乃至第４コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄの中心軸は各々前記第１乃至第４不純物領域の中心点を通るのが望ましい。前記第１乃至第５コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅは各々第１乃至第５コンタクトプラグ(図示しない。１９ｂ、１９ｃ、１９ｄ、１９ｅ)で満たされる。ここで、前記各活性領域は図１に示したように、それらの中心部(共通ドレイン領域)から前記ｙ軸のプラスの方向に沿って延長された突出部を有することが望ましい。これによって、前記第５コンタクトプラグ１９ｅは延長されて前記突出部を覆う。
【００５０】
図１、図８及び図９に示したように、前記集積回路基板１上には第１及び第２コンタクトプラグ１９ａ、１９ｂが形成されており、前記第１及び第２コンタクトプラグ１９ａ、１９ｂのうちの各一つは前記第１及び第２ソース領域１１ａ、１１ｂのうちの各一つと電気的に連結され、前記第１及び第２コンタクトプラグは前記各々の第１及び第２ソース領域と側面方向に整列している。また、図１、図８及び図９に示したように、前記集積回路基板１上に第３及び第４コンタクトプラグ１９ｃ、１９ｄが形成されており、前記第３及び第４コンタクトプラグ１９ｃ、１９ｄのうちの各一つは前記第３及び第４ソース領域１１ｃ、１１ｄのうちの各一つと電気的に連結され、前記第３及び第４コンタクトプラグは前記各々の第３及び第４ソース領域と側面方向に整列している。
【００５１】
前記第１乃至第５コンタクトプラグを有する半導体基板は第２層間絶縁膜２０ｃによって覆われる。前記第２層間絶縁膜２０ｃは順次に積層された下部エッチング阻止膜２０ａ及び絶縁膜２０ｂを含むことができる。前記第５コンタクトプラグ１１ｅは前記第２層間絶縁膜２０ｃを貫通するビットラインコンタクトホール(図示しない)によって露出される。前記第２層間絶縁膜２０ｃ上に複数個の平行なビットライン２１が配置される。前記ビットライン２１は前記ビットラインコンタクトホールを通じて前記第５コンタクトプラグ１１ｅと電気的に接続される。前記ビットライン２１は前記ｘ軸と平行に配置される。また、前記ビットライン２１は前記活性領域の間の前記素子分離領域３の上部を横切るように配置されることが望ましい。 前記ビットライン２１上にビットラインキャッピング膜パターン２３が積層されることが望ましい。前記ビットライン２１及びその上の前記ビットラインキャッピング膜パターン２３はビットラインパターン２４を構成する。 前記ビットラインパターン２４の側壁はビットラインスペーサ２５によって覆われることが望ましい。
【００５２】
前記ビットラインスペーサ２５を有する半導体基板は第３層間絶縁膜２７によって覆われる。前記第１乃至第４コンタクトプラグは各々前記第３及び第２層間絶縁膜２７、２０ｃを貫通する第１乃至第４ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄと接触する。前記第１及び第２ストレージノードパッド３１ａ、３１ｂは各々前記第１及び第２コンタクトホール１７ａ、１７ｂの中心点から前記ｘ軸のマイナスの方向に向けて延長されるように配置される。これと異なり、前記第３及び第４ストレージノードパッド３１ｃ、３１ｄは各々前記第３及び第４コンタクトホール１７ｃ、１７ｄの中心点から前記ｘ軸のプラスの方向に向けて延長されるように配置される。
【００５３】
図１、図８及び図９に示したように、前記集積回路基板１上には第１及び第２ストレージノードパッド３１ａ、３１ｂが形成されており、前記１及び２ストレージノードパッド３１ａ、３１ｂのうちの各一つは前記第１及び第２コンタクトプラグ１９ａ、１９ｂのうちの各一つと前記第１及び第２ストレージノード３９ａ、３９ｂのうちの各一つとの間に位置し、前記第１及び第２ストレージノードパッドは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされている。また、図１、図８及び図９に示したように、前記集積回路基板１上には第３及び第４ストレージノードパッド３１ｃ、３１ｄが形成されており、前記３及び第４ストレージノードパッド３１ｃ、３１ｄのうちの各一つは前記第３及び第４コンタクトプラグ１９ｃ、１９ｄのうちの各一つと前記第３及び４ストレージノード３９ｃ、３９ｃのうちの各一つとの間に位置する。前記第３及び第４ストレージノードパッド３９ｃ、３９ｄは前記各々の第３及び第４ソース領域１１ｃ、１１ｄから前記第２方向に側面方向にオフセットされている。ここでの側面方向にオフセットは素子製造の時に示すオフセットされる量を超過する意図した側面方向にでオフセットされることを意味する。
【００５４】
前記第１乃至第４ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄを有する半導体基板は第４層間絶縁膜３６によって覆われる。前記第４層間絶縁膜３６は順次に積層された上部エッチング阻止膜３３及び犠牲絶縁膜３５を含むことができる。前記第１乃至第４ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄは各々前記第４層間絶縁膜３６を貫通する第１乃至第４ストレージノードコンタクトホール(図示しない、３７ｂ、３７ｃ、３７ｄ)によって露出される。前記第１乃至第４ストレージノードコンタクトホール内に各々第１乃至第４ストレージノード３９ａ、３９ｂ、３９ｃ、３９ｄが配置される。
【００５５】
前記第１及び第２ストレージノード３９ａ、３９ｂの中心軸は各々前記第１及び第２コンタクトホール１７ａ、１７ｂの中心点から前記ｘ軸のマイナスの方向に向けて所定の距離だけ離隔された第１及び第２地点Ａ、Ｂを通る。ここで、前記所定の距離は前記活性領域の中心点及びこれらと隣接した前記第１コンタクトホール１７ａの中心点(または前記第２コンタクトホールの中心点)の間の距離より短い。また、図１に示したように、前記第１及び第２ＭＯＳトランジスタのチャンネルの長さを増加させるために、前記第１活性領域３ａの長さが増加した場合に、前記第１コンタクトホール１７ａの中心軸及び前記第１ストレージノード３９ａの中心軸の間の距離は前記第２コンタクトホール１７ｂの中心軸及び前記第２ストレージノード３９ｂの中心軸の間の距離と異なることができる。ここでの距離は素子の製造時に示すオフセットされる距離を超える、意図した距離を意味する。
【００５６】
図１、図８及び図９に示したように、前記集積回路基板１上には第１及び第２ストレージノード３９ａ、３９ｂが形成されており、前記第１及び第２ストレージノードのうちの各一つは前記第１及び第２ソース領域１１ａ、１１ｂのうちの各一つと電気的に連結され、前記第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされている。また、図１、図８及び図９に示したように、前記集積回路基板１上には第３及び第４ストレージノード３９ｃ、３９ｄが形成されており、前記第３及び第４ストレージノードのうちの各一つは前記第３及び第４ソース領域１１ｃ、１１ｄのうちの各一つと電気的に連結され、前記第３及び第４ストレージノードは前記各々の第３及び第４ソース領域から前記第２方向に側面方向にオフセットされている。
【００５７】
望ましくは、本発明の一実施形態によれば、前記第１ストレージノード３９ａの中心軸は前記第１活性領域と隣接し、前記第２ＭＯＳトランジスタの反対側に位置した前記素子分離領域を過ぎ、前記第２ストレージノード３９ｂの中心軸は前記第２ＭＯＳトランジスタのチャンネル領域を通る。さらに具体的に、前記第１ストレージノードパッド３１ａの中心軸は前記第１ストレージノード３９ａの中心軸及び前記第１コンタクトホール１７ａの中心軸の間に位置し、前記第２ストレージノードパッド３１ｂの中心軸は前記第２ストレージノード３９ｂの中心軸及び前記第２コンタクトホール１７ｂの中心軸の間に位置する。ここで、前記中心軸はｘ−ｙ平面(ｘ−ｙ ｐｌａｎｅ)に対して垂直な法線(ｎｏｒｍａｌ ｌｉｎｅｓ)である。
【００５８】
一方、前記第３及び第４ストレージノード３９ｃ、３９ｄの中心軸は各々前記第３及び第４コンタクトホール１７ｃ、１７ｄの中心点から前記ｘ軸のプラスの方向に向けて前記所定の距離だけ離隔された第３及び第４地点Ｃ、Ｄを通る。また、図１に示したように、前記第３及び第４ＭＯＳトランジスタのチャンネルの長さを増加させるために、前記第２活性領域３ｂの長さが増加した場合に、前記第３コンタクトホール１７ｃの中心軸及び前記第３ストレージノード３９ｃの中心軸の間の距離は前記第４コンタクトホール１７ｄの中心軸及び前記第４ストレージノード３９ｄの中心軸の間の距離と異なることができる。望ましくは、前記第３ストレージノード３９ｃの中心軸は前記第３ＭＯＳトランジスタのチャンネル領域を過ぎ、前記第４ストレージノード３９ｄの中心軸は前記第４活性領域と隣接し、前記第３ＭＯＳトランジスタの反対側に位置した前記素子分離領域を通る。さらに具体的に、前記第３ストレージノードパッド３１ｃの中心軸は前記第３ストレージノード３９ｃの中心軸及び前記第３コンタクトホール１７ｃの中心軸の間に位置し、前記第４ストレージノードパッド３１ｄの中心軸は前記第４ストレージノード３９ｄの中心軸及び前記第４コンタクトホール１７ｄの中心軸の間に位置する。
【００５９】
図１、図８及び図９に示したように、本発明の実施形態において、第１及び第２ストレージノード３９ａ、３９ｂは前記各々の第１及び第２ソース領域１１ａ、１１ｂから前記第１方向に側面方向にオフセットされており、側面方向にオフセット距離は前記第１ソース領域１１ａの中心軸と前記第１共通ドレイン領域の中心軸との間の距離より小さく、また第３及び第４ストレージノード３９ｃ、３９ｄは前記各々の第３及び第４ソース領域１１ｃ、１１ｄから前記第２方向に側面方向にオフセットされており、側面方向にオフセット距離は前記第３ソース領域１１ｃの中心軸と前記第２共通ドレイン領域１１ｅの中心軸との間の距離より短い。また、前記第１ストレージノード３９ａの中心点Ａは前記第１ソース領域１９ａと前記第１共通ドレイン領域との間に位置し、前記第３ストレージノード３９ｃの中心点Ｃは前記第４ソース領域１１ｄと前記第２共通ドレイン領域との間に位置する。
【００６０】
上述のように配列されたストレージノードの中心軸は互いに同一の間隔を有することができる。これによって、前記ストレージノードの平面図を正多角形または円形に近い形態で設計することが可能である。特に、前記第１ピッチＰ１が前記第２ピッチＰ２の２倍の場合に、前記ストレージノードの平面図は正多角形または円形を有することができる。したがって、前記ストレージノードが倒れる現象を顕著に防止することができる。
【００６１】
本発明の一実施形態によれば、第１乃至第４ストレージノードは平面上正多角形または円形である。さらに、前記第１乃至第４ストレージノードは各々の最隣接ストレージノードと等間隔で離隔されている
【００６２】
次に、本発明の一実施形態によるＤＲＡＭセルの製造方法を説明する。
【００６３】
図１、図２及び図３を参照すれば、半導体基板１の所定の領域に素子分離領域３を形成して、２次元的に配列された第１及び第２活性領域３ａ、３ｂを限定する。前記素子分離領域３は通常のトレンチ素子分離技術を使って形成することができる。前記第１活性領域３ａは図１に示したように、ｘ軸及びｙ軸に沿って各々第１及び第２ピッチＰ１、Ｐ２を有するように限定される。また、前記第２活性領域３ｂは前記第１活性領域３ａが前記ｘ軸及びｙ軸に沿って各々前記第１ピッチＰ１の１／２及び前記第２ピッチＰ２の１／２だけ平行移動された位置に限定される。
【００６４】
図１、図２及び図３に示したように、集積回路基板１内に等間隔で離隔され、交番的に列をなす第１及び第２活性領域３ａ、３ｂを形成する。この時に、前記第２活性領域３ｂは前記第１活性領域３ａから側面方向にオフセットされて各々の第２活性領域が二つの最隣接する第１活性領域から等間隔で離隔されるように形成する。
【００６５】
前記活性領域３ａ、３ｂ上にゲート絶縁膜５を形成する。前記ゲート絶縁膜５を有する半導体基板上にゲート導電膜及びキャッピング絶縁膜を順次に形成する。前記キャッピング絶縁膜は通常の層間絶縁膜で形成されるシリコン酸化膜に対してエッチング選択比を有する絶縁膜、例えば、シリコン窒化膜で形成することが望ましい。
【００６６】
前記キャッピング絶縁膜及びゲート導電膜を連続してパターニングして前記各活性領域の上部を横切る第１乃至第４ゲートパターン１０ａ、１０ｂ、１０ｃ、１０ｄを形成する。ここで、前記第１及び第２ゲートパターン１０ａ、１０ｂは前記第１活性領域３ａの上部を横切り、前記第３及び第４ゲートパターン１０ｃ、１０ｄは前記第２活性領域３ｂの上部を横切る。前記第１ゲートパターン１０ａの各々は順次に積層された第１ゲート電極７ａ及びキャッピング絶縁膜パターン９を含み、前記第２ゲートパターン１０ｂの各々は順次に積層された第２ゲート電極７ｂ及びキャッピング絶縁膜パターン９を含む。これと同様に、前記第３ゲートパターン１０ｃの各々は順次に積層された第３ゲート電極７ｃ及びキャッピング絶縁膜パターン９を含み、前記第４ゲートパターン１０ｄの各々は順次に積層された第４ゲート電極７ｄ及びキャッピング絶縁膜パターン９を含む。前記パターニング工程は前記活性領域と重畳される前記ゲート電極の幅Ｗ１は前記素子分離領域３と重畳される前記ゲート電極の幅Ｗ２より広く実施されることが望ましい。
【００６７】
前記ゲートパターン１０ａ、１０ｂ、１０ｃ、１０ｄ及び前記素子分離領域３をイオン注入マスクとして使って前記活性領域の内部に不純物を注入して第１乃至第５不純物領域(図示しない。１１ｂ、１１ｃ、１１ｄ、１１ｅ)を形成する。前記第１及び第２不純物領域は各々前記第１活性領域３ａの両端に形成され、前記第３及び第４不純物領域１１ｃ、１１ｄは各々前記第２活性領域３ｂの両端に形成される。また、前記第５不純物領域１１ｅは前記第１及び第２ゲート電極７ａ、７ｂの間の前記第１活性領域３ａとともに前記第３及び第４ゲート電極７ｃ、７ｄの間の前記第２活性領域３ｂ内に形成される。これによって、前記第１活性領域３ａの各々に第１及び第２ＭＯＳトランジスタが形成され、前記第２活性領域３ｂの各々に第３及び第４ＭＯＳトランジスタが形成される。
【００６８】
したがって、前記第１活性領域各々には第１及び第２ソース領域が形成され、前記第１及び第２ソース領域の間には第１共通ドレイン領域が形成され、前記第１及び第２ソース領域のうちの各一つは前記共通ドレイン領域から各々第１方向とその反対方向である第２方向に側面方向にオフセットされる。前記第２活性領域各々には第３及び第４ソース領域が形成され、前記第３及び第４ソース領域の間には第２共通ドレイン領域が形成され、前記第３及び第４ソース領域のうちの各一つは前記共通ドレイン領域から前記各々の第１方向と第２方向に側面方向にオフセットされる。
【００６９】
前記第１不純物領域は前記第１ＭＯＳトランジスタのソース領域の役割を果たし、前記第２不純物領域１１ｂは前記第２ＭＯＳトランジスタのソース領域の役割を果たす。これと同様に、前記第３不純物領域１１ｃは前記第３ＭＯＳトランジスタのソース領域の役割を果たし、前記第４不純物領域１１ｄは前記第４ＭＯＳトランジスタのソース領域の役割を果たす。これに加えて、前記第１活性領域３ａ内の前記第５不純物領域１１ｅは前記第１及び第２ＭＯＳトランジスタの共通ドレイン領域の役割を果たし、前記第２活性領域３ｂ内の前記第５不純物領域１１ｅは前記第３及び第４ＭＯＳトランジスタの共通ドレイン領域の役割を果たす。続けて、前記ゲートパターン１０ａ、１０ｂ、１０ｃ、１０ｄの側壁上に通常の方法を使って絶縁膜スペーサ１３を形成する。前記絶縁膜スペーサ１３は前記キャッピング絶縁膜と同一の絶縁膜で形成することが望ましい。
【００７０】
図１、図４及び図５を参照すれば、前記スペーサ１３を有する半導体基板上に第１層間絶縁膜１５を形成する。前記第１層間絶縁膜１５をパターニングして前記第１乃至第５不純物領域を各々露出させる第１乃至第５コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅを形成する。前記第１乃至第５コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅを形成する間、前記キャッピング絶縁膜パターン９ 及び前記スペーサ１３はエッチング阻止膜の役割を果たす。すなわち、前記第１乃至第５コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅは自己整列コンタクト技術を使って形成することができる。前記第１乃至第５コンタクトホール１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ内に各々通常の方法を使って第１乃至第５コンタクトプラグ(図示しない。１９ｂ、１９ｃ、１９ｄ、１９ｅ)を形成する。
【００７１】
前記第１乃至第５コンタクトプラグ(図示しない。１９ｂ、１９ｃ、１９ｄ、１９ｅ)を有する半導体基板上に第２層間絶縁膜２０ｃを形成する。前記第２層間絶縁膜２０ｃは下部エッチング阻止膜２０ａ及び絶縁膜２０ｂを順次に層させて形成することが望ましい。前記下部エッチング阻止膜２０ａは前記絶縁膜２０ｂ、第１層間絶縁膜１５及びコンタクトプラグ１９ｂ、１９ｃ、１９ｄ、１９ｅに対してエッチング選択比を有する絶縁膜で形成する。例えば、前記下部エッチング阻止膜２０ｃはシリコン窒化膜で形成することができる。次に、前記第２層間絶縁膜２０ｃをパターニングして前記第５コンタクトプラグ１９ｅを露出させるビットラインコンタクトホール（図示しない）を形成する。
【００７２】
前記第２層間絶縁膜２０ｃ上に前記ビットラインコンタクトホールを覆う複数個の平行なビットラインパターン２４を形成する。前記ビットラインパターン２４の各々は順次に積層されたビットライン２１及びビットラインキャッピング膜パターン２３を含む。前記ビットライン２１は前記ビットラインコンタクトホールを通じて前記第５コンタクトプラグ１９ｅと電気的に接続される。また、前記ビットラインパターン２４は前記ゲート電極７ａ、７ｂ、７ｃ、７ｄの上部を横切るように形成される。前記ビットラインパターン２４の側壁上に通常の方法を使ってビットラインスペーサ２５を形成する。前記ビットラインキャッピング膜パターン２３及び前記ビットラインスペーサ２５は前記ゲートスペーサ１３及びゲートキャッピング膜パターン９と同一の絶縁膜で形成することが望ましい。
【００７３】
図１、図６及び図７を参照すれば、前記ビットラインスペーサ２５を含む半導体基板上に第３層間絶縁膜２７を形成する。前記第３層間絶縁膜２７及び前記絶縁膜２０６ｂを連続してパターニングして前記第１乃至第４コンタクトプラグ上部に各々第１乃至第４予備ストレージノードパッドコンタクトホールを形成する。前記第１及び第２予備ストレージノードパッドコンタクトホールは各々前記第１及び第２不純物領域の中心軸から前記ｘ軸のマイナスの方向に向けてシフトされた中心軸を有するように形成される。これによって、前記第１予備ストレージノードパッドコンタクトホールは前記第４ ゲート電極７ｄの上部の前記下部エッチング阻止膜２０ａを露出させることができ、前記第２予備ストレージノードパッドコンタクトホールは前記第２ゲート電極７ｂの上部の前記下部エッチング阻止膜２０ａを露出させることができる。
【００７４】
一方、第３及び第４予備ストレージノードパッドコンタクトホールは各々前記第３及び第４不純物領域の中心軸から前記ｘ軸のプラスの方向に向けてシフトされた中心軸を有するように形成される。これによって、前記第３予備ストレージノードパッドコンタクトホールは前記第３ゲート電極７ｃの上部の前記下部エッチング阻止膜２０ａを露出させることができ、前記第４予備ストレージノードパッドコンタクトホールは前記第１ゲート電極７ａの上部の前記下部エッチング阻止膜２０ａを露出させることができる。
【００７５】
続けて、前記第１乃至第４予備ストレージノードパッドコンタクトホールにより露出された前記下部エッチング阻止膜２０ａを選択的にエッチングして前記第１乃至第４コンタクトプラグを各々露出させる第１乃至第４ストレージノードパッドコンタクトホールを形成する。前記第１乃至第４ストレージノードパッドコンタクトホール内に各々第１乃至第４ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄを形成する。
【００７６】
図１、図８及び図９を参照すれば、前記第１乃至第４ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄを有する半導体基板上に第４層間絶縁膜３６を形成する。前記第４層間絶縁膜３６は上部エッチング阻止膜３３及び犠牲絶縁膜３５を順次に積層させて形成することが望ましい。前記上部エッチング阻止膜３３は前記犠牲絶縁膜３５、前記ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄ及び前記第３層間絶縁膜２７に対してエッチング選択比を有する絶縁膜、例えばシリコン窒化膜で形成することが望ましい。また、前記犠牲絶縁膜３５はシリコン酸化膜で形成することが望ましい。
【００７７】
前記犠牲絶縁膜３５及び前記上部エッチング阻止膜３３を連続してパターニングして前記第１乃至第４ストレージノードパッド３１ａ、３１ｂ、３１ｃ、３１ｄを各々露出させる第１乃至第４ストレージノードコンタクトホール(図示しない。３７ａ、３７ｂ、３７ｃ、３７ｄ)を形成する。前記第１及び第２ストレージノードコンタクトホールは各々前記第１及び第２ストレージノードパッド３１ａ、３１ｂの中心軸から前記ｘ軸のマイナスの方向に向けてシフトされた第１及び第２地点Ａ、Ｂを過ぎる中心軸(図示しない)を有するように形成される。また、前記第３及び第４ストレージノードコンタクトホール３７ｃ、３７ｄは各々前記第３及び第４ストレージノードパッド３１ｃ、３１ｄの中心軸から前記ｘ軸のプラスの方向に向けてシフトされた第３及び第４地点Ｃ、Ｄを過ぎる中心軸４１ｃ、４１ｄを有するように形成される。さらに具体的に、前記第１中心軸は前記第１不純物領域と隣接し、前記第２ＭＯＳトランジスタの反対側に位置した素子分離領域を過ぎることができ、前記第２中心軸は前記第２ＭＯＳトランジスタのチャンネル領域を過ぎることができる。前記第３中心軸４１ｃは前記第３ＭＯＳトランジスタのチャンネル領域を過ぎることができ、前記第４中心軸４１ｄは前記第４不純物領域１１ｄと隣接し、前記第３ＭＯＳトランジスタの反対側に位置した素子分離領域を過ぎることができる。
【００７８】
続けて、通常の方法を使って前記第１乃至第４ストレージノードコンタクトホール内に各々第１乃至第４ストレージノード３９ａ、３９ｂ、３９ｃ、３９ｄを形成する。前記ストレージノード３９ａ、３９ｂ、３９ｃ、３９ｄはシリンダ型の断面またはボックス型の断面を有することができる。また、前記第１乃至第４ストレージノード３９ａ、３９ｂ、３９ｃ、３９ｄはそれらの中心軸が互いに同一の間隔で離隔されるように配列されることができる。これによって、前記第１ピッチＰ１が前記第２ピッチＰ２の２倍の場合に、前記第１乃至第４ストレージノード３９ａ、３９ｂ、３９ｃ、３９ｄは平面的に示す時に、正多角形または円形を有するように形成されることができる。次に、前記犠牲絶縁膜３５を選択的に除去して前記第１乃至第４ストレージノードの外側壁を露出させることができる。
【００７９】
したがって、前記集積回路基板上には第１及び第２ストレージノードが形成され、前記第１及び第２ストレージノードのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結される。前記第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされる。前記集積回路基板上には第３及び第４ストレージノードが形成され、前記第３及び第４ストレージノードのうちの各一つは前記第３及び第４ソース領域のうちの各一つと電気的に連結される。前記第３及び第４ストレージノードは前記各々の第３及び第４ソース領域から前記第２方向に側面方向にオフセットされる。
【００８０】
【発明の效果】
上述のように、本発明によれば、ストレージノードの長さ及び幅の間の差を最小化させるのが容易であることはもちろん、セルトランジスタの漏洩電流特性を改善させることが容易である。これによって、 ＤＲＡＭ素子の収率はそれのリフレッシュ特性を顕著に改善させることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態によるＤＲＡＭセルの平面図である。
【図２】 図１のI-Iに従って本発明の一実施形態によるＤＲＡＭの製造方法を説明するための断面図である。
【図３】 図１のII-IIに従って本発明の一実施形態によるＤＲＡＭセルの製造方法を説明するための断面図である。
【図４】 図１のI-Iに従って本発明の一実施形態によるＤＲＡＭの製造方法を説明するための断面図である。
【図５】 図１のII-IIに従って本発明の一実施形態によるＤＲＡＭセルの製造方法を説明するための断面図である。
【図６】 図１のI-Iに従って本発明の一実施形態によるＤＲＡＭの製造方法を説明するための断面図である。
【図７】 図１のII-IIに従って本発明の一実施形態によるＤＲＡＭセルの製造方法を説明するための断面図である。
【図８】 図１のI-Iに従って本発明の一実施形態によるＤＲＡＭの製造方法を説明するための断面図である。
【図９】 図１のII-IIに従って本発明の一実施形態によるＤＲＡＭセルの製造方法を説明するための断面図である。
Claims (34)
- 半導体基板に行及び列に沿って２次元的に配列された第１及び第２活性領域で構成され、前記第１活性領域は前記行と平行なｘ軸及び前記列と平行なｙ軸に沿って各々第１ピッチ及び第２ピッチを有し、前記第２活性領域は前記第１活性領域が前記ｘ軸及び前記ｙ軸に沿って各々前記第１ピッチの１／２及び前記第２ピッチの１／２だけ平行移動された位置に配置され、素子分離領域により限定された複数個の活性領域と、
前記第１活性領域の各々に形成され、一直線上に配置された第１及び第２ＭＯＳトランジスタと、
前記第２活性領域の各々に形成され、一直線上に配置された第３及び第４ＭＯＳトランジスタと、
前記第１乃至第４ＭＯＳトランジスタを有する半導体基板上に配置された第１乃至第４ストレージノードとを含み、前記第１及び第２ストレージノードは各々前記第１活性領域の両端に形成されて前記第１及び第２ＭＯＳトランジスタのソース領域の役割を果たす第１及び第２不純物領域に電気的に接続され、前記第３及び第４ストレージノードは各々前記第２活性領域の両端に形成されて前記第３及び第４ＭＯＳトランジスタのソース領域の役割を果たす第３及び第４不純物領域に電気的に接続され、前記第１及び第２ストレージノードの平面形状から見た中心軸は各々それらに接続された前記第１及び第２不純物領域の平面形状から見た中心点から前記ｘ軸のマイナスの方向に向けて所定の距離だけ離隔された第１及び第２地点を過ぎ、前記第３及び第４ストレージノードの平面視において中心点を通り平面に垂直な中心軸は各々それらに接続された前記第３及び第４不純物領域の平面形状から見た中心点から前記ｘ軸のプラスの方向に向けて前記所定の距離だけ離隔された第３及び第４地点を通り、
前記第１ピッチが前記第２ピッチの二倍であり、前記第１乃至第４ストレージノードの平面視は、正多角形または円形である
ことを特徴とするＤＲＡＭセル。 - 前記第１及び第２ＭＯＳトランジスタは前記第１活性領域の上部を横切る第１及び第２平行なゲート電極を含み、前記第３及び第４ＭＯＳトランジスタは前記第２活性領域の上部を横切る第３及び第４平行なゲート電極を含む
ことを特徴とする請求項１に記載のＤＲＡＭセル。 - 前記第１及び第２活性領域上の前記ゲート電極の幅は前記素子分離領域上の前記ゲート電極の幅より広く、
前記ゲート電極の幅とはチャンネルの長さ方向の幅である
ことを特徴とする請求項２に記載のＤＲＡＭセル。 - 前記ゲート電極と重畳される前記活性領域の幅は前記ソース領域の幅より広く、
前記活性領域の幅とはチャンネル幅方向の幅である
ことを特徴とする請求項２に記載のＤＲＡＭセル。 - 前記第１乃至第４不純物領域上に各々配置された第１乃至第４コンタクトプラグをさらに含む
ことを特徴とする請求項１に記載のＤＲＡＭセル。 - 前記第１乃至第４コンタクトプラグの中心軸は各々前記第１乃至第４不純物領域の中心点を通り、
前記コンタクトプラグの中心軸とは平面視における前記コンタクトプラグの中心点を通り平面に垂直方向の軸であり、前記不純物領域の中心点とは平面視における前記不純物領域の中心である
ことを特徴とする請求項５に記載のＤＲＡＭセル。 - 前記第１コンタクトプラグ及び前記第１ストレージノードの間に介在された第１ストレージノードパッドと、
前記第２コンタクトプラグ及び前記第２ストレージノードの間に介在された第２ストレージノードパッドと、
前記第３コンタクトプラグ及び前記第３ストレージノードの間に介在された第３ストレージノードパッドと、
前記第４コンタクトプラグ及び前記第４ストレージノードの間に介在された第４ストレージノードパッドとをさらに含む
ことを特徴とする請求項５に記載のＤＲＡＭセル。 - 前記第１ストレージノードパッドの中心軸は前記第１不純物領域の中心軸及びこれと電気的に接続された前記第１ストレージノードの中心軸の間に位置し、前記第２ストレージノードパッドの中心軸は前記第２不純物領域の中心軸及びこれと電気的に接続された前記第２ストレージノードの中心軸の間に位置し、前記第３ストレージノードパッドの中心軸は前記第３不純物領域の中心軸及びこれと電気的に接続された前記第３ストレージノードの中心軸の間に位置し、前記第４ストレージノードパッドの中心軸は前記第４不純物領域の中心軸及びこれと電気的に接続された前記第４ストレージノードの中心軸の間に位置し、
前記ストレージノードパッドの中心軸とは平面視における前記ストレージノードパッドの中心点を通り平面に垂直方向の軸であり、前記不純物領域の中心軸とは平面視における前記不純物領域の中心点を通り平面に垂直方向の軸である
ことを特徴とする請求項７に記載のＤＲＡＭセル。 - 前記所定の距離は前記活性領域の中心点及びそれらの両端に形成された前記第１乃至第４不純物領域の中心点の間の距離より短く、
前記不純物領域の中心点とは平面視における前記不純物領域の中心である
ことを特徴とする請求項１に記載のＤＲＡＭセル。 - 前記第１ストレージノードの中心軸は前記第１不純物領域に隣接し、前記第２ＭＯＳトランジスタの反対側に位置した前記素子分離領域を通り、前記第２ストレージノードの中心軸は前記第２ＭＯＳトランジスタのチャンネル領域を過ぎ、前記第３ストレージノードの中心軸は前記第３ＭＯＳトランジスタのチャンネル領域を通り、前記第４ストレージノードの中心軸は前記第４不純物領域に隣接し、前記第３ＭＯＳトランジスタの反対側に位置した前記素子分離領域を通る
ことを特徴とする請求項１に記載のＤＲＡＭセル。 - 前記第１乃至第４ストレージノードはシリンダ型の断面またはボックス型の断面を有する
ことを特徴とする請求項１に記載のＤＲＡＭセル。 - 前記第１及び第２ゲート電極の間の前記第１活性領域に形成された不純物領域と共に前記第３及び第４ゲート電極の間の前記第２活性領域に形成された不純物領域に電気的に接続されたビットラインをさらに含み、前記ビットラインは前記ゲート電極の上部を横切るように配置される
ことを特徴とする請求項２に記載のＤＲＡＭセル。 - 請求項１乃至請求項１２のいずれか一項に記載のＤＲＡＭセルの製造方法において、
前記半導体基板内に共通ドレイン領域と第１及び第２ソース領域を形成し、前記第１及び第２ソース領域のうちの各一つは前記共通ドレイン領域から各々第１方向とその反対方向である第２方向に側面方向にオフセットされるように形成する段階と、
前記半導体基板上に第１及び第２ストレージノードを形成し、前記第１及び第２ストレージノードのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結され、前記第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされるように順次形成する段階を有し、
前記共通ドレインとは、前記第１及び第２ソース領域を備える各トランジスタ間の共通ドレインであり、
前記第１方向及び前記第２方向は前記ｘ軸にプラス方向またはマイナス方向のいずれかであり、前記側面方向とはｘ軸方向である
ことを特徴とするＤＲＡＭセルの製造方法。 - 前記共通ドレイン領域と前記第１及び第２ソース領域を形成する段階は、前記半導体基板上に第１乃至第４ゲート電極を形成する段階の後工程において遂行され、前記第１乃至第４ゲート電極は前記第１乃至第４平行なゲート電極であり、前記共通ドレイン領域と前記第１及び第２ソース領域を形成する段階は、前記第１及び第２ゲート電極の間に共通ドレインを形成し、前記第３及び第１ゲート電極の間に第１ソース領域を形成し、前記第２及び第４ゲート電極の間に第２ソース領域を形成する段階を含み、前記第３及び第４ゲート電極は前記第１及び第２ソース領域に近接する前記第１及び第２ゲート電極より幅を狭く形成する
ことを特徴とする請求項１３に記載のＤＲＡＭセルの製造方法。 - 前記共通ドレイン領域と前記第１及び第２ソース領域を形成する段階と前記第１及び第２ストレージノードを形成する段階との間に、
前記半導体基板上に第１及び第２コンタクトプラグを形成し、前記第１及び第２コンタクトプラグのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結され、前記第１及び第２コンタクトプラグは前記各々の第１及び第２ソース領域と側面方向に整列するように形成する
ことを特徴とする請求項１３に記載のＤＲＡＭの製造方法。 - 前記第１及び第２コンタクトプラグを形成する段階と前記第１及び第２ストレージノードを形成する段階との間に、
前記半導体基板上に第１及び第２ストレージノードパッドを形成し、前記第１及び第２ストレージノードパッドのうちの各一つは前記第１及び第２コンタクトプラグのうちの各一つと前記第１及び第２ストレージノードのうちの各一つとの間に位置し、前記第１及び第２ストレージノードパッドは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされるように形成する
ことを特徴とする請求項１５に記載のＤＲＡＭの製造方法。 - 前記第１及び第２ストレージノードは前記各々の第１及び第２ストレージノードパッドから前記第１方向に側面方向にオフセットされている
ことを特徴とする請求項１６に記載のＤＲＡＭの製造方法。 - 前記第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に前記第１ソース領域の中心軸と前記共通ドレイン領域の中心軸との間の距離より短い距離で側面方向にオフセットされている
ことを特徴とする請求項１３に記載のＤＲＡＭの製造方法。 - 前記第１ストレージノードの中心軸は前記第１ソース領域と前記共通ドレイン領域との間に位置する
ことを特徴とする請求項１３に記載のＤＲＡＭの製造方法。 - 前記第１及び第２ストレージノードは平面視して正多角形または円形である
ことを特徴とする請求項１３に記載のＤＲＡＭセルの製造方法。 - 請求項１乃至請求項１２のいずれか一項に記載のＤＲＡＭセルの製造方法において、
前記半導体基板内に同一の間隔で離隔されて交番的に列をなしている複数の第１及び第２活性領域を形成し、前記第２活性領域は前記第１活性領域から側面方向にオフセットされて各々の第２活性領域は二つの最隣接する第１活性領域から同一の間隔で離隔されるように形成する段階と、
前記第１活性領域と前記第１活性領域との間の第１共通ドレイン領域各々に第１及び第２ソース領域を形成し、前記第１及び第２ソース領域のうちの各一つは各々第１方向とその反対である第２方向に前記第１共通ドレイン領域から側面方向にオフセットされるように形成し、前記第２活性領域と前記第２活性領域との間の第２共通ドレイン領域各々に第３及び第４ソース領域を形成し、前記第３及び第４ソース領域のうちの各一つは各々第１方向とその反対である第２方向に前記第２共通ドレイン領域から側面方向にオフセットされるように形成する段階と、
前記半導体基板上に第１及び第２ストレージノードアレイを形成し、前記第１及び第２ストレージノードのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結され、前記各々の第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に側面方向にオフセットされるように形成し、前記半導体基板上に第３及び第４ストレージノードを形成し、前記第３及び第４ストレージノードのうちの各一つは前記第３及び第４ソース領域のうちの各一つと電気的に連結されており、前記各々の第３及び第４ストレージノードは前記各々の第３及び第４ソース領域から前記第２方向に側面方向にオフセットされるように形成し、
前記共通ドレインとは、前記第１及び第２ソース領域を備える各トランジスタ間の共通ドレインであり、
前記第１方向及び前記第２方向は前記ｘ軸にプラス方向またはマイナス方向のいずれかであり、前記側面方向とはｘ軸方向である
ことを特徴とするＤＲＡＭセルの製造方法。 - 前記第１及び第２ソース領域を形成する段階は前記半導体基板上に第１乃至第４ゲート電極を形成する段階の後工程において遂行し、前記各々の第３及び第４ゲート電極は前記各々の第１及び第２ソース領域に近接する前記各々の第１及び第２ゲート電極より狭い幅を有するように形成し、前記第１及び第２ソース領域を形成する段階は前記第１及び第２ゲート電極の間に第１共通ドレイン領域を形成し、前記第３及び第１ゲート電極の間に第１ソース領域を形成し、前記第４及び第２ゲート電極の間に第２ソース領域を形成する段階を含む
ことを特徴とする請求項２１に記載のＤＲＡＭの製造方法。 - 前記第１及び第２ソース領域を形成する段階と前記第１及び第２ストレージノードを形成する段階との間に、
前記半導体基板上に第１及び第２コンタクトプラグアレイを形成し、前記第１及び第２コンタクトプラグのうちの各一つは前記第１及び第２ソース領域のうちの各一つと電気的に連結され、前記各々の第１及び第２コンタクトプラグは前記各々の第１及び第２ソース領域に側面方向に整列するように形成し、前記半導体基板上に第３及び第４コンタクトプラグアレイを形成し、前記第３及び第４コンタクトプラグのうちの各一つは前記第３及び第４ソース領域のうちの各一つと電気的に連結され、前記各々の第３及び第４コンタクトプラグは前記各々の第３及び第４ソース領域に側面方向に整列するように形成する
ことを特徴とする請求項２１に記載のＤＲＡＭの製造方法。 - 前記第１及び第２コンタクトプラグアレイを形成する段階と前記第１及び第２ストレージノードを形成する段階との間に、
前記半導体基板上に第１及び第２ストレージノードパッドアレイを形成し、前記第１及び第２ストレージノードパッドのうちの各一つは前記第１及び第２コンタクトプラグのうちの各一つと前記第１及び第２ストレージノードのうちの各一つとの間に位置し、前記各々の第１及び第２ストレージノードパッドは前記各々の第１ 及び第２ソース領域から前記第１方向に側面オフセットされるように形成し、前記半導体基板上に第３及び第４ストレージノードパッドアレイを形成し、前記第３及び第４ストレージノードパッドのうちの各一つは前記第３及び第４コンタクトプラグのうちの各一つと前記第３及び第４ストレージノードのうちの各一つとの間に位置し、前記各々の第３及び第４ストレージノードパッドは前記各々の第３及び第４ソース領域から前記第２方向に側面オフセットされるように形成する
ことを特徴とする請求項２３に記載のＤＲＡＭの製造方法。 - 前記各々の第１及び第２ストレージノードは前記各々の第１及び第２ストレージノードパッドから前記第１方向に側面オフセットされており、前記各々の第３及び第４ストレージノードは前記各々の第３及び第４ストレージノードパッドから前記第２方向に側面オフセットされている
ことを特徴とする請求項２４に記載のＤＲＡＭの製造方法。 - 前記各々の第１及び第２ストレージノードは前記各々の第１及び第２ソース領域から前記第１方向に前記第１ソース領域の中心軸と前記第１共通ドレイン領域の中心軸との間の距離より短い距離で側面オフセットされており、前記各々の第３及び第４ストレージノードは前記各々の第３及び第４ソース領域から前記第２方向に前記第３ソース領域の中心軸と前記第２共通ドレイン領域の中心軸との間の距離より短い距離で側面オフセットされている
ことを特徴とする請求項２５に記載のＤＲＡＭセルの製造方法。 - 前記各々の第１ストレージノードの中心軸は前記各々の第１ソース領域と前記各々の第１共通ドレイン領域との間に位置し、前記各々の第３ストレージノードの中心軸は前記各々の第４ソース領域と前記各々の第２共通ドレイン領域との間に位置する
ことを特徴とする請求項２１に記載のＤＲＡＭの製造方法。 - 前記第１乃至第４ストレージノードは平面視して正多角形または円形である
ことを特徴とする請求項２１に記載のＤＲＡＭの製造方法。 - 前記第１乃至第４ストレージノード各々は各々の最隣接ストレージノードから等間隔で離隔されている
ことを特徴とする請求項２１に記載のＤＲＡＭの製造方法。 - 請求項１乃至請求項１２のいずれか一項に記載のＤＲＡＭセルの製造方法において、
前記半導体基板内にソース領域を含むメモリセルトランジスタアレイを形成する段階と、前記半導体基板上に平面視して正多角形または円形であり、前記各々のソース領域と電気的に連結され、平面視における左右側面方向にオフセットされているストレージノードアレイを形成する段階とを含む
ことを特徴とするＤＲＡＭの製造方法。 - 前記ストレージノードアレイを形成する段階は前記半導体基板上に等間隔で離隔されているストレージノードアレイを形成することを含む
ことを特徴とする請求項３０に記載のＤＲＡＭの製造方法。 - 前記メモリセルトランジスタアレイを形成する段階と前記等間隔で離隔されているストレージノードアレイを形成する段階との間に、
前記半導体基板上に前記ソース領域のうちの各一つと電気的に連結され、前記各々のソース領域に側面方向に整列するコンタクトプラグアレイを形成する
ことを特徴とする請求項３０に記載のＤＲＡＭの製造方法。 - 前記コンタクトプラグアレイを形成する段階と前記等間隔で離隔されているストレージノードアレイを形成する段階との間に、
前記半導体基板上にストレージノードパッドアレイを形成し、前記ストレージノードパッドのうちの各一つは前記コンタクトプラグのうちの各一つと前記ストレージノードのうちの各一つとの間に位置し、前記各々のストレージノードパッドは前記各々のソース領域から側面方向にオフセットされる
ことを特徴とする請求項３２に記載のＤＲＡＭの製造方法。 - 前記各々のストレージノードは前記各々のストレージノードパッドから側面方向にオフセットされる
ことを特徴とする請求項３３に記載のＤＲＡＭの製造方法。
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| US8405216B2 (en) * | 2005-06-29 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for integrated circuits |
| KR100745069B1 (ko) * | 2005-06-29 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 스토리지 노드 콘택과 스토리지 노드의 배치방법, 상기 배치 방법에 따른 반도체 소자 |
| JP2007103862A (ja) * | 2005-10-07 | 2007-04-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100649313B1 (ko) * | 2005-12-29 | 2006-11-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 이중 금속배선 및 그 제조 방법 |
| JP5694625B2 (ja) * | 2006-04-13 | 2015-04-01 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| JP4191203B2 (ja) * | 2006-05-01 | 2008-12-03 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| US7960797B2 (en) * | 2006-08-29 | 2011-06-14 | Micron Technology, Inc. | Semiconductor devices including fine pitch arrays with staggered contacts |
| KR101353343B1 (ko) * | 2007-09-18 | 2014-01-17 | 삼성전자주식회사 | 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들 |
| JP2009182114A (ja) * | 2008-01-30 | 2009-08-13 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2010161173A (ja) * | 2009-01-07 | 2010-07-22 | Renesas Electronics Corp | 半導体記憶装置 |
| KR101102764B1 (ko) | 2009-07-31 | 2012-01-03 | 주식회사 하이닉스반도체 | 반도체 소자의 레이아웃 및 반도체 소자의 형성방법 |
| KR101129936B1 (ko) * | 2010-12-13 | 2012-03-23 | 주식회사 하이닉스반도체 | 라인 타입의 액티브 영역을 갖는 반도체 소자 및 그 제조 방법 |
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| US10790041B2 (en) | 2011-08-17 | 2020-09-29 | 23Andme, Inc. | Method for analyzing and displaying genetic information between family members |
| TW201414295A (zh) * | 2012-09-20 | 2014-04-01 | Sony Corp | 收訊裝置、收訊方法、播送裝置、播送方法、程式、及連動應用程式控制系統 |
| US9735382B2 (en) * | 2012-11-08 | 2017-08-15 | Palo Alto Research Center Incorporated | Circuit layout for thin film transistors in series or parallel |
| US9536746B2 (en) * | 2014-03-13 | 2017-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Recess and epitaxial layer to improve transistor performance |
| CA2967013C (en) | 2014-11-06 | 2023-09-05 | Ancestryhealth.Com, Llc | Predicting health outcomes |
| KR102274738B1 (ko) * | 2016-01-08 | 2021-07-07 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US9953883B2 (en) * | 2016-04-11 | 2018-04-24 | Samsung Electronics Co., Ltd. | Semiconductor device including a field effect transistor and method for manufacturing the same |
| CN107845633B (zh) * | 2017-10-30 | 2023-05-12 | 长鑫存储技术有限公司 | 存储器及其制造方法 |
| US10381351B2 (en) * | 2017-12-26 | 2019-08-13 | Nanya Technology Corporation | Transistor structure and semiconductor layout structure |
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| CN111009522A (zh) * | 2018-10-08 | 2020-04-14 | 无锡华润上华科技有限公司 | 半导体器件的制造方法、半导体器件 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2741857B2 (ja) * | 1987-05-11 | 1998-04-22 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2859288B2 (ja) * | 1989-03-20 | 1999-02-17 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| US5313089A (en) * | 1992-05-26 | 1994-05-17 | Motorola, Inc. | Capacitor and a memory cell formed therefrom |
| DE4222467C1 (ja) | 1992-07-08 | 1993-06-24 | Siemens Ag, 8000 Muenchen, De | |
| JPH06120447A (ja) * | 1992-10-05 | 1994-04-28 | Mitsubishi Electric Corp | 半導体装置の導電層接続構造およびその構造を備えたｄｒａｍ |
| JP3319869B2 (ja) * | 1993-06-24 | 2002-09-03 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP3368002B2 (ja) | 1993-08-31 | 2003-01-20 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3277103B2 (ja) * | 1995-09-18 | 2002-04-22 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH0992717A (ja) * | 1995-09-21 | 1997-04-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6686288B1 (en) * | 1996-02-21 | 2004-02-03 | Micron Technology, Inc. | Integrated circuit having self-aligned CVD-tungsten/titanium contact plugs strapped with metal interconnect and method of manufacture |
| JP3519545B2 (ja) * | 1996-05-31 | 2004-04-19 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPH1084091A (ja) * | 1996-09-09 | 1998-03-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10144882A (ja) * | 1996-11-13 | 1998-05-29 | Oki Electric Ind Co Ltd | 半導体記憶素子のキャパシタ及びその製造方法 |
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| JPH10242147A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Corp | 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法 |
| JP3445495B2 (ja) * | 1997-07-23 | 2003-09-08 | 株式会社東芝 | 半導体装置 |
| JP3599548B2 (ja) * | 1997-12-18 | 2004-12-08 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| KR100278654B1 (ko) | 1998-03-12 | 2001-02-01 | 윤종용 | 디램소자의셀커패시터형성방법 |
| KR100283028B1 (ko) * | 1998-03-19 | 2001-03-02 | 윤종용 | 디램 셀 캐패시터의 제조 방법 |
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| JP2000049306A (ja) * | 1998-07-29 | 2000-02-18 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2000150824A (ja) * | 1998-11-12 | 2000-05-30 | Nec Corp | 半導体記憶装置とその製造方法 |
| JP2000183313A (ja) * | 1998-12-21 | 2000-06-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
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