KR100745069B1 - 반도체 소자의 스토리지 노드 콘택과 스토리지 노드의 배치방법, 상기 배치 방법에 따른 반도체 소자 - Google Patents
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Abstract
반도체 소자의 스토리지 노드 콘택과 스토리지 노드의 배치 방법이 제공된다. 반도체 소자의 스토리지 노드 콘택과 스토리지 노드의 배치 방법은 평면도를 기준으로 스토리지 노드 콘택은 장축이 세로방향, 단축은 가로방향으로 되어 있는 타원형으로 되어 있고, 스토리지 노드는 장축이 가로방향, 단축이 세로방향으로 되어 있는 타원형으로 되어 있으며, 상기 스토리지 노드 콘택과 일부 영역이 오버래핑 되도록 배치되는 것을 특징으로 한다. 또한, 본 발명에 따른 배치 방법을 적용한 반도체 소자도 제공된다.
반도체 소자, 배치, 스토리지 노드 콘택, 스토리지 노드
Description
도 1은 종래의 반도체 소자에 있어서 스토리지 노드 콘택과 스토리지 노드의 배치(lay out)를 보여주는 평면도이다.
도 2는 도 1의 A-B면을 따라 절단한 경우의 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 스토리지 노드 콘택과 스토리지 노드의 배치 방법(lay out method)을 설명하기 위한 평면도이다.
도 4는 도 3에 있어서 C-D면을 따라 절단한 면의 단면도이다.
도 5는 도 3의 E-F면을 따라 절단한 면의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
330: 스토리지 노드 콘택 350: 스토리지 노드
본 발명은 반도체 소자의 스토리지 노드 콘택과 스토리지 노드의 배치 방법 및 그 배치방법에 따른 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 집적도가 증가함에 대응할 수 있도록 스토리지 노드간에 서로 오버래핑 되는 것을 최소화 할 수 있는 반도체 소자의 스토리지 노드 콘택과 스토리지 노드의 배치 방법 및 본 발명에 의한 배치방법에 따른 반도체 소자에 관한 것이다.
도 1은 종래의 반도체 소자에 있어서 스토리지 노드 콘택과 스토리지 노드의 배치(lay out)를 보여주는 평면도이고, 도 2는 도 1의 A-B면을 따라 절단한 경우의 단면도이다.
도 1 및 도 2에 도시된 바와 같이 스토리지 노드 콘택(storage node contact; 130)은 반도체 기판(100) 상의 활성영역(110)과 전기적으로 연결되도록 층간절연막(120)을 식각하여 형성된 홀(hall) 내부를 전도성물질, 구체적으로 금속이나 폴리실리콘 등으로 채움으로써 형성되며, 도 1의 평면도 상에서 볼때 원형의 형태를 가지고 있다.
스토리지 노드(storage node; 150)는 상기 스토리지 노드 콘택(130)이 형성된 층간 절연막(120) 상에 형성된 제2의 층간절연막(140)을 하부의 스토리지 노드 콘택(130)이 노출되도록 식각하여 형성한 실린더 형의 공간 내부에 컨포말(conformal)하게 폴리 실리콘(poly silicon)이나 금속, 예컨대 텅스텐(W)이나 Ti/TiN을 증착함으로써 형성된다.
도 1과 같은 스토리지 노드의 배치는 종래의 6F2 이상의 셀 크기를 갖는 반도체 소자에서는 스토리지 노드 간에 간격 마진이 있어서 가능한 배치였으며 가장 일반적인 배치 방법이었다. 그러나, 반도체 소자의 집적도가 증가하고 간격 마진이 줄어듦에 따라 이러한 형태의 배치 설계는 적용의 한계를 가질 수 밖에 없는바, 따라서 새로운 방식의 반도체 소자의 스토리지 노드 콘택 및 스토리지 노드의 배치 설계 방법에 대한 연구가 필요한 실정이다.
본 발명이 이루고자 하는 기술적 과제는 소자의 집적도가 증가함에 따라 소자간의 간격마진이 줄어들더라도 오버래핑이 되지 아니하고 적용 가능한 반도체 소자의 스토리지 노드 콘택 및 스토리지 노드의 배치 방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 본 발명에 따른 배치 방법에 따른 반도체 소자를 제공함에 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들에 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기의 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 반도체 소자의 스토리지 노드 콘택과 스토리지 노드의 배치 방법은 평면도를 기준으로 스토리지 노드 콘택은 장축이 세로방향, 단축은 가로방향으로 되어 있는 타원형으로 되어 있고, 스토리지 노드는 장축이 가로방향, 단축이 세로방향으로 되어 있는 타원형으 로 되어 있으며, 상기 스토리지 노드 콘택과 일부 영역이 오버래핑 되도록 배치되는 것을 특징으로 한다.
상기의 다른 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 반도체 소자는 단면도를 기준으로 스토리지 노드 콘택은 상기 반도체 기판의 모든 활성영역에 전기적으로 연결되도록 형성되나, 상기 스토리지 노드는 상기 스토리지 노드 콘택 상에 홀수열 또는 짝수열에 번갈아가면서 형성되어 있는 것을 특징으로 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 첨부 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
또한, 도면에서 층과 막 또는 영역들의 크기 두께는 명세서의 명확성을 위하여 과장되어 기술된 것이며, 어떤 막 또는 층이 다른 막 또는 층의 "상에" 형성된다라고 기재된 경우, 상기 어떤 막 또는 층이 상기 다른 막 또는 층의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막 또는 층이 개재될 수도 있다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 스토리지 노드 콘택과 스토 리지 노드의 배치 방법(lay out method)을 설명하기 위한 평면도이고, 도 4는 도 3에 있어서 C-D면을 따라 절단한 면의 단면도이며, 도 5는 도 3의 E-F면을 따라 절단한 면의 단면도이다.
먼저, 도 3을 참조하면 점선으로 표시된 타원은 스토리지 노드 콘택(330)을 의미하고, 실선으로 표시된 타원은 스토리지 노드 콘택(330) 상에 형성되는 스토리지 노드(350)를 나타낸다.
이러한 스토리지 노드 콘택(330)과 스토리지 노드(350)의 배치를 살펴보면 도 3의 평면도를 기준으로 스토리지 노드 콘택(330)은 타원형을 가지고 일정한 간격을 가지고 행과 열로 배열되어 있는 형태를 가지고 있으며, 스토리지 노드 콘택(330)을 정의하는 타원의 장축은 세로방향으로 향하고 있고, 단축은 가로방향으로 향하고 있다.
스토리지 노드(350)은 도 3의 평면도 상으로는 스토리지 노드 콘택(350)과 오버래핑 되게 보이나 실제로는 앞서 설명한 바와 같이 도 4와 도 5에 도시된 바와 같이 스토리지 노드 콘택(330) 상에 형성된다.
스토리지 노드(350) 또한 타원형으로 되어 있으나, 도 3의 평면도를 기준으로 했을때 스토리지 노드 콘택(330)과는 다르게 장축이 가로방향으로 향해 있고, 단축이 세로방향으로 향해 있다.
스토리지 노드 콘택(330)과 스토리지 노드(350)은 전기적 연결을 위해 전부 또는 일부가 반드시 오버래핑 되어 있어야 하는데, 다만 본 발명에서는 스토리지 노드(350)가 오버래핑 되는 정도는 도 3에 도시된 바와 같이 스토리지 노드 콘택 (330)과 일부영역(도 3기준으로는 약 30~40%)이 오버래핑 되도록 배치되어 있다.
또한, 상기 스토리지 노드(350)는 스토리지 노드 콘택(330)을 이루는 타원의 중심을 기준으로 그 중심과는 오버래핑 되지 아니하며, 상기 중심을 기준으로 스토리지 노드 콘택(330)을 이루는 타원을 상부와 하부로 나누었을 때, 제1열, 제3열, 제5열과 같이 홀수열은 상부와 오버래핑되고, 제2열, 제4열, 제6열과 같이 짝수열은 하부와 오버래핑되도록 배치된다.
다만, 이와 같이 홀수열과 짝수열의 배치를 달리하는 것은 스토리지 노드(350)간의 오버래핑을 방지하기 위함이며, 이러한 목적은 홀수열이 하부와 오버래핑 되고 짝수열이 상부와 오버래핑 되어도 달성될 수 있음은 당업자에게 자명할 것이다.
스토리지 노드(350)는 스토리지 노드 콘택(350)을 이루는 타원의 중심을 기준으로 상부와 하부를 교대로(alternative) 해가며 일부분이 오버래핑 되도록 배치되어 있다.
상기에서 스토리지 노드 콘택(330)과 스토리지 노드(350)를 설명하면서 사용한 장축, 단축, 가로방향 및 세로방향이라는 용어는 반도체 소자의 평면도를 기준으로 임의의 어느 한 방향에서 보았을때 보이는 형태를 의미하며, 보는 방향에 따라서 스토리지 노드 콘택(330)과 스토리지 노드(350)의 방향은 90°회전되게 보일 수도 있을 것이다.
따라서, 어떤 반도체 소자를 보았을때 그 평면도 상에서 어느 임의의 방향에서 보이는 형태가 본 발명에서 제시한 스토리지 노드 콘택(330) 및 스토리지 노드 (350)의 배치 방법과 일치한다면 이는 본 발명과 동일한 발명 내지는 그 기술적 사상을 같이 하는 발명으로 해석되어져야 할 것이다.
도 4는 도 3의 C-D(스토리지 노드 콘택(330)의 상부)를 따라서 절단한 면의 단면도를 나타내는데, 스토리지 노드 콘택(330)은 그 행을 따라서 전부 보이게 되나, 스토리지 노드(350)는 그 열을 달리하면서 스토리지 노드 콘택(330)의 상부와 하부와 교대로 오버래핑 되도록 배치되므로, 홀수열에서만 나타나고 있다.
도 5는 도 3의 E-F(스토리지 노드 콘택(330)의 하부)를 따라서 절단한 면의 단면도를 나타내는데, 스토리지 노드 콘택(350)은 그 행을 따라서 전부 보이게 되나, 스토리지 노드(350)는 그 열을 달리 하면서 짝수열에서만 나타나고 있다.
다만, 별도의 도면상으로는 표시되지 않았으나, 스토리지 노드 콘택(330)를 이루는 타원의 중심을 따라서 절단한 면의 단면도 상에는 스토리지 노드 콘택(330)은 전부 보일 것이나, 스토리지 노드(350)는 보이지 않을 것인데, 이는 스토리지 노드(350)가 스토리지 노드 콘택(330)을 이러는 타원의 중심과는 오버래핑 되지 않기 때문이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였으나, 본 발명은 상기 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 따른 반도체 소자의 스토리지 노드 콘택 및 스토리지 노드의 배치 방법에 의하면 6F2이하의 크기를 가지는 반도체 소자 제조 공정에 있어서, 공정의 마진과 배치 설계 마진을 확보할 수 있게 된다.
Claims (3)
- 트랜지스터 소자가 형성되어 있는 반도체 기판의 활성영역과 전기적으로 연결되어 있는 스토리지 노드 콘택, 및 상기 스토리지 노드 콘택 상에 형성되는 스토리지 노드를 포함하는 반도체 소자에 있어서,평면도를 기준으로 상기 스토리지 노드 콘택은 장축이 세로방향, 단축은 가로방향으로 되어 있는 타원형으로 되어 있고, 상기 스토리지 노드는 장축이 가로방향, 단축이 세로방향으로 되어 있는 타원형으로 되어 있으며,상기 스토리지 노드는 상기 스토리지 노드 콘택을 이루는 타원의 중심을 기준으로 상기 중심과는 오버래핑 되지 아니하며, 상기 중심을 기준으로 스토리지 노드 콘택을 이루는 타원의 상부와 하부를 교대로 하며 일부 오버래핑 되도록 배치되는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택과 스토리지 노드의 배치 방법.
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- 트랜지스터 소자가 형성되어 있는 반도체 기판의 활성영역과 전기적으로 연결되어 있는 스토리지 노드 콘택, 및 상기 스토리지 노드 콘택 상에 형성되는 스토리지 노드를 포함하는 반도체 소자에 있어서,단면도를 기준으로 스토리지 노드 콘택은 상기 반도체 기판의 모든 활성영역에 전기적으로 연결되도록 형성되나, 상기 스토리지 노드는 상기 스토리지 노드 콘택 상에 홀수열 또는 짝수열에 번갈아가면서 형성되어 있는 것을 특징으로 하는 반도체 소자.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030090410A (ko) * | 2002-05-23 | 2003-11-28 | 삼성전자주식회사 | 반도체 메모리 소자의 레이아웃 방법 |
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|---|---|---|---|---|
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