JP2012079931A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】活性領域をライン上に形成することで、コンタクト領域のばらつきを抑制し、リセスゲート電極を用いて隣接するトランジスタ間の分離を行う構造を提供する。
【解決手段】半導体基板中に第１の方向に延在して形成される素子分離領域で分離された活性領域と、第１の方向と交差する第２の方向に延在し、素子分離領域及び活性領域に連通する溝内に形成されたリセスゲート電極と。リセスゲート電極で分断された活性領域であって、リセスゲート電極の底面より浅い領域に形成されるＭＯＳトランジスタのソース／ドレイン領域とを備えた半導体装置であって、リセスゲート電極は、ＭＯＳトランジスタのゲート電極を構成する制御ゲート電極１６２ｔと、第１の方向に隣接するＭＯＳトランジスタを素子分離する補助ゲート電極１６２ｉで構成される。
【選択図】図１９

Description

本発明は、半導体装置およびその製造方法に関するものである。

半導体装置において、半導体基板上に形成される素子を相互に電気的に分離する素子分離方法として、ＳＴＩ法（Shallow Trench Isolation）による素子分離技術が知られている。

例えば、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルの素子分離について一例を挙げると、半導体基板上に埋め込まれた素子分離絶縁膜からなるＳＴＩ素子分離領域と、素子分離領域によって囲まれた島状の活性領域とを、活性領域が、半導体基板上に規則的に配置されるように形成する。

図２０に従来の島状活性領域を形成したメモリセル領域の概略平面図（Ａ）とその部分拡大図（Ｂ）を示す。半導体基板上には、素子分離領域１００１によって囲まれた複数の活性領域１００２を横断するようにゲート電極１００３、１００４、１００５が形成されている。ゲート電極１００３〜１００５はＤＲＡＭのワード線を兼ねている。一つの活性領域１００２に注目すると、２本のゲート電極１００３、１００４が活性領域１００２と交差するように形成されている。各々のゲート電極１００３、１００４の両側には、ソース／ドレイン拡散層１００６〜１００８が形成されている。ソース／ドレイン拡散層１００６〜１００８には、それぞれセルコンタクト１０１１〜１０１３が接続されている。

従来の周囲が素子分離領域で囲まれた島状活性領域上に記憶素子を形成する構成では、素子の微細化に伴い活性領域１００２の長手方向両端部がリソグラフィーの特性に起因して丸まってしまい、ソース／ドレイン拡散層は中央部（１００７）に比べて両端部（１００６及び１００８）の面積が縮小する。その結果、一つの活性領域上に形成する３つのセルコンタクト（中央に共通ビット線接続用セルコンタクト１０１２、両端部にキャパシタ接続用セルコンタクト１０１１及び１０１３）の接触面積が変化してコンタクト抵抗がばらつく問題がある。

これに対して、特許文献１では、活性領域をライン状の素子分離領域で挟まれたフィン状に形成し、フィン状半導体層にチャネルストッパとなるウエル領域を形成し、ウエル領域をフィン型のダミーゲート電極で挟み電圧を印加することで、その両側のトランジスタを絶縁分離する構造が示されている。フィン状半導体層に形成されるＭＯＳトランジスタとしては、フィン型トランジスタ、プレーナー型トランジスタ、トレンチ型トランジスタが例示されている。

特開２００９−９４２７５号公報

一方、素子の微細化に伴う、コンタクトプラグ自体の抵抗を下げるために、従来のポリシリコンプラグから低抵抗のメタルプラグを用いる要求がある。メタルプラグを直接シリコン基板上に形成すると、ショットキー接続となり、十分な接触抵抗の低減が困難となることから、通常、メタルプラグとシリコン基板間の接触抵抗低減のため、基板表面にメタルシリサイドを介在させて良好なオーミックコンタクトを形成する必要がある。シリコン基板表面に自己整合的なシリサイデーション（self-aligned silicidation：サリサイデーション（salicidation）と言われる）法にてメタルシリサイドを形成すると、その下近傍にはソース／ドレイン拡散層の接合が位置しており、異常シリサイデーションにより接合破壊をもたらす問題がある。この問題を回避するためには、メタルプラグを形成する活性領域表面に選択エピタキシャル成長法によりＳｉを形成して表面位置を嵩上げし、Ｓｉ表面と接合との距離を予め離しておくことが有効である。

ところが、上記のように、島状活性領域ではセルコンタクト部の面積がばらついているために、選択エピタキシャル成長が不安定となる問題がある。すなわち、島状活性領域の両端部の面積が小さい部分では選択エピタキシャル成長が不十分となり、また、面積が相対的に大きい中央部分では過剰に成長してしまい、隣接活性領域の中央部から横方向に成長したＳｉ層同士が接触しショートしてしまう問題が発生する。したがって、選択エピタキシャル成長を用いる場合には、成長させる各部分の各々において、面積を一定に均一化させる必要がある。

活性領域をライン状に形成する方法では、島状活性領域において問題となるセルコンタクト部の面積のばらつきが解消されるため、選択エピタキシャル成長させる部分の面積を一定にすることができる。このようにライン状で形成した活性領域に複数のトランジスタを形成する場合、活性領域の延在方向にトランジスタをそれぞれ素子分離する必要がある。特許文献１では、チャネルストッパ部を設けることで、トランジスタ間の絶縁を行っている。しかしながら、チャネルストッパ部のダミーゲート電極は、フィン型トランジスタのゲート電極と同形状であるが、ＭＯＳトランジスタのゲート電極とは逆導電型の不純物を注入したポリシリコン膜で形成する必要があり、工程数の増大は否めない。したがって、さらに工程を簡略化する余地がある。

本発明では、活性領域をライン上に形成することで、コンタクト領域のばらつきを抑制し、リセスゲート電極を用いて隣接するトランジスタ間の分離を行う構造を提供する。

すなわち、本発明の一実施態様によれば、
半導体基板中に第１の方向に延在して形成される素子分離領域で分離された活性領域と、
前記第１の方向と交差する第２の方向に延在し、前記素子分離領域及び活性領域に連通する溝内に形成されたリセスゲート電極と、
前記リセスゲート電極で分断された前記活性領域であって、前記リセスゲート電極の底面より浅い領域に形成されるＭＯＳトランジスタのソース／ドレイン領域とを備えた半導体装置であって、
前記リセスゲート電極は、前記ＭＯＳトランジスタのゲート電極を構成する制御ゲート電極と、前記第１の方向に隣接する前記ＭＯＳトランジスタを素子分離する補助ゲート電極で構成される半導体装置が提供される。

特に、本発明では、前記ソース／ドレイン領域上にエピタキシャル成長半導体層を形成し、該エピタキシャル成長半導体層にセルコンタクト部が形成された半導体装置に関する。

また、本発明の別の実施態様によれば、
半導体基板に第１の方向に延在する複数の素子分離溝を形成する工程と、
前記複数の素子分離溝に絶縁膜を埋め込み素子分離領域を形成する工程と、
前記第１の方向と交差する第２の方向に延在する複数のゲート溝を、前記素子分離領域と、前記素子分離領域で画定された活性領域とを連通するように半導体基板上に形成する工程と、
ゲート絶縁膜を形成した後、前記ゲート溝を埋設して前記半導体基板上にゲート電極材料を積層する工程と、
前記ゲート電極材料を前記ゲート溝を含めてその直上に残留するように、前記第２の方向にパターニングし、リセスゲート電極を形成する工程と、
前記リセスゲート電極をマスクに前記活性領域の半導体基板中へ前記半導体基板中の不純物と反対導電型の不純物をイオン注入し、前記リセスゲート電極の底部より浅い領域にソース／ドレイン領域を形成する工程と
を備え、リセスゲート電極の一部を前記活性領域に形成されるＭＯＳトランジスタの制御ゲート電極とし、前記第１の方向に隣接するＭＯＳトランジスタ間のリセスゲート電極を前記隣接するＭＯＳトランジスタ間を素子分離する補助ゲート電極とすることを特徴とする半導体装置の製造方法が提供される。

本発明によれば、活性領域を所定の方向にライン状に形成し、この活性領域と交差するリセスゲート電極を設けることで、リセスゲート電極と活性領域端部で画定されるソース／ドレイン領域の形状のばらつきを抑制することができ、ソース／ドレイン領域上にエキタキシャル成長半導体層を形成しても、エキタキシャル成長半導体層同士が短絡することを防止できる。また、同時に形成されるリセスゲート電極をＭＯＳトランジスタとして機能する制御ゲート電極と、第１の方向に隣接するＭＯＳトランジスタを素子分離する補助ゲートに振り分けることで、工程数の削減が図れる。

本発明の一実施形態に係る半導体装置の製造方法の工程を説明するもので、素子分離領域形成後の基板の上面図である。 図１−１のＡ−Ａ’線における断面図（Ａ）と、Ｂ−Ｂ’線における断面図（Ｂ）を示す。 本発明の一実施形態に係る半導体装置の製造方法の工程を説明するもので、ゲート溝形成のためのマスクを形成後の上面図である。 図２−１のＡ−Ａ’線における断面図（Ａ）、Ｂ−Ｂ’線における断面図（Ｂ）、Ｃ−Ｃ’における断面図（Ｃ）、Ｄ−Ｄ’線における断面図（Ｄ）を示す。 本発明の一実施形態に係る半導体装置の製造方法の工程を説明するもので、ゲート溝形成後の上面図である。 図３−１のＡ−Ａ’線における断面図（Ａ）、Ｂ−Ｂ’線における断面図（Ｂ）、Ｃ−Ｃ’における断面図（Ｃ）、Ｄ−Ｄ’線における断面図（Ｄ）を示す。 マスク除去後の図３−２の（Ａ）〜（Ｄ）に相当する断面図（Ａ）〜（Ｄ）を示す。 図４に続く工程の断面図を示すもので、図４の（Ａ）〜（Ｄ）に相当する断面図（Ａ）〜（Ｄ）を示す。 図５に続く工程の上面図を示す。 図６−１のＡ−Ａ’線における断面図（Ａ）、Ｂ−Ｂ’線における断面図（Ｂ）、Ｃ−Ｃ’における断面図（Ｃ）、Ｄ−Ｄ’線における断面図（Ｄ）を示す。 図６に続く工程の上面図を示す。 図７−１のＡ−Ａ’線における断面図（Ａ）、Ｂ−Ｂ’線における断面図（Ｂ）、Ｃ−Ｃ’における断面図（Ｃ）、Ｄ−Ｄ’線における断面図（Ｄ）を示す。 図７に続く工程の上面図を示す。 図８−１のＡ−Ａ’線における断面図（Ａ）、Ｂ−Ｂ’線における断面図（Ｂ）を示す。 図８に続く工程の上面図を示す。 図９−１のＡ−Ａ’線における断面図（Ａ）、Ｂ−Ｂ’線における断面図（Ｂ）、Ｃ−Ｃ’における断面図（Ｃ）、Ｄ−Ｄ’線における断面図（Ｄ）を示す。 図９に続く工程の断面図を示すもので、図９−２の（Ａ）、（Ｂ）に相当する断面図（Ａ）、（Ｂ）を示す。 図１０に続く工程の上面図を示す。 図１１−１のＡ−Ａ’線における断面図（Ａ）、Ｂ−Ｂ’線における断面図（Ｂ）、Ｃ−Ｃ’における断面図（Ｃ）、Ｄ−Ｄ’線における断面図（Ｄ）を示す。 図１１に続く工程の上面図を示す。 図１２−１のＡ−Ａ’線における断面図（Ａ）、Ｂ−Ｂ’線における断面図（Ｂ）、Ｃ−Ｃ’における断面図（Ｃ）、Ｄ−Ｄ’線における断面図（Ｄ）を示す。 図１２に続く工程の断面図を示すもので、図１２−２の（Ａ）〜（Ｄ）に相当する断面図（Ａ）〜（Ｄ）を示す。 図１３に続く工程の上面図を示す。 図１４−１のＡ−Ａ’線における断面図（Ａ）、Ｂ−Ｂ’線における断面図（Ｂ）、Ｃ−Ｃ’における断面図（Ｃ）、Ｄ−Ｄ’線における断面図（Ｄ）を示す。 図１４に続く工程の上面図を示す。 図１５−１のＡ−Ａ’線における断面図（Ａ）、Ｂ−Ｂ’線における断面図（Ｂ）、Ｃ−Ｃ’における断面図（Ｃ）、Ｄ−Ｄ’線における断面図（Ｄ）を示す。 図１５に続く工程の上面図を示す。 図１６−１のＡ−Ａ’線における断面図（Ａ）、Ｂ−Ｂ’線における断面図（Ｂ）を示す。 図１６に続く工程の断面図を示すもので、図１６−２の（Ａ）、（Ｂ）に相当する断面図（Ａ）、（Ｂ）を示す。 図１７に続く工程の上面図を示す。 図１８−１のＡ−Ａ’線における断面図（Ａ）、Ｂ−Ｂ’線における断面図（Ｂ）を示す。 図１８に続く工程の断面図を示すもので、図１８−２の（Ａ）に相当する断面図を示す。 従来の活性領域を島状に形成した場合の拡散層領域の形状を説明する上面図（Ａ）と、その部分拡大図（Ｂ）である。

以下、図１〜１９を参照して本発明の一実施形態に係る製造方法を説明する。なお、各断面図では、上面図のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する断面図をそれぞれ分図（Ａ）〜（Ｄ）に示す。図１９の断面図はＡ−Ａ’線に対応する断面を示す。

（素子分離領域形成工程（図１−１，１−２））
図１−１は、メモリセルが形成される領域を上面から見た図であり、図１−１において、左右方向をＸ方向、上下方向をＹ方向に定義する。Ｙ方向は、ゲート電極が延在する方向に対応する。セルの活性領域が延在する方向をα方向（第１の方向）とし、α方向に直交する方向をβ方向と定義する。α方向とＸ方向の角度をθとする。

図１−２（Ａ）は、図１−１のＡ−Ａ’線に沿って切った断面図であり、活性領域をα方向に沿って切った断面に相当する。図１−２（Ｂ）は、図１−１のＢ−Ｂ’線に沿って切った断面図である。

まず、基板としての半導体基板１１１上にシリコン窒化膜を形成する。半導体基板１１１は、Ｐ型の単結晶シリコンを用いた。

リソグラフィー技術を用いて、活性領域のパターンを形成するための第１レジストマスク（不図示）を形成する。第１レジストマスクは、β方向に幅Ｗβを有し、α方向に沿って延在するラインパターンに所定の間隔で複数本形成される。ラインパターンは、リソグラフィーパターン形成が容易で、精度良く形成することができるという特徴を持つ。

また、ラインパターンは、リソグラフィー技術において大きな解像マージンが得られるので、微細化が可能となる。本実施形態では、本プロセスのリソグラフィーの最小加工限界の寸法Ｆとし、第１レジストマスクは、幅ＷβはＦを有し、β方向にピッチ２Ｆで配列され、メモリセルの縮小化が図るパターンに形成される。ここで、寸法Ｆは、６０ｎｍを用いた。

第１レジストマスクを用いてシリコン窒化膜と半導体基板１１１をエッチングして、半導体基板１１１に素子分離溝を形成する。第１レジストマスクを除去した後、素子分離溝を埋め込むように、シリコン酸化膜から成る素子分離膜１１２を、例えばＣＶＤ法等で成長する。

ＣＭＰ法を用いて、素子分離膜１１２を研磨除去して、素子分離溝内に素子分離膜１１２を埋設し、素子分離領域１１３を形成する。ハードマスクとなるシリコン窒化膜を除去し、半導体基板１１１表面を露出させる。露出された半導体基板１１１を活性領域１１４と呼ぶ。

活性領域１１４は、α方向に沿って設計値となる幅Ｗβを有するラインパターンで形成された。活性領域１１４の幅のＹ方向に投影した長さをＷｙと表す。Ｗｙは、Ｆ／ｃｏｓθに等しい。

図１のＸ方向のＡ−Ａ’線の範囲は、後工程で示すように、一つの活性領域１１４上に５つのメモリセルが形成される領域を示している。各メモリセルは、一つの制御トランジスタと一つのキャパシタが形成される。本実施形態では、メモリセルは、隣接する２つのメモリセルが一つの組（メモリセルブロック）となって、メモリセルブロックが複数並べられる構成をとる。

（ゲート溝形成工程）
図３に示す工程のゲート溝をエッチング形成するためのマスクとなる第２レジストマスク１２１を形成する。図２−１は上面図であり、図２−２は、それぞれ、図２−１のＡ−Ａ’線断面（Ａ）、Ｂ−Ｂ’線断面（Ｂ）、Ｃ−Ｃ’線断面（Ｃ）、Ｄ−Ｄ’線断面（Ｄ）を示す。第２レジストマスク１２１は、平面で見て、Ｙ方向（第２の方向）に延在したラインの開口パターンを持ち、第２レジストマスク開口部１２２と呼ぶ。第２レジストマスク開口部１２２は、Ｘ方向にストライプ状に配列される。第２レジストマスク開口部１２２はラインパターンを有し、リソグラフィーパターン形成が容易で、精度良く形成することができる。

第２レジストマスク開口部１２２は、制御ゲート溝を形成するための制御ゲート第２レジスト開口部１２２ｔ、補助ゲート溝を形成するための補助ゲート第２レジスト開口部１２２ｉ、の２つがある。

本実施形態では、隣接し合う２つのメモリセルに対応する２本の制御ゲート第２レジスト開口部１２２ｔと、１本の補助ゲート第２レジスト開口部１２２ｉが、Ｘ方向に交互に配置されるレイアウトをとる。

本実施形態では、各第２レジスト開口部１２２の開口幅Ｌｇｘは、互いに等しく形成され、各隣り合う第２レジスト開口部１２２の間隔（第２レジストマスク幅）Ｌｄｘは互いに等しく形成された。ラインパターンは、リソグラフィー技術において大きな解像マージンが得られるので、微細化が可能であり、本実施形態では、Ｌｇｘ，ＬｄｘはＦで形成して、メモリセルの縮小化を図っている。

次に、図３−１，３−２に示すように、第２レジストマスク１２１を用いて、活性領域１１４と、素子分離領域１１３を、エッチングして、活性領域１１４から素子分離領域１１３内にかけて連通するゲート溝１３１を形成する。

ゲート溝１３１には、制御ゲート溝１３１ｔ、補助ゲート溝１３１ｉの２種類の溝が形成される。これらゲート溝１３１の溝幅は、第２レジスト開口部１２２の寸法通りのＬｇｘで形成された。なお、本実施形態では制御ゲート溝１３１ｔ、補助ゲート溝１３１ｉは、同じ幅で同間隔で形成するために、区別されず形式的には１種類の溝となっているが、後述するように、制御ゲート溝１３１ｔ、補助ゲート溝１３１ｉはそれぞれ異なる幅で形成しても良く、その場合は２種類の溝といえる。

本実施形態では、ゲート溝１３１の深さとして、活性領域１１４となる半導体基板１１１では１５０ｎｍ、素子分離領域１１３となる素子分離膜１１２では１００ｎｍとなるようにエッチングした（図３−２（Ｄ）参照）。

その後、第２レジストマスク１２１を除去する。除去後の形態を図４に示す。図４の（Ａ）〜（Ｄ）は、図３−２の（Ａ）〜（Ｄ）にそれぞれ対応する。

（リセスゲート電極形成工程）
図５に示すように、活性領域１１４の半導体基板１１１露出部分にゲート絶縁膜１５１を形成する。ゲート絶縁膜１５１の形成には熱酸化法を用い、膜厚５ｎｍで形成した。尚、ゲート絶縁膜１５１の材料及び形成方法はこれに限定されず、ＣＶＤ法やＡＬＤ法を用いて、高誘電率絶縁膜を形成しても良い。

次に、ゲートシリコン膜１５２を形成する。材料は、リンドープトシリコン膜を用いた。膜厚は５０ｎｍで、ＣＶＤ法で形成した。

続いて、ゲート高融点金属膜１５３を形成する。材料は、窒化チタン膜とタングステン膜から成る積層膜を用い、膜厚はそれぞれ１０ｎｍ、４０ｎｍの計５０ｎｍの積層膜を形成した。尚、ゲート高融点金属膜１５３の材料はこれに限定されず、窒化チタン膜、チタン膜、タングステン膜、窒化タングステン膜などの高融点金属膜、または複数の高融点金属膜材料から成る積層膜を用いることができる。

最後に、ゲート保護膜１５４を形成する。材料はシリコン窒化膜で、膜厚は１００ｎｍに形成した。
図５の（Ａ）〜（Ｄ）は、図４の（Ａ）〜（Ｄ）それぞれの次工程に相当する。

図６に示すように、リセスゲート電極を形成するための第３レジストマスク１６１を形成する。第３レジストマスク１６１は、ゲート溝１３１と同じラインパターンを有し、平面上、同じ位置に形成された。尚、図面には示されないが、第３レジストマスク１６１のＹ方向の端部では、各ゲート電極を所望の周辺配線に接続する様にパターニングされている。周辺配線への接続方法により、制御ゲート電極と補助ゲート電極とが区別される。本実施形態では、各第３レジストマスクの幅は、第２レジスト開口部１２２の開口幅Ｌｇｘと等しく形成され、各隣り合う第３レジストマスク間の間隔は第２レジスト開口部１２２の間隔Ｌｄｘと等しく形成された。また、本実施形態ではＬｇｘ，Ｌｄｘは等しく形成され、長さはＦで形成された。

第３レジストマスク１６１には、制御ゲート溝１３１ｔ部に形成される制御ゲート第３レジストマスク１６１ｔ、補助ゲート溝１３１ｉ部に形成される補助ゲート第３レジストマスク１６１ｉの２つがある。

本実施形態では、隣り合う２つのメモリセルに対応する２本の制御ゲート第３レジストマスク１６１ｔと、１本の補助ゲート第３レジストマスク１６１ｉが、Ｘ方向に順次配置されるレイアウトをとる。

第３レジストマスク１６１用いて、ゲート保護膜１５４、ゲート高融点金属膜１５３、ゲートシリコン膜１５２を、順次、エッチングして、リセスゲート電極１６２を形成する。ここで、リセスゲート電極１６２は、ゲート保護膜１５４、ゲート高融点金属膜１５３、ゲートシリコン膜１５２から構成され、ゲートシリコン膜１５２の下部はゲート溝１３１内に埋め込まれて成る。

本実施形態では、リセスゲート電極１６２の幅は、第３レジストマスク１６１の幅と略等しく転写形成され、幅Ｌｇｘ，間隔Ｌｄｘで形成された。また、本実施形態では、ＬｇｘとＬｄｘは等しく、長さはＦで形成された。

リセスゲート電極１６２は、制御ゲート溝１３１ｔに形成される制御ゲート電極１６２ｔ、補助ゲート溝１３１ｉに形成される補助ゲート電極１６２ｉの２種類のゲート電極が形成される。

（ソース／ドレイン領域形成工程）
図７−１，７−２に示すように、第３レジストマスク１６１を除去した後、リセスゲート電極１６２をマスクとして活性領域１１４表面にｐ型半導体基板と反対導電型（ｎ型）の不純物を導入して、ソース／ドレイン領域１７１を形成する。導入方法として、不純物のリンを、エネルギー５０ＫｅＶ，ドーズ量２×１０^１３ａｔｏｍｓ／ｃｍ^２の条件で、イオン注入法を用いて形成した。ソース／ドレイン領域１７１となる拡散層の接合深さは、リセスゲート電極１６２の底部より浅くなるように５０ｎｍに形成した。

ソース／ドレイン領域１７１は、リセスゲート電極１６２に対して自己整合的に活性領域１１４上に形成され、隣接リセスゲート電極１６２間の活性領域１４１に端から端に亘って延びるように形成される。

個々のソース／ドレイン領域１７１におけるＸ方向の左右の端部は、Ｙ方向に延びてＸ方向に隣接するラインパターンを有するリセスゲート電極の各々のＸ方向の端部で画定され、Ｙ方向の上下の端部は、α方向に延びるラインパターンを有する活性領域１１４のβ方向の端部で画定された領域内に画定されて形成される。個々のソース／ドレイン領域１７１平面形状は、Ｙ方向の幅Ｗｙを底辺とし、α方向に幅Ｌｄα、Ｘ方向の幅Ｌｄｘを高さとする平行四辺形となる。ここで、α方向の幅ＬｄαはＬｄｘ／ｃｏｓθとなる。

このソース／ドレイン領域１７１は、２つのライン状パターンを組み合わせて形成され、図７−１の上面図に示すように、平面で見て、設計通りの四角形状に形成される。つまり、従来の島状に形成される活性領域１４１と比較して、リソグラフィー工程で光近接効果等の影響で角部が丸まり面積が目減りするようなことは抑制されたものであり、これは、設計通りの面積を有するソース／ドレイン領域１７１を形成できることを意味する。面積は、Ｌｄｘ×Ｗｙを有し、本実施形態では、Ｆ^２である。

また、本実施形態では、Ｘ方向に並ぶリセスゲート電極１６２が作る隣接するソース／ドレイン領域１７１間の各間隔Ｌｄｘを互いに等しく形成し、β方向に並ぶ活性領域１１４のＹ方向幅Ｗｙを互いに等しく形成するので、各ソース／ドレイン領域１７１の形状を、互いに等しい形状に形成することができ、後のコンタクト開口部で露出されるソース／ドレイン領域１７１の露出面積を半導体基板全面に亘って均一化することが可能となる特徴を有する。

メモリセルアレイは下記に示す構成を有する。
リセスゲート電極１６２には、制御ゲート電極１６２ｔと補助ゲート電極１６２ｉの２種類が形成される。
制御ゲート電極１６２ｔはトランジスタのゲートとして機能し、制御ゲート電極１６２ｔと、その左右の活性領域１１４に形成されるソース／ドレイン領域１７１とにより、α方向をチャネル電流方向とするリセスゲート型トランジスタを構成する。
補助ゲート電極１６２ｉは、隣り合うトランジスタ間を分離する素子分離として機能し、隣り合うトランジスタの対向し合うソース／ドレイン領域１７１の間に配置される。

本実施形態では、一方のソース／ドレイン領域１７１が中央に位置して共有され、その左右にトランジスタが形成されるレイアウトをとる。また、中央のソース／ドレイン領域１７１の両側に制御ゲート電極１６２ｔが配置され、制御ゲート電極１６２ｔのさらに外側に他方のソース／ドレイン領域１７１が配置される。便宜上、ソース／ドレイン領域１７１のうち、中央に形成されるものをソース領域１７１ｓ、外側に形成される２つをドレイン領域１７１ｄとする。後の工程で、ソース領域１７１ｓはビット線、ドレイン領域１７１ｄは各々キャパシタに接続される。

このソース領域１７１ｓを共有する２つのトランジスタの組をトランジスタブロックと呼ぶ。トランジスタブロックは、図１工程で述べたメモリセルブロックを構成する２つのトランジスタに対応する。

一つの活性領域１１４内では、トランジスタブロック１７２がチャネル電流方向（α方向）に複数並設されて、トランジスタアレイを形成する。トランジスタアレイを構成する繰り返しの最小単位が、図７−１の平面図において、破線で囲んだようなトランジスタブロック１７２である。

隣り合うトランジスタブロック１７２間に、補助ゲート電極１６２ｉが配置され、対向するドレイン領域１７１ｄ間を分離する素子分離が形成される。

補助ゲート電極１６２ｉによる素子分離は、ゲート溝１３１ｉを深くすることにより、また、補助ゲート電極１６２ｉに負バイアスを与えることにより狭い幅の素子分離が可能であり、加工寸法限界で素子分離を形成することが可能である。本実施形態では、補助ゲート電極１６２ｉは、加工限界寸法Ｆで形成され、素子分離領域の面積の縮小化が図られた。

補助ゲート電極１６２ｉは、制御ゲート電極１６２ｔと同時に形成でき、特別なプロセスを追加することないため、製造コストの増加を抑制して形成できる。

（コンタクト開口部形成工程）
次に、選択的にソース／ドレイン領域１７１上を露出するコンタクト開口部を形成する。
まず、図８−１，８−２に示すように、リセスゲート電極１６２間を埋め込まない膜厚で、リセスゲート電極の上面、側面から基板上を覆うサイドウォール膜を形成する。材料はシリコン窒化膜、膜厚は１０ｎｍ、成長方法はＣＶＤ法で形成した。

サイドウォール膜をエッチバックして、リセスゲート電極１６２の側壁にゲートサイドウォール１８１を形成しリセスゲート電極１６２の側面を被覆すると共に、リセスゲート電極１６２に対して自己整合的にコンタクト開口部１８２を形成する。コンタクト開口部１８２は、Ｙ方向に延在するラインパターンとして形成される。

コンタクト開口部１８２底部には、ソース／ドレイン領域１７１、素子分離領域１１３が露出される。この露出されたソース／ドレイン領域１７１をソース／ドレイン領域露出部１８３と呼ぶ。

ここで、コンタクト開口部１８２のＸ方向の開口幅をＬｃｘとする。Ｌｃｘは、Ｌｄｘからゲートサイドウォール１８１の厚さ２個分を引いた長さとなる。ゲートサイドウォール１８１の厚さをＤｓｘとすると、Ｌｃｘ＝Ｌｄｘ−２×Ｄｓｘと表される。本実施形態の場合、Ｌｃｘ＝Ｆ−２×Ｄｓｘとなる。

コンタクト開口部１８２の領域は、隣接リセスゲート電極１６２間において、対向する両側面にゲートサイドウォール１８１が形成され、そのゲートサイドウォール１８１で挟まれた領域として形成される。この開口部は、リセスゲート電極１６２の延在方向となるＹ方向に沿って延びるように形成される。

一方、ソース／ドレイン領域１７１は、図７工程で、隣接リセスゲート電極１６２の互いに対向する側面間に、Ｘ方向の幅全域に亘って、Ｙ方向の設計幅Ｗｙで、α方向に延びるように形成されている。

コンタクト開口部１８２とソース／ドレイン領域１７１がこのように形成される結果、α方向に延びて形成されるソース／ドレイン領域１７１に対して交差して、コンタクト開口部１８２がＹ方向に横切るように形成される。

この結果、コンタクト開口部１８２のＸ方向の幅Ｌｃｘ全域に亘って、ソース／ドレイン領域１７１のＹ方向全幅を露出させることができる。ソース／ドレイン領域露出部１８３の平面形状は、Ｙ方向の幅Ｗｙを底辺とし、α方向にＬｃα、Ｘ方向の幅Ｌｃｘを高さとする平行四辺形となる。ここで、α方向の幅ＬｃαはＬｃｘ／ｃｏｓθとなる。

つまり、ソース／ドレイン領域露出部１８３も、２つのラインパターンを組み合わせて形成することにより、平面上、リソグラフィー工程で光近接効果等の影響で角部が丸まって面積が減少する問題を回避して、設計パターンに忠実な四角形状で形成することができる。このソース／ドレイン領域露出部１８３の面積の大きさは、Ｌｃｘ×Ｗｙで表すことができる。本実施形態の場合、Ｆ×（Ｆ−２×Ｄｓｘ）である。

したがって、ソース／ドレイン領域露出部１８３は、半導体基板上のいずれの位置においても、Ｘ方向に高さＬｃｘ、Ｙ方向の幅Ｗｙを底辺とし、Ｘ方向の幅Ｌｃｘを高さとする四角形で形成することができる。これにより、半導体基板面内において、面積ばらつきが抑制されたソース／ドレイン領域露出部１８３を安定して形成することができる。

また、コンタクト開口部１８２の形成は、隣接リセスゲート電極１６２間のスペースにおいて、リセスゲート電極１６２の側面を覆う分だけのゲートサイドウォール１８１を形成した残りのスペースの全域を利用して形成する方法をとるので、最大限のコンタクト開口部１８２を形成することができ、ソース／ドレイン領域露出部１８３の面積をより大きく形成することに有効である。

また、本実施形態のように、Ｘ方向に並ぶ隣接リセスゲート電極１６２の間隔を互いに等しくなるように形成してＸ方向に並ぶコンタクト開口部１８２のＸ方向幅Ｌｃｘを互いに等しく形成し、β方向に並ぶ活性領域１１４のＹ方向幅Ｗｙを互いに等しく形成する方法を用いることにより、各ソース／ドレイン領域露出部１８３の形状及び面積を、互いに等しく形成することができる。

尚、コンタクト開口部１８２の形成は、サイドウォール膜をエッチバックして形成するので、エッチバックでソース／ドレイン領域１７１の基板をたたくエッチング量をサイドウォール膜厚相当分のエッチング量で済み、半導体基板に加わる損傷を少なくして形成できる。

（エピタキシャル成長工程）
ゲート絶縁膜１５１、表面の自然酸化膜を除去して、コンタクト開口部１８２に露出したソース／ドレイン領域１７１の半導体基板表面を清浄化させる。本実施形態では、ＨＦ液含む液を用いた湿式エッチングにより行った。

図９−１、９−２に示すように、選択エピタキシャルシリコン膜成長法を用いて、露出したソース／ドレイン領域１７１を基点に、エピタキシャルシリコン層１９１を基板表面に垂直な方向に異方的に成長させる。しかし、上記垂直方向より速度は遅いが基板表面に平行な方向にもファセットを形成しながら成長する（図９−２（Ｂ）参照）ので、Ｙ方向に隣り合うエピタキシャルシリコン層１９１同士が短絡しないように、エピタキシャルシリコン層の成長条件、膜厚を調整して行う。

ＤＲＡＭではデータ保持特性の観点から、セルトランジスタに形成されるコンタクトの接合リーク電流は小さいことが求められる。

ところが、セルトランジスタ上の層間膜にソース／ドレイン領域１７１上を開口するコンタクトホールを形成する際のエッチングにおいて半導体基板に結晶欠陥を発生させる、また、コンタクト抵抗を低減する要請からメタル材料を用いたコンタクトを適用する場合に、半導体基板に形成される金属シリサイド層が結晶欠陥を発生させることがあり、これらが原因となって接合リークを増大させ、データ保持特性を劣化させてしまうことがあった。

これら問題を抑制するため、本発明では、ソース／ドレイン領域１７１を基点に選択的にエピタキシャルシリコン層を形成して、このエピタキシャルシリコン層にコンタクトを形成する方法をとる。この結果、エピタキシャルシリコン層１９１がコンタクト形成のためのパッドとして機能し、半導体基板に欠陥が発生するのが抑制される。また、このエピタキシャルシリコン層は、ソース／ドレイン領域の半導体基板との間に清浄な界面を形成することができ、コンタクト抵抗の低減効果もあわせ持つ。

図２０に示すような従来の活性領域は、各トランジスタブロックの単位ごとに、島状の活性領域を形成する方法をとっていた。島状の活性領域のマスク設計パターンは、本実施形態図７−１で示されるトランジスタブロック領域１７２に対応する細長四角形状のパターンで形成される。このようなパターンの活性領域の図１工程のレジストパターン形成では、光近接効果の影響により、長手方向の端部が内側に後退する、長手方向の端の位置がばらつく、端部の角部が丸まるなどが生じる。そのため、活性領域の左右端に形成されるドレイン領域は、ゲート端からの長さが短くなる、ドレイン領域の端部の位置がばらつく、ドレイン領域端部の角部が丸くなるなどが発生する。このように形成されたドレイン領域部分にコンタクト開口部を形成したところ、コンタクト開口部に露出されるドレイン領域の面積が、設計された大きさよりも小さい、面積がばらついて形成されてしまうという状態が発生した。

そして、このような、面積がばらついたドレイン領域上に、エピタキシャルシリコン層を形成したところ、面積が小さいドレイン領域では、エピタキシャルシリコン層の大きさが小さい、場合によっては殆ど成長しない、などの問題があることが、発明者らの検討の結果わかってきた。これは、拡散層領域の面積が小さいほど、エピタキシャルシリコン層の成長速度が遅くなる傾向があることが原因であることがわかってきた。そして、ドレイン領域の面積が小さい部分でのエピタキシャルシリコン層の大きさを所望の大きさに形成すると、今度は、平均的な面積を持つ拡散層領域に形成されるエピタキシャルシリコン層が大きく形成され過ぎ、隣接するエピタキシャルシリコン層間で短絡不良を起こしてしまう問題があることもわかってきた。

本発明では、α方向に連続的に延在する帯状の活性領域１１４を形成し、活性領域上のトランジスタブロック１７２領域に制御ゲート電極１６２ｔを形成し、隣接トランジスタブロック１７２領域間に分離リセスゲート電極１６２ｉを形成し、制御ゲート電極１６２ｔ、補助ゲート電極１６２ｉをマスクに活性領域１１４上にソース／ドレイン領域１７１を形成し、制御ゲート電極１６２ｔ、補助ゲート電極１６２ｉ上に絶縁膜を形成し、絶縁膜をエッチバックして側壁にサイドウォール１８１を形成すると共にソース／ドレイン領域１７１上面を露出させるコンタクト開口部１８２を形成し、コンタクト開口部１８２に露出されたソース／ドレイン領域１７１を基点に選択エピタキシャルシリコン層１９１を形成する方法をとる。

この結果、コンタクト開口部１８２には、Ｙ方向に略設計通りの幅を持ち、Ｘ方向間を端から端まで確実に横断して成るソース／ドレイン領域露出部１８３を形成することができる。この結果、ソース／ドレイン領域露出部１８３を限界近くまで大きく、且つ、均一な形状、大きさで形成することができる。つまり、従来のドレイン領域の面積が小さくなる、ばらつくという問題が防止され、エピタキシャルシリコン層の成長不良、隣接エピタキシャルシリコン層の短絡等の問題の発生を抑制することができる。

また、本実施形態のように、Ｘ方向に並ぶリセスゲート電極１６２が作る隣接拡散層領域間の各間隔Ｌｄｘを互いに等しく形成し、β方向に並ぶ活性領域１１４のＹ方向幅Ｗｙを互いに等しく形成する方法を用いることにより、各ソース／ドレイン領域露出部１８３の形状、大きさを、互いに略等しく形成することができる。この結果、ウエハ面内でのエピタキシャルシリコン層の大きさを略等しい大きさに形成できるようになり、成長不良や短絡の問題をさらにより一層抑制することができる。

（セルコンタクト形成工程）
図１０に示すように、隣接リセスゲート電極１６２間を埋め込むように第１層間絶縁膜２０１を形成する。材料には、シリコン酸化膜を用いた。

次に、図１１に示すように、第４レジストマスク２１１を形成する。第４レジストマスク２１１は、図１工程で形成した活性領域１１４のパターンに対応する部分が開口されており、この開口部を溝コンタクトレジストマスク開口部２１２と呼ぶ。

図１２に示すように、第４レジストマスク２１１をマスクに、シリコン窒化膜に対して選択比が取れる条件を用いて第１層間絶縁膜２０１をエッチングして、エピタキシャルシリコン層１９１上面を露出する溝コンタクト開口部２２１を形成する。

次に、図１３に示すように、第４レジストマスク２１１を除去する。溝コンタクト開口部２２１内から第１層間絶縁膜２０１上にかけてセルコンタクト導電膜２３１を形成する。材料は、チタン膜、窒化チタン膜、タングステン膜を順次成長して形成した。尚、抵抗に問題なければ、コスト的に安価なリンドープトシリコン膜などを用いても良い。

次に、図１４に示すように、ＣＭＰ法を用いて、セルコンタクト導電膜２３１を研磨除去し、第１層間絶縁膜２０１上面を露出させる。

引き続き、ＣＭＰ法により、セルコンタクト導電膜２３１と第１層間絶縁膜２０１を同時に研磨し、リセスゲート電極１６２を構成するゲート保護膜１５４が露出するように削り込む。溝コンタクト開口部２２１の縁（第１層間絶縁膜２０１）によって上下（Ｙ方向）が画定され、リセスゲート電極１６２側面に形成されたゲートサイドウォール１８１により左右（Ｘ方向）が画定されたセルコンタクトプラグ２４１が形成される。セルコンタクトプラグ２４１は、上面で見て略平行四辺形状を持つ（図１４−１）。ゲートサイドウォール１８１上面、ゲート保護膜１５４上面、セルコンタクト導電膜２３１上面、第１層間絶縁膜２０１上面は、略面一に形成される。

セルコンタクトプラグ２４１は、ソース拡散層領域１７１ｓと接続するソース側セルコンタクトプラグ２４１ｓと、ドレイン拡散層領域１７１ｄと接続するドレイン側セルコンタクトプラグ２４１ｄの２種類が形成される。

（ビット線形成工程）
図１５−１，１５−２に示すように、第２層間絶縁膜２５１を形成する。材料には、シリコン酸化膜を用いた。第２層間絶縁膜２５１を貫いてソース側セルコンタクトプラグ２４１ｓ上を開口するコンタクトホールを形成する。コンタクトホールは、通常のフォトリソグラフィー技術及びドライエッチング技術により、円形パターンのホールを形成した。

コンタクトホール内に導電膜を埋め込んで、ビット線コンタクトプラグ２５２を形成する。

図１６に示すように、ビット線コンタクトプラグ２５２上面と接続し、Ｘ方向に蛇行して延在するビット線２６４を形成する。ビット線２６４は、下から、窒化チタン膜から成るビット線バリア層２６１、タングステン膜から成るビット線主配線層２６２、シリコン窒化膜から成るビット線保護膜２６３から構成される。

さらに、図１７に示すように、ビット線２６４の側壁に、シリコン窒化膜から成るビット線サイドウォール２７１を形成する。

（キャパシタ形成工程）
図１８に示すように、第３層間絶縁膜２８１を形成する。材料には、シリコン酸化膜を用いた。第３層間絶縁膜２８１を貫いてドレイン側セルコンタクトプラグ２４１ｄ上を開口するコンタクトホールを形成する。
コンタクトホール内に、導電膜を埋め込んでキャパシタコンタクトプラグ２８２を形成する。

図１９に示すように、第４層間絶縁膜２９１を形成する。材料はシリコン酸化膜で、膜厚は、２μｍで形成した。第４層間絶縁膜２９１を貫き、キャパシタコンタクトプラグ２８２上面を露出するキャパシタホールを形成する。キャパシタホール内に、キャパシタホール内壁を覆うキャパシタ下部電極２９２を形成する。キャパシタ絶縁膜２９３を形成する。キャパシタ上部電極膜を形成した後、パターニングしてキャパシタ上部電極２９４を形成する。第５層間絶縁膜２９５を形成する。材料には、シリコン酸化膜を用いた。

第５層間絶縁膜２９５、第４層間膜２９１、第３層間絶縁膜２８１を貫き、ビット線２６４と接続される周辺コンタクトプラグを形成する（図面上には表示されていない）。
周辺コンタクトプラグと接続する上部配線２９６を形成する。
この後、必要に応じて層間膜、スルーホール、配線、パッシベーション膜等が形成されてＤＲＡＭデバイスが完成する。

本実施形態では、活性領域１１４、リセスゲート電極１６２をそれぞれライン状パターンで形成したが、パターンはこれに限るものではなく、蛇行パターンなどを用いることもできる。また、本実施形態のライン状パターンは、幅が一定のパターンを用いたが、場所により太さが異なるようなライン状パターンを用いることもできる。

本実施形態では、リセスゲート電極１６２ｔの幅と、ソース／ドレイン領域１７１の幅を互いに等しい幅で形成したが、リソグラフィー形成において解像マージンに問題がなければ、互いに異なる幅で形成しても良い。例えば、リセスゲート電極１６２を狭く、ソース／ドレイン領域１７１を広く形成しても良い。このように形成することによりコンタクト形成領域をさらに大きくできる。

本実施形態では、各リセスゲート電極１６２の幅を互いに等しく形成したが、制御ゲート電極１６２ｔと補助ゲート電極１６２ｉの幅を異なるように形成しても良い。

本実施形態では、ソース領域１７１ｓが形成される部分の隣接リセスゲート電極１６２間幅と、ドレイン領域１７１ｄが形成される部分の隣接リセスゲート電極１６２間幅とを互いに等しく形成したが、エピタキシャルシリコン層の成長に問題なければ、異なるように形成しても良い。但し、面積が小さくなる側のソース／ドレイン領域が、十分なコンタクト面積を確保できていることは言うまでもない。

本実施形態では、一単位となるトランジスタ領域を２つのトランジスタで構成されるトランジスタブロック１７２としたが、制御ゲート電極１６２ｔと補助ゲート電極１６２ｉとを交互に配置して、１つのトランジスタを一単位とするトランジスタ領域を用いるレイアウトに適用することもできる。

本発明の半導体装置は、デバイス動作時、補助ゲート電極１６２ｉには、所定の電圧（負バイアス）を与えても良いし、トランジスタの動作に問題なければフローティングとしても良い。

本発明は、活性領域１１４を、リセスゲート電極１６２とソース／ドレイン領域１７１で占めるように構成し、活性領域１１４を最大限利用することができる。無駄な領域がないので、その分、素子の縮小化に有効な構造であるという特徴も有する。

１１１ 半導体基板
１１２ 素子分離膜
１１３ 素子分離領域
１１４ 活性領域
１３１ ゲート溝
１３１ｔ 制御ゲート溝
１３１ｉ 補助ゲート溝
１５１ ゲート絶縁膜
１５２ ゲートシリコン膜
１５３ ゲート高融点金属膜
１５４ ゲート保護膜
１６２ リセスゲート電極
１６２ｔ 制御ゲート電極
１６２ｉ補助ゲート電極
１７１ ソース／ドレイン領域
１８１ ゲートサイドウォール
１８２ コンタクト開口部
１８３ ソース／ドレイン領域露出部
１９１ エピタキシャルシリコン層
２０１ 第１層間絶縁膜
２３１ セルコンタクト導電膜
２４１ セルコンタクトプラグ
２５１ 第２層間絶縁膜
２５２ ビット線コンタクトプラグ
２６１ ビット線バリア層
２６２ ビット線主配線層
２６３ ビット線保護膜
２６４ ビット線
２７１ ビット線サイドウォール
２８１ 第３層間絶縁膜
２８２ キャパシタコンタクトプラグ
２９１ 第４層間絶縁膜
２９２ キャパシタ下部電極
２９３ キャパシタ絶縁膜
２９４ キャパシタ上部電極
２９５ 第５層間絶縁膜
２９６ 上部配線

Claims (14)

1. 半導体基板中に第１の方向に延在する素子分離領域で分離された活性領域と、
   前記第１の方向と交差する第２の方向に延在し、前記素子分離領域及び活性領域に連通する溝内に形成されたリセスゲート電極と
   前記リセスゲート電極で分断された前記活性領域であって、前記リセスゲート電極の底面より浅い領域に形成されるＭＯＳトランジスタのソース／ドレイン領域とを備えた半導体装置であって、
   前記リセスゲート電極は、前記ＭＯＳトランジスタのゲート電極を構成する制御ゲート電極と、前記第１の方向に隣接する前記ＭＯＳトランジスタを素子分離する補助ゲート電極で構成される半導体装置。
2. 前記ＭＯＳトランジスタのソース／ドレイン領域に電気的に接続されるコンタクトプラグが、基板面に平行な断面として、前記活性領域の前記第２の方向に位置する両端部と、前記第１の方向に前記リセスゲート電極側壁とで画定される四角形状を有する請求項１に記載の半導体装置。
3. 前記コンタクトプラグは金属プラグである請求項２に記載の半導体装置。
4. 前記ＭＯＳトランジスタのソース／ドレイン領域上に、選択エピタキシャル成長半導体層を有する請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記リセスゲート電極は、互いに隣り合う１対の制御ゲート電極と、各制御ゲート電極対の間に配される補助ゲート電極を有する請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記１対の制御ゲート電極間のソース／ドレイン領域を共有し、該共有されるソース／ドレイン領域に対して、前記１対の制御ゲート電極のそれぞれの対向する側に位置する２つのソース／ドレイン領域とを有する２つのトランジスタで構成されるトランジスタブロックを一単位とし、該トランジスタブロックがチャネル電流方向に複数並設されてトランジスタアレイが形成されてなる請求項５に記載の半導体装置。
7. 前記共有されるソース／ドレイン領域に電気的に接続されるビット線と、前記トランジスタブロックの共有されていないソース／ドレイン領域に電気的に接続される記憶素子を備えたメモリセルを有する請求項６に記載の半導体装置。
8. 半導体基板に第１の方向に延在する複数の素子分離溝を形成する工程と、
   前記複数の素子分離溝に絶縁膜を埋め込み素子分離領域を形成する工程と、
   前記第１の方向と交差する第２の方向に延在する複数のゲート溝を、前記素子分離領域と、前記素子分離領域で画定された活性領域とを連通するように半導体基板上に形成する工程と、
   ゲート絶縁膜を形成した後、前記ゲート溝を埋設して前記半導体基板上にゲート電極材料を積層する工程と、
   前記ゲート電極材料を前記ゲート溝を含めてその直上に残留するように、前記第２の方向にパターニングし、リセスゲート電極を形成する工程と、
   前記リセスゲート電極をマスクに前記活性領域の半導体基板中へ前記半導体基板中の不純物と反対導電型の不純物をイオン注入し、前記リセスゲート電極の底部より浅い領域にソース／ドレイン領域を形成する工程と
   を備え、リセスゲート電極の一部を前記活性領域に形成されるＭＯＳトランジスタの制御ゲート電極とし、前記第１の方向に隣接するＭＯＳトランジスタ間のリセスゲート電極を前記隣接するＭＯＳトランジスタ間を素子分離する補助ゲート電極とすることを特徴とする半導体装置の製造方法。
9. 前記リセスゲート電極の間を第１層間絶縁膜で埋設する工程と、
   前記第１層間絶縁膜上に前記第１の方向に延在し、前記活性領域上を開口するラインパターンのマスクを設ける工程と、
   前記第１層間絶縁膜を前記マスクを用いてパターニングすることで、前記第１の方向に前記リセスゲート電極を側壁とし、前記第２の方向に前記第１層間絶縁膜を側壁とする四角形状のコンタクトホールを形成する工程と、
   前記マスクを除去した後、前記コンタクトホール内に導電膜を形成し、コンタクトプラグを形成する工程と
   をさらに有する請求項８に記載の半導体装置の製造方法。
10. 前記コンタクトプラグは金属プラグである請求項９に記載の半導体装置の製造方法。
11. 前記ソース／ドレイン領域上に選択エピタキシャル成長により半導体層を形成する工程を有する請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
12. 前記リセスゲート電極は、互いに隣り合う１対の制御ゲート電極と、各制御ゲート電極対の間に配される補助ゲート電極とに振り分けられる請求項８乃至１１のいずれか１項に記載の半導体装置の製造方法。
13. 前記１対の制御ゲート電極間のソース／ドレイン領域を共有し、該共有されるソース／ドレイン領域に対して、前記１対の制御ゲート電極のそれぞれの対向する側に位置する２つのソース／ドレイン領域とを有する２つのトランジスタで構成されるトランジスタブロックを一単位とし、該トランジスタブロックがチャネル電流方向に複数並設されてトランジスタアレイが形成されてなる請求項１２に記載の半導体装置の製造方法。
14. 前記共有されるソース／ドレイン領域に電気的に接続されるビット線と、前記トランジスタブロックの共有されていないソース／ドレイン領域に電気的に接続される記憶素子を形成する工程をさらにを有する請求項１３に記載の半導体装置の製造方法。