JP3250665B2 - 誘電体メモリおよびその製造方法並びに誘電体キャパシタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性ランダム
アクセスメモリとして使用される誘電体メモリおよびそ
の製造方法、並びに、誘電体メモリで使用される誘電体
キャパシタに関する。

【０００２】

【従来の技術】近年、強誘電体膜や高誘電体膜を用いた
誘電体メモリの開発が進んでいる。誘電体メモリは、強
誘電体膜や高誘電体膜の分極反転とその誘電分極を利用
することにより高速書き換えが可能な不揮発性ランダム
アクセスメモリ（Ferroelectric Random Access Memori
es；ＦｅＲＡＭ）である。

【０００３】誘電体メモリは、トランジスタと誘電体キ
ャパシタの組み合わせにより構成されている。トランジ
スタは、シリコンなどの基板の表面に形成された不純物
領域であるソース・ドレイン領域と、これら不純物領域
間の基板の上にゲート絶縁膜を介して形成されたゲート
電極（兼ワード線）により構成されている。

【０００４】図１２は、従来の誘電体メモリ１００の断
面構成を表すものである。この誘電体メモリ１００は、
トランジスタ１００Ａと誘電体キャパシタ１００Ｂとに
より構成されている。トランジスタ１００Ａは、シリコ
ンなどの基板１０１の表面のフィールド絶縁膜１０２で
囲まれた領域に形成されたソース・ドレイン領域となる
不純物領域１０３Ａ，１０３Ｂと、これら不純物領域１
０３Ａ，１０３Ｂ間の基板１０１の上にゲート絶縁膜１
０４を介して形成されたゲート電極（兼ワード線１０
５）とにより構成されている。

【０００５】基板１０１上には、トランジスタ１００Ａ
を覆うように層間絶縁膜１０６が設けられている。層間
絶縁膜１０６の表面は平坦面であり、その平坦面上に下
部電極層１０８、誘電体膜１０９および上部電極層１１
０からなる誘電体キャパシタ１００Ｂが積層されてい
る。下部電極層１０８および上部電極層１１０は例えば
Ｐｔ（白金）により形成されている。下部電極層１０８
は層間絶縁膜１０６に設けられた接続孔１０６ａに埋め
込まれたコンタクトプラグ層１１１を介して不純物領域
１０３Ａに電気的に接続されている。また、層間絶縁膜
１０６には接続孔１１５が設けられ、この接続孔１１５
を介してビット線１１６が不純物領域１０３Ｂに対して
電気的に接続されている。

【０００６】層間絶縁膜１０６上には、誘電体キャパシ
タ１００Ｂを覆うように層間絶縁膜１１４が設けられて
おり、この層間絶縁膜１１４に形成された接続孔１１７
を介して例えばＡｌ（アルミニウム）により形成された
配線１１８が上部電極層１１０に電気的に接続されてい
る。この配線１１８がプレート線を構成している。

【０００７】この誘電体メモリ１００では、トランジス
タ１００Ａのゲート電極１０５に所定の電圧が印加され
ると、トランジスタ１００Ａが“オン”となり、不純物
領域１０３Ａ，１０３Ｂ間が導通する。ビット線１１６
とプレート線１１８にそれぞれプラス電位とマイナス電
位（あるいはその逆）が印加されると、コンタクトプラ
グ層１１１を介して誘電体キャパシタ１００Ｂに電流が
流れ、上部電極層１１０と下部電極層１０８との間に電
圧が印加され、その結果誘電体膜１０９において分極が
発生する。この電圧−分極特性にはヒステリシスがある
ことから、このヒステリシスを利用して“１”または
“０”のデータの記憶、読み出しが行われる。

【０００８】図１３は、図１２に示した誘電体メモリ１
００における誘電体キャパシタ１００Ｂの平面形状を表
す。各誘電体キャパシタ１００Ｂは２本のビット線１１
６の間に挟み込まれるように配置され、２本のワード線
１０５を跨ぐように伸びている。即ち、誘電体キャパシ
タ１００Ｂの平面形状は、ビット線１１６に沿う方向に
長く，ワード線１０５に沿う方向に短い長方形である。
隣り合う誘電体キャパシタ１００Ｂの最小間隔をＦ（例
えば０．５ミクロン）とすると、一般に、誘電体キャパ
シタ１００Ｂの短軸方向の長さは約１．５Ｆ、長軸方向
の長さは約３Ｆとなる。

【０００９】ところで、従来の誘電体メモリ１００で
は、誘電体キャパシタ１００Ｂの電極材料を加工する際
に次のような問題があった。すなわち、一般に誘電体キ
ャパシタの電極材料として使われるＰｔ（白金）は化学
的にも熱的にも安定性が高く、反応性のエッチングが難
しい。そのため、不活性ガスイオンのスパッタ効果を利
用した物理的なエッチングが行われている。しかしなが
ら、このような物理的なエッチングではスパッタにより
Ｐｔが飛散してレジストに混入してしまい、レジストを
除去した後にＰｔが不適切な位置に残ってしまうという
問題がある。

【００１０】そこで、本出願人と同一の出願人は、層間
絶縁膜の上に誘電体キャパシタを積層する代わりに、層
間絶縁膜に溝部を形成して、その溝部の中に誘電体キャ
パシタを埋設した構造の誘電体メモリを提案している
（特願平１０―２６０９２号）。図１４は、埋設型の誘
電体キャパシタの形成方法の概略を表す図である。図１
４（Ａ）に示したように、トランジスタ１００Ａを覆う
層間絶縁膜２０６に溝部２０５を形成し、この溝部２０
５を含む層間絶縁膜２０６上に図１４（Ｂ）に示したよ
うに下部電極層２０８、誘電体膜２０９および上部電極
層２０９を順に積層する。そして、図１４（Ｃ）に示し
たように、層間絶縁膜２０６の表面を例えばＣＭＰ（Ch
emical and Mechanical Polishing :化学的機械的研
磨）法により平坦化すると、溝部２０５の中に下部電極
層２０８と誘電体膜２０９と上部電極層２０９からなる
誘電体キャパシタ２１０が埋設された誘電体メモリが得
られる。

【００１１】

【発明が解決しようとする課題】しかしながら、誘電体
キャパシタの平面形状を図１３に示すような長方形とす
ると、図１４（Ｃ）に示した研磨加工の際、誘電体キャ
パシタの表面における短軸方向の力が加わった時に変形
し易いという問題があった。

【００１２】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、誘電体キャパシタの加工時の変形が
生じにくい、誘電体メモリおよびその製造方法並びに誘
電体キャパシタを提供することにある。

【００１３】

【課題を解決するための手段】本発明による誘電体メモ
リは、誘電体キャパシタとスイッチング素子、およびこ
れらの間に設けられた層間絶縁膜を備えた誘電体メモリ
であって、層間絶縁膜には溝部が形成されており、誘電
体キャパシタは、第１の電極層、誘電体膜および第２の
電極層を積層した積層体を、前記層間絶縁膜の溝部に埋
設することによって構成され、誘電体キャパシタの層間
絶縁膜の膜面と平行な面内における平面形状は、略正多
角形であり、かつ、隣り合う２つの誘電体キャパシタの
最小間隔が、フォトリソグラフィ法で形成可能な最小間
隔よりも小さいことを特徴とするものである。

【００１４】

【００１５】本発明による誘電体メモリの製造方法は、
スイッチング素子が形成された基板に、スイッチング素
子を覆うように層間絶縁膜を形成する工程と、層間絶縁
膜に平面形状が略正多角形の溝部を形成する工程と、こ
の溝部に第１の電極層、誘電体膜および第２の電極層を
積層する工程と、積層体の表面を層間絶縁膜の表面に合
わせて平坦化する工程を含むものである。

【００１６】本発明による誘電体キャパシタは、層間絶
縁膜に形成された溝部の内部に第１の電極層、誘電体膜
および第２の電極層からなる積層体を埋設したものであ
って、層間絶縁膜の膜面と平行な面内における誘電体キ
ャパシタの平面形状が略正８角形である。

【００１７】本発明による誘電体メモリおよび誘電体キ
ャパシタでは、誘電体キャパシタの平面形状が略正多角
形であるので、誘電体キャパシタの表面を加工する際に
不要な変形を生ずることなく、誘電体キャパシタを製造
することができる。

【００１８】

【００１９】本発明による誘電体メモリの製造方法で
は、層間絶縁膜に形成された略正多角形の溝部に、第１
の電極層、誘電体膜および第２の電極層を積層し、積層
体の表面を層間絶縁膜の表面に合わせて平坦化すること
により、平面形状が略正多角形の誘電体キャパシタが得
られる。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００２１】［第１の実施の形態］図１は、本発明の第
１の実施の形態に係る誘電体メモリ１０の断面構成を表
すものである。この誘電体メモリ１０は、シリコンなど
の基板１１に形成された複数のトランジスタ１０Ａ，１
０Ａと、これらトランジスタ１０Ａそれぞれと対をなす
誘電体キャパシタ１０Ｂ，１０Ｂとにより構成されてい
る。トランジスタ１０Ａは、本発明の「スイッチング素
子」の一具体例に対応している。

【００２２】基板１１の表面のフィールド絶縁膜１２で
囲まれた領域にはソース・ドレインとなるＬＤＤ（Ligh
tly Doped Drain）構造の不純物領域１３Ａ，１３Ｂ，
１３Ｃがそれぞれ形成されている。これら不純物領域１
３Ａ，１３Ｂ，１３Ｃ間の基板１１の上にゲート絶縁膜
１４を介してワード線（兼ゲート電極）１５Ａ，１５Ｂ
がそれぞれ形成されている。これら不純物領域１３Ａ，
１３Ｂ，１３Ｃとワード線１５Ａ，１５Ｂにより２つの
トランジスタ１０Ａ，１０Ａが構成されている。なお、
フィールド絶縁膜１２上にも他のワード線１５Ｃ，１５
Ｄが形成されている。

【００２３】トランジスタ１０Ａは、例えばＢＰＳＧ
（Boro-Phospho-Silicate Glass），ＰＳＧ（Phospho-S
ilicate Glass），ＮＳＧ（Non-Silicate Glass），Ｓ
ＯＧ（Spin-On Glass）等により形成された膜厚０．７
５μｍの層間絶縁膜１６により覆われている。層間絶縁
膜１６は同じくＰＳＧ等により形成された例えば膜厚
０．４μｍの層間絶縁膜１７により覆われており、本実
施の形態では、この層間絶縁膜１７内に各トランジスタ
１０Ａ，１０Ａに対応して積層体の誘電体キャパシタ１
０Ｂ，１０Ｂが形成されている。層間絶縁膜１６と層間
絶縁膜１７を合わせた部分が，本発明の「層間絶縁膜」
の一具体例に相当する。

【００２４】下部電極層１８は本発明の「第１の電極
層」、誘電体膜１９は「誘電体膜」、上部電極膜２０は
「第２の電極層」の一具体例にそれぞれ対応している。
溝部１７ａ，１７ｂは、底面から側面にかけて円弧形状
の湾曲部を有しており、下部電極層１８および誘電体膜
１９の各両端部が溝部１７ａ，１７ｂの湾曲部に合わせ
て湾曲形状をなしている。下部電極層１８および誘電体
膜１９の各両端部は、それぞれ上部電極層２０の表面と
同一面をなしており、層間絶縁膜１７と共に平坦面を構
成している。

【００２５】なお、溝部１７ａ，１７ｂの表面には、Ｔ
ｉ（チタン）からなる緩衝層１７Ａがスパッタ法により
形成されている。この緩衝層１７Ａにより層間絶縁膜１
７と下部電極層１８との間の接着を強固にし、同時に相
互拡散が阻止されるようになっている。下部電極層１８
および上部電極層２０はそれぞれＰｔ（白金）により形
成されている。なお、Ｐｔ以外でも、例えばＩｒ（イリ
ジウム），Ｒｕ（ルテニウム），Ｒｈ（ロジウム），Ｐ
ｄ（パラジウム）その他の金属材料により形成しても良
い。

【００２６】誘電体膜１９は、強誘電体材料、あるいは
高い誘電率を有する材料（以下、高誘電体材料という）
により形成されている。誘電体キャパシタ１０Ｂは、誘
電体膜１９として強誘電体材料を用いた場合には強誘電
体キャパシタ、誘電体膜１９として高誘電体材料を用い
た場合には高誘電体キャパシタとなる。強誘電体材料と
しては、ＳＢＴ（一般式は、Ｂｉ₂ ＳｒＴａ₂ Ｏ₉)，Ｓ
ＢＴＮ（一般式は、Ｂｉ₂ ＳｒＴａ_2-x Ｎｂ_x Ｏ₉ ），
ＰＺＴ（一般式は、Ｐｂ（Ｚｒ，Ｔｉ）０₃ ），ＰＬＺ
Ｔ（一般式は、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）０₃ ）な
どが挙げられる。高誘電体材料としては、酸化タンタル
（Ｖ）（一般式は、Ｔａ₂ Ｏ₅ ），ＢＳＴ（一般式は、
（Ｂａ，Ｓｒ）ＴｉＯ₃)，ＳＴＯ（一般式は、ＳｒＴｉ
Ｏ₃ ）などがそれぞれ挙げられる。

【００２７】層間絶縁膜１６には接続孔（コンタクトホ
ール）１６ａ，１６ｂが設けられ、これら接続孔１６
ａ，１６ｂには導電性の多結晶シリコンからなるパッド
２５が形成されている。このパッド２５と誘電体キャパ
シタ１０Ｂ，１０Ｂの各下部電極層１８の間には、導電
性の多結晶シリコンからなるコンタクトプラグ層２１が
形成されている。つまり、誘電体キャパシタ１０Ｂ，１
０Ｂの各下部電極層１８は、コンタクトプラグ層２１と
パッド２５を介して不純物領域１３Ａ，１３Ｃにそれぞ
れ電気的に接続されている。不純物領域１３Ｂには、層
間絶縁膜１６中に設けられた接続孔（コンタクトホー
ル）１６ｃに埋め込まれたビットコンタクト２２ａを介
して、例えばＷ（タングステン）により形成されたビッ
ト線２２が電気的に接続されている。なお、図１では、
誘電体キャパシタ１０Ｂとコンタクトプラグ層２１が不
純物領域１３Ａ，１３Ｃの真上にあるように示している
が、実際には、不純物領域１３Ａ，１３Ｃに対してワー
ド線方向にずれた位置に形成されている。

【００２８】層間絶縁膜１７上には更に例えばＰＳＧ，
ＢＰＳＧ，ＮＳＧ，ＳＯＧ等により形成された層間絶縁
膜２３が設けられており、この層間絶縁膜２３に形成さ
れた接続孔２３ａを介して例えばＡｌ（アルミニウム）
により形成された配線であるプレート線２４が各上部電
極層１８に電気的に接続されている。

【００２９】図２は、誘電体メモリ１０の平面的な配置
構成を表す図である。図２では、各ワード線１５Ａ，１
５Ｂ，１５Ｃ，１５Ｄ（図１）は包括して符号１５で示
されている。ワード線１５とビット線２２は同じ間隔
（例えば０．５ミクロン）で格子状に配列されている。
また、ワード線１５とビット線２２は互いに直角に交叉
している。

【００３０】図２に示したように、誘電体キャパシタ１
０Ｂの平面形状は正方形であり、角の部分に丸みが形成
されている。なお、平面形状とは、層間絶縁膜１７の表
面と平行な面内における誘電体キャパシタ１０Ｂの形状
を意味している。誘電体キャパシタ１０Ｂは、その正方
形の２本の対角線がワード線１５方向とビット線２２方
向を向くように形成されている。なお、各誘電体キャパ
シタ１０Ｂの正方形の角の丸みは、後述するように等方
性エッチングの特性を利用して形成されるものである。

【００３１】図２において、符号１３で示す領域は、隣
り合う１組のトランジスタ１０Ａ，１０Ａ（図１）を合
わせた領域、すなわち能動領域である。各能動領域１３
は、そのゲート電極がワード線１５の一部を構成すると
共に、ビットコンタクト２２ａを介して一本のビット線
２２と接続されている。キャパシタ１０Ｂと能動領域１
３とを電気的に接続するコンタクトプラグ層２１は、誘
電体キャパシタ１０Ｂの正方形の中心部に位置してい
る。誘電体キャパシタ１０Ｂ（およびコンタクトプラグ
層２１）は、能動領域１３に対してワード線方向にずれ
た位置に形成されており、パッド２５を介して能動領域
１３と接続されている。図２において、能動領域１３と
パッド２５との接続部分（パッドコンタクト）は符号２
５ａで示されている。

【００３２】図３は、誘電体キャパシタ１０Ｂの配列パ
ターンを模式的に表す概略図である。図３に示したよう
に、各誘電体キャパシタ１０Ｂの一組の辺はワード線１
５方向に対して図中時計回り方向に４５度傾斜してお
り、別の一組の２辺はワード線１５方向に対して図中反
時計回りに４５度傾斜している。誘電体キャパシタ１０
Ｂのワード線１５方向の長さＬ１とビット線２２方向の
長さＬ２は互いに等しい。誘電体キャパシタ１０Ｂはワ
ード線方向に対して４５度傾斜した直線上に配列されて
いる。この配列パターンは、４５度に傾斜した正方形形
状の誘電体キャパシタ１０Ｂが最も密に配列されるパタ
ーンである。なお、図２から明らかなように、ビット線
方向に隣り合う２つの誘電体キャパシタ１０Ｂの間隔よ
りも、斜め４５度方向に隣り合う２つの誘電体キャパシ
タ１０Ｂの間隔の方が小さい。

【００３３】図４は、誘電体メモリ１０のダミーセル領
域の平面構造を表す図である。ダミーセル領域とは、情
報の読み出しの際に記憶情報が「０」か「１」かを判定
するための参照電位を発生するものである。誘電体メモ
リ１０のダミーセル領域４は、誘電体メモリ１０におけ
る各ビット線２２の端部に配置されている。なお、参照
電位を発するダミーセル領域４に対し、情報を記憶する
領域はメモリセル領域３と呼ぶ。ダミーセル領域４は、
誘導体キャパシタ５０Ｂとトランジスタ（図では、能動
領域１３’として示す）により構成されている。

【００３４】ダミーセル領域４の誘電体キャパシタ５０
Ｂは、選択的に使用されるメモリセル領域３の誘電体キ
ャパシタ１０Ｂに比べて使用頻度が高いので、蓄積容量
を大きく設定する必要がある。そのため、ダミーセル領
域４の誘電体キャパシタ５０Ｂの面積は、メモリセル領
域３の誘電体キャパシタ１０Ｂの面積よりも大きい（例
えば２倍）。また、メモリセル領域３のキャパシタ１０
と同様、ダミーセル領域４の誘電体キャパシタ５０Ｂ
は、平面形状が正方形であり、その角の部分には丸みが
付けられている。

【００３５】図５は、誘電体メモリ１０のダミーセル領
域４の断面構成を表す図である。上述の基板１１および
層間絶縁膜１６、１７、２３は、メモリセル領域３（図
１）とダミーセル領域４の両領域に亘って形成されてい
る。ダミーセル領域４のトランジスタ５０Ａは、基板１
１上に形成されたソース・ドレイン領域となる不純物領
域１３Ｂ，１３Ｃと、不純物領域１３Ｂ，１３Ｃ間の基
板１１の上にゲート絶縁膜１４を介して形成されたゲー
ト電極（ダミーワード線５５）からなっている。

【００３６】メモリセル領域３と同様、ダミーセル領域
４の層間絶縁膜１７には溝部１７ｄが形成されている。
この溝部１７では、メモリセル領域３の溝部１７ａと同
じ平面形状（正方形）を持ち、面積だけが異なる。ダミ
ーセル領域４の誘電体キャパシタ５０Ｂは、溝部１７ｄ
の内部に下部電極層１８’、誘電体膜１９’および上部
電極層２０’をこの順で積層することによって構成され
ている。溝部１７ｄは、底面から側面にかけて円弧形状
の湾曲部を有しており、下部電極層１８’および誘電体
膜１９’の各両端部が溝部１７ｄの湾曲部に合わせて湾
曲形状をなしている。下部電極層１８’および誘電体膜
１９’の各両端部は、それぞれ上部電極層２０’の表面
と同一面をなしており、層間絶縁膜１７と共に平坦面を
構成している。

【００３７】下部電極層１８’、誘電体膜１９’および
上部電極層２０’の材質と厚みは、メモリセル領域３に
おける下部電極層１８、誘電体膜１９および上部電極層
２０と同様である。また、下部電極層１８’、誘電体膜
１９’および上部電極層２０’からなる誘電体キャパシ
タ５０Ｂの製造方法は、メモリセル領域３における誘電
体キャパシタ１０Ｂの製造方法と同様である。

【００３８】層間絶縁膜１６には接続孔（コンタクトホ
ール）１６’が設けられ、この接続孔１６’にはそれぞ
れ導電性の多結晶シリコンからなるコンタクトプラグ層
２１’が埋め込まれている。誘電体キャパシタ５０Ｂの
下部電極層１８’はこのコンタクトプラグ層２１’を介
して不純物領域１３Ｃに電気的に接続されている。不純
物領域１３Ｂには層間絶縁膜１６中に設けられた接続孔
（コンタクトホール）１６ｃを介してビット線２２が電
気的に接続されている。

【００３９】層間絶縁膜１７上には更に層間絶縁膜２３
が設けられており、この層間絶縁膜２３に形成された接
続孔２３ａを介して例えばＡｌ（アルミニウム）により
形成された配線であるプレート線２４’が各上部電極層
２０’に電気的に接続されている。層間絶縁膜２３とプ
レート線２４’の材質は、メモリセル領域３における層
間絶縁膜２３とプレート線２４と同様である。

【００４０】次に、誘電体メモリ１０の回路構成につい
て説明する。図６は、誘電体メモリ１０の回路構成を表
す図である。図６では、メモリセル領域３を通る２本の
ビット線２２Ａ，２２Ｂはセンスアンプ２に電気的に接
続されており、メモリセル領域３とセンスアンプ２との
間にダミーセル領域４が設けられている。メモリセル領
域３では、ビット線２２Ａに接続されたセルと、ビット
線２２Ｂに接続されたセルが交互に配置されており、各
セルはそれぞれ１個のトランジスタ１０Ａと１個の誘電
体キャパシタ１０Ｂにより構成されている。各トランジ
スタ１０Ａは、そのゲート電極がワード線１５の一部を
構成すると共に、２つの不純物領域（ソース・ドレイ
ン）の一方がビット線２２Ａ，２２Ｂのいずれか一方に
電気的に接続されている。各トランジスタ１０Ａの他方
の不純物領域は、誘電体キャパシタ１０Ｂの一方の電極
に電気的に接続され、誘電体キャパシタ１０Ｂの他方の
電極はプレート線２４にそれぞれ電気的に接続されてい
る。

【００４１】ダミーセル領域４の各セル（ここでは２
つ）も同様に、１個のトランジスタ（ダミートランジス
タ）５０Ａと１個の誘電体キャパシタ（ダミーキャパシ
タ）５０Ｂにより構成されている。各トランジスタ５０
Ａは、そのゲート電極がダミーワード線５５の一部を構
成すると共に、２つの不純物領域（ソース・ドレイン）
の一方がビット線２２Ａ，２２Ｂのいずれか一方に電気
的に接続されている。各トランジスタ５０Ａの他方の不
純物領域は、誘電体キャパシタ５０Ｂの一方の電極に電
気的に接続され、誘電体キャパシタ５０Ｂの他方の電極
はダミープレート線２４’に電気的に接続されている。

【００４２】次に、このように構成された誘電体メモリ
１０の動作について説明する。まず、誘電体メモリ１０
の情報記憶動作について説明する。図６のメモリセル領
域３において、あるワード線１５が選択されると、その
ワード線１５とゲート電極を共有しているトランジスタ
１０Ａがオンする。これにより、図１における不純物領
域１３Ａ，１３Ｂ間が導通する。ビット線２２およびプ
レート線２４にそれぞれマイナス電位とプラス電位（あ
るいはその逆）が印加されると、パッド２５とコンタク
トプラグ層２１を介して誘電体キャパシタ１０Ｂに電流
が流れ、上部電極層２０と下部電極層１８との間に電圧
が印加され、その結果誘電体膜１９において分極が発生
する。この電圧−分極特性にはヒステリシスがあり、ビ
ット線２２とプレート線の電位がそれぞれマイナス電位
とプラス電位の場合には、例えば“１”が記憶され、ビ
ット線２２とプレート線の電位がそれぞれプラス電位と
マイナス電位の場合には、例えば“０”が記憶される。

【００４３】次に、誘電体メモリ１０の情報読み出し動
作について説明する。図６において、メモリセル領域３
における図中左から奇数番目のワード線１５が選択され
た場合には、図中下側のセルのトランジスタ１０Ａがオ
ンし、誘電体キャパシタ１０Ｂに蓄積された電位が一方
のビット線２２Ａを介してセンスアンプ２へ送られて増
幅される。このとき、ダミーセル領域４においては、一
方のダミーワード線５５が選択され、図中上側のセルの
トランジスタ５０Ａがオンし、誘電体キャパシタ５０Ｂ
に蓄積された電位が参照電位としてビット線２２Ｂを介
してセンスアンプ２へ送られる。この参照電位を基準と
してメモリセル領域３で発生した電位の「１」，「０」
の判定が行われる。

【００４４】同様に、偶数番目のワード線１５が選択さ
れた場合には、図中上側のセルのトランジスタ１０Ａが
オンし、誘電体キャパシタ１０Ｂに蓄積された電位が他
方のビット線２２Ｂを介してセンスアンプ２へ送られ
る。また、ダミーセル領域４においては、他方のダミー
ワード線５５が選択され、図中下側のセルのトランジス
タ５０Ａがオンし、誘電体キャパシタ５０Ｂに蓄積され
た電位が参照電位としてビット線２２Ａを介してセンス
アンプ２へ送られ、上記と同様の判定が行われる。

【００４５】次に、図７〜図８および図１を参照して上
記誘電体メモリ１０の製造方法について説明する。

【００４６】まず、図７（Ａ）に示したように、例えば
ｐ型のシリコン基板１１の上に公知のＤＲＡＭ（Dynami
c Random Access Memory) トランジスタプロセスと同様
のプロセスにより、フィールド絶縁膜１２，ソース・ド
レインとなる不純物領域１３Ａ〜１３Ｃ、ワード線１５
Ａ〜１５Ｄおよびビット線２２を形成すると共に、例え
ばＣＶＤ（Chemical Vapor Deposition:化学的気相成長
)法により、例えばＢＰＳＧ、ＰＳＧ、ＮＳＧまたはＳ
ＯＧからなる層間絶縁膜１６を形成する。続いて、この
層間絶縁膜１６に接続孔１６ａ，１６ｂを形成し、これ
ら接続孔１６ａ，１６ｂにそれぞれ例えばＣＶＤ法によ
り多結晶シリコンを埋め込むと共にこの多結晶シリコン
中に例えばＰ（燐）を添加（ドープ）してコンタクトプ
ラグ層２１を形成する。その後、層間絶縁膜１６の表面
を例えばＣＭＰ法により平坦化し、この層間絶縁膜１６
上に例えばＣＶＤ法によりＢＰＳＧからなる層間絶縁膜
１７を形成する。

【００４７】次に、図７（Ｂ）に示したように、層間絶
縁膜１７上にキャパシタパターンを有するフォトレジス
ト膜２７を形成し、このフォトレジスト膜２７をマスク
として等方性のリアクティブイオンエッチング（ＲＩ
Ｅ）、あるいは例えばエッチング液として希フッ酸（Ｈ
Ｆ）を用いたウェットエッチングを行い、コンタクトプ
ラグ層２１に達する溝部１７ａ，１７ｂを形成する。

【００４８】図９は、フォトレジスト膜２７に形成され
るキャパシタパターン２８と、フォトレジスト膜を使っ
て形成される溝部１７ａ，１７ｃを表す図である。な
お、溝部１７ａ，１７ｃは、ビット線方向に対し４５度
傾いた方向に隣り合うものである。図９に示したよう
に、フォトレジスト層２７に露光等によって形成される
キャパシタパターン２８は正方形である。隣り合うキャ
パシタパターン２８の最小間隔は、フォトリソグラフィ
ーにより形成しうる最小寸法Ｄに設定されている。等方
性エッチングの場合、キャパシタパターン２８の周縁か
ら等方的にエッチングが進行するので、隣り合う溝部１
７ａ，１７ｃの間隔Ｆは上記の最小寸法Ｄよりもさらに
小さい間隔Ｆとなる。また、キャパシタパターン２８の
正方形の角には丸みは付いていないが、等方性エッチン
グを行うことで溝部１７の正方形の角に相当する部分は
丸みを持つ形状になる。

【００４９】次に、図７（Ｃ）に示したように、溝部１
７ａ，１７ｂを含む層間絶縁膜１７の表面に、スパッタ
法により、例えばチタン（Ｔｉ）からなる膜厚２０ｎｍ
の緩衝層１７Ａと、Ｐｔ（白金）からなる膜厚１００ｎ
ｍの下部電極層１８を形成した。そして、同じくスパッ
タ法によって、例えばＳＢＴ（Ｂｉ₂ ＳｒＴａ₂ Ｏ₂）
などの強誘電体材料からなる膜厚１２０ｎｍの誘電体膜
１９と、例えばＰｔからなる例えば膜厚１５０ｎｍの上
部電極層２０を順次形成する。なお、スパッタ法の代わ
りにＣＶＤ法等を用いても良い。但し、それぞれの薄膜
の製膜後又は全ての薄膜の製膜後に、必要に応じて熱処
理を行う。

【００５０】続いて、図８（Ａ）に示したように、下部
電極層１８、電体膜層１９および上部電極層２０の積層
体うち、溝部１７ａ，１７ｂの外の部分をＣＭＰ法によ
り選択的に除去すると共に、積層体の表面を層間絶縁膜
１７の表面に合わせて平坦化する。これにより層間絶縁
膜１７の溝部１７ａ，１７ｂ内に、下部電極層１８、誘
電体膜層１９および上部電極層２０からなる誘電体キャ
パシタ１０Ｂがそれぞれ形成される。また、下部電極層
１８と誘電体膜１９の各両端面、および上部電極層２０
の表面は、層間絶縁膜１７の平坦面と同一の面を構成す
る。

【００５１】次に、図８（Ｂ）に示したように、誘電体
キャパシタ１０Ｂおよび層間絶縁膜１７上に、例えばＣ
ＶＤ法によってＰＳＧ等からなる層間絶縁膜２３を形成
する。続いて、フォトリソグラフィ法によって層間絶縁
膜２３に接続孔２３ａ，２３ｂを形成したのち、層間絶
縁膜２３上に例えばＡｌ（アルミニウム）を蒸着し、パ
ターニングすることによりプレート線２４を形成する。
必要に応じて接続孔２３ａ，２３ｂにＷ（タングステ
ン）等を充填するようにしてもよい。以後は通常の金属
配線工程を経ることにより図１に示した誘電体メモリ１
０が完成する。なお、図７および図８では、パッド２５
の図示は省略している。

【００５２】次に、このように構成された誘電体メモリ
の効果について説明する。誘電体キャパシタの平面形状
が図１３に示したような長方形であれば、図８（Ａ）の
平坦化加工の際に、長方形の短軸方向に（研磨に伴う）
力を加えた時に誘電体キャパシタが変形してしまう可能
性がある。これに対し、本実施の形態の誘電体キャパシ
タ１０Ｂの平面形状は正方形なので、どの方向に力が加
わっても変形しにくい。従って、加工に伴う誘電体キャ
パシタ１０Ｂの変形を抑えることができ、キャパシタ容
量のばらつきを低減することができる。誘電体キャパシ
タ１０Ｂの変形が無くなれば、歩留まりの向上にも繋が
る。さらに、誘電体キャパシタ１０Ｂの形状が均一にな
るので、それだけ設計余裕が増えて、デバイスの高集積
化が実現できる。

【００５３】さらに、本実施の形態では、誘電体キャパ
シタ１０Ｂの正方形の角の部分に丸みが付けられている
ので、図８（Ａ）の平坦化加工の際に、誘電体キャパシ
タが角の部分から剥がれるようなことが防止される。従
って、加工に伴う誘電体キャパシタの剥がれに起因する
キャパシタ容量のばらつきを低減することができる。

【００５４】また、本実施の形態では、フォトレジスト
膜２７のキャパシタパターン２８の周縁部から等方的に
エッチングが進行するという等方性エッチングの特性を
利用しているので、隣り合うキャパシタパターン２８の
間隔をフォトリソグラフィ法により形成可能な最小寸法
Ｄに設定すれば、その結果得られる溝部１７ａ，１７ｃ
（図９）の最小間隔Ｆは、上記最小寸法Ｄよりもさらに
小さくなる。溝部１７ａ，１７ｃの間隔は互いの絶縁性
が保たれる限り幾ら小さくても良いので、溝部１７ａ，
１７ｃの間隔を極力小さくし、それだけキャパシタ１０
Ｂの面積（つまりキャパシタ容量）を大きくすることが
できる。

【００５５】また、キャパシタパターン２８が角の丸み
の無い正方形であっても、上述した等方性エッチングの
特性のため、溝部１７の平面形状である正方形の角には
丸みが形成される。

【００５６】さらに、誘電体メモリ１０のメモリセル領
域３とダミーセル領域４の誘電体キャパシタ１０Ｂ，５
０Ｂの平面形状がいずれも正方形なので、メモリセル領
域３とダミーセル領域４のどちらについても、加工に伴
う誘電体キャパシタ１０Ｂ，５０Ｂの変形を抑えること
ができる。

【００５７】また、本実施の形態では、層間絶縁膜１７
に溝部１７ａ，１７ｂを設け、これら溝部１７ａ，１７
ｂを含む層間絶縁膜１７上に下部電極層１８、誘電体膜
１９および上部電極層２０を順次積層し、その後ＣＭＰ
法により一括して不要部分を除去して表面を平坦化する
ようにしたので、電極材料としてＰｔのように微細加工
の困難な材料を用いたとしても誘電体キャパシタ１０Ｂ
を容易に作成することができる。

【００５８】［第２の実施の形態］次に、本発明の第２
の実施の形態について説明する。図１０は、第２の実施
の形態に係る誘電体メモリ３０における誘電体キャパシ
タ３０Ｂの平面形状を表す図である。この第２の実施の
形態の誘電体メモリ３０は、誘電体キャパシタ３０Ｂの
平面形状を除き、第１の実施の形態の誘電体メモリ１０
と同様である。以下、第１の実施の形態と異なる点につ
いてのみ説明し、その他の説明は省略する。

【００５９】この第２の実施の形態において、誘電体キ
ャパシタ３０Ｂの平面形状は正八角形であり、角には丸
みが付けられている。また、誘電体キャパシタ３０Ｂの
ワード線方向の長さＬ１とビット線方向の長さＬ２は互
いに等しく、２本のワード線１５と２本のビット線２２
をほぼ跨ぐ程度の大きさである。正八角形の８つの辺の
うち、１組の辺はワード線１５方向に延び、別の１組の
辺はビット線２２方向に延びている。残る２組の辺のう
ち、１組の辺はワード線１５に対して図中時計回りに４
５度傾斜しており、もう１組の辺はワード線１５に対し
て４５度で図中反時計回りに４５傾斜している。

【００６０】誘電体キャパシタ３０Ｂは、ワード線１５
に対して４５度傾斜している直線（一例を図１０に符号
Ｌ３で示す）に沿って配列されており、この形状の誘電
体キャパシタ３０Ｂが最も密に配列される配列パターン
になっている。なお、この第２の実施の形態における能
動領域の構成は、図２に示した第１の実施の形態の能動
領域１３の構成と同様である。

【００６１】第２の実施の形態の誘電体メモリ３０の製
造方法は、図７および図８に示した第１の実施の形態の
誘電体メモリ１０の製造方法と同様である。

【００６２】図１１は、誘電体キャパシタ３０Ｂを埋め
込む溝部３７ａ，３７ｃと、この溝部を形成する際に使
われるフォトレジスト層（図示せず）のキャパシタパタ
ーン（マスク穴）４０を表す図である。図１１に示した
ように、キャパシタパターン４０は正八角形であり、角
には丸みは付いていない。隣り合うキャパシタパターン
４０の間隔は、フォトリソグラフィ法により形成しうる
最小寸法Ｄに設定されている。キャパシタパターン４０
の周縁部から等方的にエッチングが進行するという等方
性エッチングの特性のため、結果的に得られる２つの溝
部３７ａ，３７ｃの最小間隔Ｆは上記の最小寸法Ｄより
も小さくなる。また、上述した等方性エッチングの特性
のため、溝部３７の正八角形の角に相当する部分は丸み
を持つ形状になる。

【００６３】この第２の実施の形態では、誘電体キャパ
シタ３０Ｂの平面形状が角が丸くなった正八角形、すな
わち極めて円形に近い等方的な形状なので、平坦化加工
の際の誘電体キャパシタ３０Ｂの変形をより効果的に防
止することができる。そのため、誘電体キャパシタ毎の
容量のばらつきなどを低減することができる。さらに、
この第２の実施の形態では、誘電体キャパシタ３０Ｂの
正八角形の角の部分に丸みが付けられているので、平坦
化加工の際に、誘電体キャパシタが角の部分から剥がれ
るようなことが防止される。

【００６４】また、この第２の実施の形態では、フォト
レジスト膜のキャパシタパターン４０の周縁部から等方
的にエッチングが進行するという等方性エッチングの特
性を利用しているので、隣り合うキャパシタパターン４
０の最小間隔をフォトリソグラフィ法により形成可能な
最小寸法Ｄに設定すれば、その結果得られる溝部３７
ａ，３７ｃの最小間隔は上記の最小寸法Ｄよりもさらに
小さくすることができる。溝部３７の間隔は互いの絶縁
性が保たれる限り幾ら小さくても良いので、溝部３７の
間隔を極力小さくし、それだけキャパシタ３０Ｂの面積
（つまりキャパシタ容量）を大きくすることができる。

【００６５】なお、第１の実施の形態と同様、この第２
の実施の形態においても、誘電体キャパシタ３０Ｂの平
面形状（正八角形）を、メモリセル領域だけでなくダミ
ーセル領域にも適用することができる。

【００６６】以上、いくつかの実施の形態を挙げて本発
明を説明したが、本発明はこれらの実施の形態に限定さ
れず、種々の変形が可能である。例えば、第１の実施の
形態の誘電体キャパシタ１０Ａの平面形状は正方形であ
り、第２の実施の形態の誘電体キャオパシタ３０Ａの平
面形状は正八角形だが、正方形や正八角形以外でも、実
質的に正多角形と見なすことできる形状であれば良い。

【００６７】

【発明の効果】以上説明したように、請求項１記載の誘
電体メモリ、および請求項６記載の誘電体キャパシタに
よれば、誘電体キャパシタの平面形状が略正多角形なの
で、加工時（例えば、誘電体キャパシタの面を層間絶縁
膜の面に合わせて平坦化する際）に、誘電体キャパシタ
が変形しにくくなるという効果を奏する。また、隣り合
う２つの誘電体キャパシタの最小間隔が、フォトリソグ
ラフィ法で形成可能な最小間隔よりも小さいので、その
分、誘電体キャパシタの面積を大きくすることが可能に
なる。

【００６８】

【００６９】

【００７０】また、請求項１０ないし請求項１３に記載
の誘電体メモリの製造方法によれば、層間絶縁膜に形成
される溝部の平面形状が略正多角形なので、この溝部に
埋設される誘電体キャパシタの平面形状は略正多角形に
なり、従って、加工時に、誘電体キャパシタが変形しに
くくなるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る誘電体メモリ
の断面構成図である。

【図２】図１に示した誘電体メモリにおける誘電体キャ
パシタの配列と不純物領域の位置関係を表す図である。

【図３】図１に示した誘電体メモリにおける誘電体キャ
パシタの平面形状と配列状態を表す図である。

【図４】誘電体メモリのダミーセル領域の平面構造を表
す図である。

【図５】図４に示したダミーセル領域の断面構造を表す
図である。

【図６】図１に示した誘電体メモリの回路構造を表す図
である。

【図７】図１に示した誘電体メモリの製造工程毎の断面
図である。

【図８】図７に示した製造工程に続く工程毎の断面図で
ある。

【図９】図８に示した製造工程にてフォトレジスト上に
形成されるキャパシタパターンを表す図である。

【図１０】本発明の第２の実施の形態に係る誘電体メモ
リにおける誘電体キャパシタの平面形状を表す図であ
る。

【図１１】フォトレジスト上に形成されるキャパシタパ
ターンを表す図である。

【図１２】従来の誘電体メモリの構造を示す断面図であ
る。

【図１３】図１２に示した従来の誘電体メモリにおける
誘電体キャパシタの平面形状を表す図である。

【図１４】層間絶縁膜の溝部に誘電体キャパシタを埋設
するタイプの誘電体メモリの製造工程の概略を表す図で
ある。

【符号の説明】

１０，３０…誘電体メモリ、１０Ａ，１０Ｂ，５０Ａ…
トランジスタ １０Ｂ，５０Ｂ，３０Ｂ…誘電体キャパ
シタ、１１…基板、１３…能動領域、１３Ａ，１３Ｂ…
不純物領域、１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ…ワード
線、１７…層間絶縁膜、１７ａ，１７ｂ…溝部、１８…
下部電極層、１９…誘電体膜、２０…上部電極層、２２
…ビット線、２４…プレート線、２５…パッド、２８，
４０…キャパシタパターン

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 27/108 (56)参考文献 特開 平８−139293（ＪＰ，Ａ) 特開 平６−53433（ＪＰ，Ａ) 特開 平10−178156（ＪＰ，Ａ) 特開 平10−12848（ＪＰ，Ａ) 特開 平11−289058（ＪＰ，Ａ) 特開2000−150824（ＪＰ，Ａ) Ｔ．Ｋａｃｈｉ ｅｔ ａｌ．，1998 Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ ｒｓ（1998），ｐ．126−127 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/105 G11C 11/22 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 27/108

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 誘電体キャパシタとスイッチング素子、
   およびこれらの間に設けられた層間絶縁膜を備えた誘電
   体メモリであって、 前記層間絶縁膜には溝部が形成されており、 前記誘電体キャパシタは、第１の電極層、誘電体膜およ
   び第２の電極層を積層した積層体を、前記層間絶縁膜の
   溝部に埋設することによって構成され、 前記誘電体キャパシタの前記層間絶縁膜の膜面と平行な
   面内における平面形状は、略正多角形であり、かつ、 隣り合う２つの誘電体キャパシタの最小間隔が、フォト
   リソグラフィ法で形成可能な最小間隔よりも小さい こと
   を特徴とする誘電体メモリ。
2. 【請求項２】 スイッチング素子が形成された基板に、
   このスイッチング素子を覆うように層間絶縁膜を形成す
   る工程と、 前記層間絶縁膜に、この層間絶縁膜の膜面と平行な面内
   において略正多角形形状の溝部を形成する工程と、 前記溝部に第１の電極層、誘電体膜および第２の電極層
   を積層する工程と、 前記溝部に積層された、前記第１の電極層、誘電体膜お
   よび第２の電極層からなる積層体の表面を、前記層間絶
   縁膜の表面に合わせて平坦化する工程とを含むことを特
   徴とする誘電体メモリの製造方法。
3. 【請求項３】 前記溝部を形成する工程において、前記
   層間絶縁膜に、前記溝部に対応するパターンを有するフ
   ォトレジスト層を形成し、このフォトレジスト層をマス
   クとして等方性エッチングを行うと共に、 隣り合う２つの前記パターンの最小間隔は、フォトリソ
   グラフィ法により形成可能な最小の寸法に設定されてい
   ることを特徴とする請求項２記載の誘電体メモリの製造
   方法。
4. 【請求項４】 前記パターンは、角に丸みの無い正多角
   形であることを特徴とする請求項３記載の誘電体メモリ
   の製造方法。
5. 【請求項５】 前記積層体の表面を平坦化する工程で
   は、化学的機械的研磨を行うことを特徴とする請求項２
   記載の誘電体メモリの製造方法。
6. 【請求項６】 層間絶縁膜に形成された溝部の内部に、
   前記第１の電極層、誘電体膜および第２の電極層からな
   る積層体を埋設して構成される誘電体キャパシタであっ
   て、 前記層間絶縁膜の膜面と平行な面内における平面形状が
   略正８角形であることを特徴とする誘電体キャパシタ。