JP2002289794A - 強誘電体記憶素子形成方法 - Google Patents
強誘電体記憶素子形成方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】本発明は強誘電体の記憶素子の形成方法に関す
るものであり、コンタクトを通じず直接強誘電体の上部
電極に接触して電気的接続が成されるプレートライン形
成方法を提供する。 【解決手段】強誘電体キャパシタ形成後、絶縁膜を蒸着
し、平坦化する。この際、平坦化工程はキャパシタ上部
電極が露出される時まで実施され、その後、プレート電
極用導電膜を形成し、パターニングして上部電極に直接
接触するプレートラインを形成する。従って、プレート
ライン及びキャパシタ上部電極の間の安定的なコンタク
ト抵抗が確保できる。
るものであり、コンタクトを通じず直接強誘電体の上部
電極に接触して電気的接続が成されるプレートライン形
成方法を提供する。 【解決手段】強誘電体キャパシタ形成後、絶縁膜を蒸着
し、平坦化する。この際、平坦化工程はキャパシタ上部
電極が露出される時まで実施され、その後、プレート電
極用導電膜を形成し、パターニングして上部電極に直接
接触するプレートラインを形成する。従って、プレート
ライン及びキャパシタ上部電極の間の安定的なコンタク
ト抵抗が確保できる。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体記憶素子及
びその製造方法に関するものであり、より詳しくはコン
タクトを通じず直接強誘電体キャパシタの上部電極に接
触して電気的接続が成されるプレートラインを有する強
誘電体記憶素子形成方法に関するものである。
びその製造方法に関するものであり、より詳しくはコン
タクトを通じず直接強誘電体キャパシタの上部電極に接
触して電気的接続が成されるプレートラインを有する強
誘電体記憶素子形成方法に関するものである。
【０００２】
【従来の技術】記憶素子（ｍｅｍｏｒｙ ｄｅｖｉｃｅ
ｓ）は広く揮発性（ｖｏｌａｔｉｌｅ）記憶素子及び不
揮発性（ｎｏｎ−ｖｏｌａｔｉｌｅ）記憶素子に分けら
れる。不揮発性記憶素子は電源供給が中断されても貯え
られたデータを失わずそのまま保持し続ける記憶素子で
ある。こうした不揮発性記憶素子としてフラッシュメモ
リ、磁気テープ、磁気フロッピー（登録商標）ディスク
等がある。
ｓ）は広く揮発性（ｖｏｌａｔｉｌｅ）記憶素子及び不
揮発性（ｎｏｎ−ｖｏｌａｔｉｌｅ）記憶素子に分けら
れる。不揮発性記憶素子は電源供給が中断されても貯え
られたデータを失わずそのまま保持し続ける記憶素子で
ある。こうした不揮発性記憶素子としてフラッシュメモ
リ、磁気テープ、磁気フロッピー（登録商標）ディスク
等がある。
【０００３】一方、揮発性記憶素子は電源供給が中断さ
れると、貯えられたデータを失ってしまう記憶素子であ
る。こうした揮発性記憶素子としてはＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
とＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）とがある。ＤＲＡＭは１Ｔ／１Ｃ構
造としてその集積度が非常に高い。しかし、ＤＲＡＭの
場合、貯えられたデータを維持するためには周期的なリ
フレッシュ動作が必要である。
れると、貯えられたデータを失ってしまう記憶素子であ
る。こうした揮発性記憶素子としてはＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
とＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）とがある。ＤＲＡＭは１Ｔ／１Ｃ構
造としてその集積度が非常に高い。しかし、ＤＲＡＭの
場合、貯えられたデータを維持するためには周期的なリ
フレッシュ動作が必要である。
【０００４】ところで、強誘電体材料が上部電極及び下
部電極の間に形成されると、ＤＲＡＭ構造のキャパシタ
メモリセルとして使用が可能である。これを強誘電体記
憶素子（ＦＲＡＭ）（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍ
ｅｍｏｒｙ ｄｅｖｉｃｅ）と言い、こうした強誘電体
記憶素子は不揮発性特性を示す。よく知られたように、
強誘電体記憶素子は相異なる二個の安定した分極状態を
有するが、こうした分極状態は、印加された電圧の方向
により極性状態が反転され、印加された電圧を除去して
も分極状態を保ち続ける。
部電極の間に形成されると、ＤＲＡＭ構造のキャパシタ
メモリセルとして使用が可能である。これを強誘電体記
憶素子（ＦＲＡＭ）（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍ
ｅｍｏｒｙ ｄｅｖｉｃｅ）と言い、こうした強誘電体
記憶素子は不揮発性特性を示す。よく知られたように、
強誘電体記憶素子は相異なる二個の安定した分極状態を
有するが、こうした分極状態は、印加された電圧の方向
により極性状態が反転され、印加された電圧を除去して
も分極状態を保ち続ける。
【０００５】前述したように強誘電体記憶素子は、フラ
ッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）のように不
揮発性特性を有し、相対的に低い電圧（約５Ｖ以下）で
の書き込みが可能であり（フラッシュメモリの場合１８
−２２Ｖ）、高速な動作速度（数十ｎｓｅｃ、約４０ｎ
ｓｅｃ以下）（フラッシュメモリの場合数ｍｓｅｃ）、
優れた耐性を有し、低い消費電力で（待機電流が約１マ
イクロアンペア以下）動作が可能といった長所を持って
いる。
ッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）のように不
揮発性特性を有し、相対的に低い電圧（約５Ｖ以下）で
の書き込みが可能であり（フラッシュメモリの場合１８
−２２Ｖ）、高速な動作速度（数十ｎｓｅｃ、約４０ｎ
ｓｅｃ以下）（フラッシュメモリの場合数ｍｓｅｃ）、
優れた耐性を有し、低い消費電力で（待機電流が約１マ
イクロアンペア以下）動作が可能といった長所を持って
いる。
【０００６】図１及び図２は各々２Ｔ／２Ｃ強誘電体記
憶素子１０及び１Ｔ／１Ｃ強誘電体記憶素子２０の等価
回路を示している。ここで２Ｔ／２Ｃ記憶素子というも
のは、一つのデータ状態を貯蔵するため二個のトランジ
スタ及び二個のキャパシタが使用される記憶素子であ
り、１Ｔ／１Ｃは一個のトランジスタ及び一個のキャパ
シタが使用される場合である。２Ｔ／２Ｃ強誘電体記憶
素子１０は第１強誘電体キャパシタＣＦ１に連結された
第１トランジスタＴ１、第２強誘電体キャパシタＣＦ２
に連結された第２トランジスタＴ２を含んでいる。第１
及び第２強誘電体キャパシタは互いに相補的な極性状態
を有し、記憶素子の一つのデータ状態を定義する。プレ
ートラインＰＬは強誘電体キャパシタＣＦ１，ＣＦ２の
一方のターミナルにそれぞれ連結され、二個のトランジ
スタＴ１，Ｔ２のゲートに連結されたワードラインＷＬ
に平行に走る。互いに相補的なビットラインＢＬ，Ｂ
Ｌ′が各々トランジスタＴ１及びＴ２の他方のターミナ
ルに連結される。
憶素子１０及び１Ｔ／１Ｃ強誘電体記憶素子２０の等価
回路を示している。ここで２Ｔ／２Ｃ記憶素子というも
のは、一つのデータ状態を貯蔵するため二個のトランジ
スタ及び二個のキャパシタが使用される記憶素子であ
り、１Ｔ／１Ｃは一個のトランジスタ及び一個のキャパ
シタが使用される場合である。２Ｔ／２Ｃ強誘電体記憶
素子１０は第１強誘電体キャパシタＣＦ１に連結された
第１トランジスタＴ１、第２強誘電体キャパシタＣＦ２
に連結された第２トランジスタＴ２を含んでいる。第１
及び第２強誘電体キャパシタは互いに相補的な極性状態
を有し、記憶素子の一つのデータ状態を定義する。プレ
ートラインＰＬは強誘電体キャパシタＣＦ１，ＣＦ２の
一方のターミナルにそれぞれ連結され、二個のトランジ
スタＴ１，Ｔ２のゲートに連結されたワードラインＷＬ
に平行に走る。互いに相補的なビットラインＢＬ，Ｂ
Ｌ′が各々トランジスタＴ１及びＴ２の他方のターミナ
ルに連結される。
【０００７】一方、１Ｔ／１Ｃ強誘電体記憶素子２０は
一個のトランジスタＴ及びその一方のターミナル（ソー
ス領域又は電極）に連結された強誘電体キャパシタＣＦ
で構成される。一つのワードラインＷＬがトランジスタ
Ｔのゲートに連結され、一つのビットラインＢＬがトラ
ンジスタの他方のターミナル（ドレーン領域又は電極）
に連結され、各ワードラインに対応するプレートライン
ＰＬが強誘電体キャパシタの上部電極に連結される。
一個のトランジスタＴ及びその一方のターミナル（ソー
ス領域又は電極）に連結された強誘電体キャパシタＣＦ
で構成される。一つのワードラインＷＬがトランジスタ
Ｔのゲートに連結され、一つのビットラインＢＬがトラ
ンジスタの他方のターミナル（ドレーン領域又は電極）
に連結され、各ワードラインに対応するプレートライン
ＰＬが強誘電体キャパシタの上部電極に連結される。
【０００８】等価回路に示されたように、強誘電体記憶
素子は素子動作特性上、上部電極にパルスを印加してデ
ータを読み出し／書き込み動作をするようになっている
が、このためヴィアホールを通じたプレートラインが必
要である。図３はこうした強誘電体キャパシタの断面図
を概略的に示している。図３を参照して従来のプレート
ライン形成方法を説明する。先ず、絶縁膜３００を突き
抜き、コンタクトプラグ３０２が形成される。下部電極
３０４，強誘電体膜３０６，上部電極３０８より成る強
誘電体キャパシタＣＦがコンタクトプラグ３０２に電気
的に連結されるように形成される。強誘電体キャパシタ
ＣＦ及び絶縁膜３００上に他の絶縁膜３１０が形成さ
れ、上部電極３０８に電気的に連結されるプレートライ
ン３１４が形成される。この際、プレートライン３１４
は他の絶縁膜の所定部分を通じて先ずヴィアホール３１
２を形成し、ヴィアホール３１２及び他の絶縁膜３１０
上に導電物質を蒸着し、パターニングして形成する。
素子は素子動作特性上、上部電極にパルスを印加してデ
ータを読み出し／書き込み動作をするようになっている
が、このためヴィアホールを通じたプレートラインが必
要である。図３はこうした強誘電体キャパシタの断面図
を概略的に示している。図３を参照して従来のプレート
ライン形成方法を説明する。先ず、絶縁膜３００を突き
抜き、コンタクトプラグ３０２が形成される。下部電極
３０４，強誘電体膜３０６，上部電極３０８より成る強
誘電体キャパシタＣＦがコンタクトプラグ３０２に電気
的に連結されるように形成される。強誘電体キャパシタ
ＣＦ及び絶縁膜３００上に他の絶縁膜３１０が形成さ
れ、上部電極３０８に電気的に連結されるプレートライ
ン３１４が形成される。この際、プレートライン３１４
は他の絶縁膜の所定部分を通じて先ずヴィアホール３１
２を形成し、ヴィアホール３１２及び他の絶縁膜３１０
上に導電物質を蒸着し、パターニングして形成する。
【０００９】しかし、記憶素子の高集積化によりヴィア
ホールのサイズが小さくなり、強誘電体キャパシタの上
部に形成される絶縁膜の厚さが厚くなることにより、上
部電極サイズが減少し、これによりヴィアホールサイズ
やはり小さくなり、ヴィアホールフォトマージンが減少
して工程が難しくなる。例えば、ヴィアホールが完全に
開かないこともありうる。又、ワードラインの伝導性を
向上させるためストリップライン（ｓｔｒｉｐ ｌｉｎ
ｅ）を形成する場合、ヴィアホールフォトマージンの減
少によるミスアライメントが発生する場合、ストリップ
ラインとプレートラインとの電気的な連結が発生するこ
ともできる。
ホールのサイズが小さくなり、強誘電体キャパシタの上
部に形成される絶縁膜の厚さが厚くなることにより、上
部電極サイズが減少し、これによりヴィアホールサイズ
やはり小さくなり、ヴィアホールフォトマージンが減少
して工程が難しくなる。例えば、ヴィアホールが完全に
開かないこともありうる。又、ワードラインの伝導性を
向上させるためストリップライン（ｓｔｒｉｐ ｌｉｎ
ｅ）を形成する場合、ヴィアホールフォトマージンの減
少によるミスアライメントが発生する場合、ストリップ
ラインとプレートラインとの電気的な連結が発生するこ
ともできる。
【００１０】又、ヴィアホール縮小により上部電極及び
プレートラインが接触する面積が非常に小さくなり、こ
れは上部電極及びプレートラインの間の安定的なコンタ
クト抵抗を確保を困難にする。
プレートラインが接触する面積が非常に小さくなり、こ
れは上部電極及びプレートラインの間の安定的なコンタ
クト抵抗を確保を困難にする。
【００１１】
【発明が解決しようとする課題】本発明の目的は、プレ
ートラインと強誘電体キャパシタ上部電極とのコンタク
ト抵抗を安定的に維持できる強誘電体記憶素子形成方法
を提供することである。
ートラインと強誘電体キャパシタ上部電極とのコンタク
ト抵抗を安定的に維持できる強誘電体記憶素子形成方法
を提供することである。
【００１２】本発明の他の目的は、ストリップライン及
びプレートラインの間の電気的連結が防止できる強誘電
体記憶素子形成方法を提供することである。
びプレートラインの間の電気的連結が防止できる強誘電
体記憶素子形成方法を提供することである。
【００１３】
【課題を解決するための手段】前述した目的を達成する
ため、本発明の強誘電体記憶素子形成方法によると、ま
ず、半導体基板上に下部膜を形成する。次いで、下部膜
上に下部膜の所定領域を通じて半導体基板と電気的に接
続する下部電極、強誘電体膜及び上部電極を含んで構成
される多数の強誘電体キャパシタを形成する。次いで、
強誘電体キャパシタ及び下部膜上に上部膜を形成する。
次いで、強誘電体キャパシタ上部電極が露出される時ま
で上部膜を平坦化エッチングする。次いで、強誘電体上
部電極及び平坦化された上部膜上に導電膜を形成する。
次いで、導電膜をパターニングして強誘電体上部電極と
直接接触するプレートラインを形成する。
ため、本発明の強誘電体記憶素子形成方法によると、ま
ず、半導体基板上に下部膜を形成する。次いで、下部膜
上に下部膜の所定領域を通じて半導体基板と電気的に接
続する下部電極、強誘電体膜及び上部電極を含んで構成
される多数の強誘電体キャパシタを形成する。次いで、
強誘電体キャパシタ及び下部膜上に上部膜を形成する。
次いで、強誘電体キャパシタ上部電極が露出される時ま
で上部膜を平坦化エッチングする。次いで、強誘電体上
部電極及び平坦化された上部膜上に導電膜を形成する。
次いで、導電膜をパターニングして強誘電体上部電極と
直接接触するプレートラインを形成する。
【００１４】望ましくは、下部膜を形成する段階は、半
導体基板上に、ゲート電極及びその両側のソース／ドレ
ーン領域を有するトランジスタを形成する段階と、トラ
ンジスタ上に第１層間絶縁膜を形成する段階と、第１層
間絶縁膜上にドレーン領域に電気的に連結されるビット
ラインを形成する段階と、ビットライン及び第１層間絶
縁膜上に第２層間絶縁膜を形成する段階を含み、強誘電
体キャパシタ下部電極はドレーン領域と電気的に連結さ
れるように形成される。この際、ゲート電極の伝導性を
向上させるためストリップラインを付加的に形成するこ
とが更に望ましい。
導体基板上に、ゲート電極及びその両側のソース／ドレ
ーン領域を有するトランジスタを形成する段階と、トラ
ンジスタ上に第１層間絶縁膜を形成する段階と、第１層
間絶縁膜上にドレーン領域に電気的に連結されるビット
ラインを形成する段階と、ビットライン及び第１層間絶
縁膜上に第２層間絶縁膜を形成する段階を含み、強誘電
体キャパシタ下部電極はドレーン領域と電気的に連結さ
れるように形成される。この際、ゲート電極の伝導性を
向上させるためストリップラインを付加的に形成するこ
とが更に望ましい。
【００１５】ストリップラインは、望ましくは上部膜上
に金属間絶縁膜（ＩＭＤ）を形成した後に形成する。他
の方法として、上部膜形成前に、強誘電体キャパシタ及
び第２層間絶縁膜により形成される表面輪郭に沿ってコ
ンフォーマルに絶縁膜を形成した後にストリップライン
を形成する方法も望ましく、この際、ストリップライン
の上部は強誘電体キャパシタの上部より高さが低く形成
される。
に金属間絶縁膜（ＩＭＤ）を形成した後に形成する。他
の方法として、上部膜形成前に、強誘電体キャパシタ及
び第２層間絶縁膜により形成される表面輪郭に沿ってコ
ンフォーマルに絶縁膜を形成した後にストリップライン
を形成する方法も望ましく、この際、ストリップライン
の上部は強誘電体キャパシタの上部より高さが低く形成
される。
【００１６】前述した方法において、望ましくは、上部
膜質平坦化エッチング後、強誘電体キャパシタの上部電
極の表面を洗浄するためアルゴンスパッタリングを付加
的に実施する。
膜質平坦化エッチング後、強誘電体キャパシタの上部電
極の表面を洗浄するためアルゴンスパッタリングを付加
的に実施する。
【００１７】前述した目的を達成するため、本発明の強
誘電体記憶素子形成方法によると、先ず、半導体基板上
にゲート電極及びその両側のソース／ドレーン領域を有
する少なくとも二個以上のトランジスタを形成する。次
いで、トランジスタ上に第１層間絶縁膜を形成する。次
いで、第１層間絶縁膜を貫通するビットラインコンタク
トプラグを通じてソース領域と電気的に接続するビット
ラインを第１層間絶縁膜上に形成する。次いで、ビット
ライン上に第２層間絶縁膜を形成する。次いで、第２層
間絶縁膜及び第１層間絶縁膜の所定領域を通じて各ドレ
ーン領域に電気的に接続する強誘電体コンタクトプラグ
を各々形成する。次いで、強誘電体コンタクトプラグ及
び第２層間絶縁膜上に下部電極、強誘電体膜及び上部電
極より成った強誘電体キャパシタを強誘電体コンタクト
プラグに電気的に接続するように各々形成する。次い
で、強誘電体キャパシタ及び第２層間絶縁膜上に第３層
間絶縁膜を形成する。強誘電体キャパシタ上部電極が現
れる時まで第３層間絶縁膜を平坦化エッチングする。次
いで、平坦化された第３層間絶縁膜及び強誘電体上部電
極上にプレートライン用導電膜を形成する。導電膜をパ
ターニングして強誘電体上部電極に直接接触するプレー
トラインを各々形成する。
誘電体記憶素子形成方法によると、先ず、半導体基板上
にゲート電極及びその両側のソース／ドレーン領域を有
する少なくとも二個以上のトランジスタを形成する。次
いで、トランジスタ上に第１層間絶縁膜を形成する。次
いで、第１層間絶縁膜を貫通するビットラインコンタク
トプラグを通じてソース領域と電気的に接続するビット
ラインを第１層間絶縁膜上に形成する。次いで、ビット
ライン上に第２層間絶縁膜を形成する。次いで、第２層
間絶縁膜及び第１層間絶縁膜の所定領域を通じて各ドレ
ーン領域に電気的に接続する強誘電体コンタクトプラグ
を各々形成する。次いで、強誘電体コンタクトプラグ及
び第２層間絶縁膜上に下部電極、強誘電体膜及び上部電
極より成った強誘電体キャパシタを強誘電体コンタクト
プラグに電気的に接続するように各々形成する。次い
で、強誘電体キャパシタ及び第２層間絶縁膜上に第３層
間絶縁膜を形成する。強誘電体キャパシタ上部電極が現
れる時まで第３層間絶縁膜を平坦化エッチングする。次
いで、平坦化された第３層間絶縁膜及び強誘電体上部電
極上にプレートライン用導電膜を形成する。導電膜をパ
ターニングして強誘電体上部電極に直接接触するプレー
トラインを各々形成する。
【００１８】望ましい実施形態によれば、ゲート電極の
伝導性を向上させるためにゲート電極に電気的に接続す
るストリップラインを付加的に形成する。この際、プレ
ートライン及び平坦化された第３層間絶縁膜上に金属間
絶縁膜を形成した後にストリップラインを形成すること
が望ましい。他の方法としては、強誘電体キャパシタ形
成後であって第３層間絶縁膜形成前に、強誘電体キャパ
シタ及び平坦化された第２層間絶縁膜より成った表面輪
郭に沿って薄くコンフォーマルに絶縁膜を形成した後に
ストリップラインを形成することもできる。この場合、
ストリップラインの上部が強誘電体キャパシタの上部よ
り低く形成される。
伝導性を向上させるためにゲート電極に電気的に接続す
るストリップラインを付加的に形成する。この際、プレ
ートライン及び平坦化された第３層間絶縁膜上に金属間
絶縁膜を形成した後にストリップラインを形成すること
が望ましい。他の方法としては、強誘電体キャパシタ形
成後であって第３層間絶縁膜形成前に、強誘電体キャパ
シタ及び平坦化された第２層間絶縁膜より成った表面輪
郭に沿って薄くコンフォーマルに絶縁膜を形成した後に
ストリップラインを形成することもできる。この場合、
ストリップラインの上部が強誘電体キャパシタの上部よ
り低く形成される。
【００１９】望ましい実施形態において、第３層間絶縁
膜は、ＰＳＧ（インドーピングガラス膜質）と、ＵＳＧ
（ドーピングされないガラス膜質）と、ＰＥ−ＴＥＯＳ
（プラズマエンハンスドテトラエチルオルトガラス膜
質）とを含む酸化物絶縁膜又はこれらの組み合わせから
なる膜で形成される。
膜は、ＰＳＧ（インドーピングガラス膜質）と、ＵＳＧ
（ドーピングされないガラス膜質）と、ＰＥ−ＴＥＯＳ
（プラズマエンハンスドテトラエチルオルトガラス膜
質）とを含む酸化物絶縁膜又はこれらの組み合わせから
なる膜で形成される。
【００２０】プレートラインは、導電性膜質であれば、
いずれの種類の材料を採用することも可能であるが、望
ましくはアルミニウムが使用される。本発明によると、
ヴィアホールを形成する必要がないため高温工程を必要
とするアルミニウムリフロー工程よりは、アルミニウム
をスパッタリング方法に形成することがさらに望まし
い。
いずれの種類の材料を採用することも可能であるが、望
ましくはアルミニウムが使用される。本発明によると、
ヴィアホールを形成する必要がないため高温工程を必要
とするアルミニウムリフロー工程よりは、アルミニウム
をスパッタリング方法に形成することがさらに望まし
い。
【００２１】望ましい実施形態によれば、第３層間絶縁
膜平坦化以後、強誘電体キャパシタの上部電極表面を洗
浄するためアルゴンスパッタリングを付加的に実施す
る。
膜平坦化以後、強誘電体キャパシタの上部電極表面を洗
浄するためアルゴンスパッタリングを付加的に実施す
る。
【００２２】本発明によると、プレートラインがヴィア
ホール工程を経ずに直接強誘電体キャパシタの上部電極
に接触するように形成されることにより、これらの間の
安定的なコンタクト抵抗が確保できる。又、ヴィアホー
ル工程によるフォト・エッチング工程が不要なので、工
程を単純化でき、さらにフォト・エッチング工程による
様々な問題点であるヴィアホールの不完全な形成、プレ
ートライン及びストリップラインの間の電気的連結等を
避けることができる。
ホール工程を経ずに直接強誘電体キャパシタの上部電極
に接触するように形成されることにより、これらの間の
安定的なコンタクト抵抗が確保できる。又、ヴィアホー
ル工程によるフォト・エッチング工程が不要なので、工
程を単純化でき、さらにフォト・エッチング工程による
様々な問題点であるヴィアホールの不完全な形成、プレ
ートライン及びストリップラインの間の電気的連結等を
避けることができる。
【００２３】本発明は、強誘電体キャパシタ形成方法、
より詳しくは強誘電体上部電極に電気的に連結されるプ
レートライン形成方法に関するものである。本発明によ
ると、上部電極とプレートラインとが絶縁膜内に形成さ
れたコンタクトを通じず直接互いに接触して電気的に連
結される。
より詳しくは強誘電体上部電極に電気的に連結されるプ
レートライン形成方法に関するものである。本発明によ
ると、上部電極とプレートラインとが絶縁膜内に形成さ
れたコンタクトを通じず直接互いに接触して電気的に連
結される。
【００２４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００２５】先ず、図４乃至図１１を参照して本発明の
一実施形態を説明する。図４を参照すると、半導体基板
４００上に通常的な素子分離工程により活性領域（図示
せず）を定義し、通常のＣＭＯＳ−ＦＥＴ（ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒ
ａｎｓｉｓｔｏｒ）工程を実行して、ソース／ドレーン
及びゲート電極より成ったトランジスタを形成する。
一実施形態を説明する。図４を参照すると、半導体基板
４００上に通常的な素子分離工程により活性領域（図示
せず）を定義し、通常のＣＭＯＳ−ＦＥＴ（ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒ
ａｎｓｉｓｔｏｒ）工程を実行して、ソース／ドレーン
及びゲート電極より成ったトランジスタを形成する。
【００２６】具体的には、素子分離工程を完了した後、
ゲート酸化膜４０２を形成し、その上にゲート電極用導
電膜を形成し、パターニングして多数のゲート電極（又
はライン）を形成する。図面には図の簡略化のために、
二個のゲートライン４０４のみが示されている。ゲート
ライン４０４は、例えばポリシリコン、タングステン、
タングステンシリサイド又はこれらの組み合わせからな
る膜で形成できる。ゲートライン４０４はワードライン
として作用する。
ゲート酸化膜４０２を形成し、その上にゲート電極用導
電膜を形成し、パターニングして多数のゲート電極（又
はライン）を形成する。図面には図の簡略化のために、
二個のゲートライン４０４のみが示されている。ゲート
ライン４０４は、例えばポリシリコン、タングステン、
タングステンシリサイド又はこれらの組み合わせからな
る膜で形成できる。ゲートライン４０４はワードライン
として作用する。
【００２７】ゲートライン４０４の形成後、通常的なイ
オン注入工程を進行してソース／ドレーン領域４０６
ａ，４０６ｂを形成してトランジスタを完成する。次い
で、トランジスタが形成された半導体基板４００上に上
部が平坦な第１層間絶縁膜４０８を形成する。第１層間
絶縁膜４０８は、例えば、ボロン及び燐不純物を含むガ
ラス膜質（ＢＰＳＧ）（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌ
ｉｃａｔｅ ｇｌａｓｓ）で形成できる。
オン注入工程を進行してソース／ドレーン領域４０６
ａ，４０６ｂを形成してトランジスタを完成する。次い
で、トランジスタが形成された半導体基板４００上に上
部が平坦な第１層間絶縁膜４０８を形成する。第１層間
絶縁膜４０８は、例えば、ボロン及び燐不純物を含むガ
ラス膜質（ＢＰＳＧ）（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌ
ｉｃａｔｅ ｇｌａｓｓ）で形成できる。
【００２８】次いで、第１層間絶縁膜４０８をパターニ
ングしてトランジスタのソース領域４０６ａを露出させ
るコンタクトホール４１０を形成し、コンタクトホール
４１０及び第２層間絶縁膜４１４上にビットライン用導
電物質を形成する。続いて導電物質をパターニングして
ビットライン４１２を形成する。ビットライン４１２
は、例えば、タングステンで形成される。ここで、他の
方法、例えば、コンタクトホール４１０を充填するビッ
トラインコンタクトプラグを形成した後、ビットライン
コンタクトプラグに電気的に接続するビットラインを形
成する方法を採用することもできる。ビットライン４１
２の形成後、これを絶縁させるため第２層間絶縁膜４１
４が形成される。第２層間絶縁膜４１４は、例えばＢＰ
ＳＧ膜で形成できる。
ングしてトランジスタのソース領域４０６ａを露出させ
るコンタクトホール４１０を形成し、コンタクトホール
４１０及び第２層間絶縁膜４１４上にビットライン用導
電物質を形成する。続いて導電物質をパターニングして
ビットライン４１２を形成する。ビットライン４１２
は、例えば、タングステンで形成される。ここで、他の
方法、例えば、コンタクトホール４１０を充填するビッ
トラインコンタクトプラグを形成した後、ビットライン
コンタクトプラグに電気的に接続するビットラインを形
成する方法を採用することもできる。ビットライン４１
２の形成後、これを絶縁させるため第２層間絶縁膜４１
４が形成される。第２層間絶縁膜４１４は、例えばＢＰ
ＳＧ膜で形成できる。
【００２９】次いで、工程は強誘電体キャパシタ形成工
程に進む。この工程は図５に概略的に示されている。具
体的には、第２層間絶縁膜４１４及び第１層間絶縁膜４
０８をパターニングしてドレーン領域４０６ｂを露出さ
せるコンタクトホールを形成する。次いでコンタクトホ
ールを充填するように第２層間絶縁膜４１４上に導電物
質、例えばポリシリコンを形成する。次いで導電物質を
平坦化してキャパシタコンタクトプラグ４１６を形成す
る。ここで、導電物質及び第２層間絶縁膜の平坦化が同
時に進行される。即ち、第２層間絶縁膜の平坦化と同時
にコンタクトプラグ４１６が形成される。第２層間絶縁
膜４１４の平坦化は、後に強誘電体物質膜の良好な蒸着
特性、即ち均一な強誘電体物質膜の厚さを確保するため
に必要である。
程に進む。この工程は図５に概略的に示されている。具
体的には、第２層間絶縁膜４１４及び第１層間絶縁膜４
０８をパターニングしてドレーン領域４０６ｂを露出さ
せるコンタクトホールを形成する。次いでコンタクトホ
ールを充填するように第２層間絶縁膜４１４上に導電物
質、例えばポリシリコンを形成する。次いで導電物質を
平坦化してキャパシタコンタクトプラグ４１６を形成す
る。ここで、導電物質及び第２層間絶縁膜の平坦化が同
時に進行される。即ち、第２層間絶縁膜の平坦化と同時
にコンタクトプラグ４１６が形成される。第２層間絶縁
膜４１４の平坦化は、後に強誘電体物質膜の良好な蒸着
特性、即ち均一な強誘電体物質膜の厚さを確保するため
に必要である。
【００３０】強誘電体コンタクトプラグ４１６の形成
後、コンタクトプラグ４１６に電気的に接続する強誘電
体キャパシタ４２４が形成される。先ず、下部電極膜、
強誘電体及び上部電極膜が順次に形成され、コンタクト
プラグ４１６と電気的に接続するように上部電極膜、強
誘電体膜及び下部電極膜をパターニングして、セル単位
に分離された下部電極４１８，強誘電体膜４２０及び上
部電極４２２より成った強誘電体キャパシタ４２４を形
成する。下部電極４１８は、白金（Ｐｔ）等の伝導性金
属やイリジウム二酸化膜（ＩｒＯ２）等の伝導性を有す
る酸化物電極又はこれらの組み合わせからなる膜で形成
できる。強誘電体膜４２０は、ＰＺＴ，ＳＢＴ，ＢＬＴ
等の強誘電物質又はそれらの組み合わせからなる膜等で
形成される。例えば、ＰＺＴの場合、ゾルーゲル方法に
より蒸着した後、熱処理を通じて形成することができ
る。上部電極４２２は、イリジウム（Ｉｒ）、ルテニウ
ム（Ｒｕ）、白金等の伝導性金属や、イリジウム二酸化
膜等の伝導性酸化物電極又はこれらの組み合わせからな
る膜で形成できる。
後、コンタクトプラグ４１６に電気的に接続する強誘電
体キャパシタ４２４が形成される。先ず、下部電極膜、
強誘電体及び上部電極膜が順次に形成され、コンタクト
プラグ４１６と電気的に接続するように上部電極膜、強
誘電体膜及び下部電極膜をパターニングして、セル単位
に分離された下部電極４１８，強誘電体膜４２０及び上
部電極４２２より成った強誘電体キャパシタ４２４を形
成する。下部電極４１８は、白金（Ｐｔ）等の伝導性金
属やイリジウム二酸化膜（ＩｒＯ２）等の伝導性を有す
る酸化物電極又はこれらの組み合わせからなる膜で形成
できる。強誘電体膜４２０は、ＰＺＴ，ＳＢＴ，ＢＬＴ
等の強誘電物質又はそれらの組み合わせからなる膜等で
形成される。例えば、ＰＺＴの場合、ゾルーゲル方法に
より蒸着した後、熱処理を通じて形成することができ
る。上部電極４２２は、イリジウム（Ｉｒ）、ルテニウ
ム（Ｒｕ）、白金等の伝導性金属や、イリジウム二酸化
膜等の伝導性酸化物電極又はこれらの組み合わせからな
る膜で形成できる。
【００３１】次いで、図６を参照すると、セル単位に分
離された強誘電体キャパシタ４２４の形成後、第３層絶
縁膜４２６を形成する。第３層間絶縁膜４２６は、例え
ば、ドーピングされないガラス膜質（ＵＳＧ）（ｕｎｄ
ｏｐｅｄ ｓｉｌｉｃａｔｅｇｌａｓｓ）、リンドーピ
ングガラス膜質（ｐｈｏｓｐｈｏｒｏｕｓ ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ）、プラズマエンハンスドテトラエ
チルオルトガラス膜質（ｐｌａｓｍａ ｅｎｈａｎｃｅ
ｄ ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ
ｇｌａｓｓ）等で形成できる。又は、第３層間絶縁膜
４２６は、絶縁性を有する様々な種類の組み合わせから
なる膜を形成してもよい。 次いで、図７を参照すると、
従来とは違って、第３層間絶縁膜４２６内にヴィアホー
ルを形成せず、第３層間絶縁膜４２６に対して平坦化工
程を実施する。平坦化工程はエッチバック又は化学機械
的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐ
ｏｌｉｓｈｉｎｇ）等により実施でき、上部電極４２２
の上部が現れる時まで実施する。次いで平坦化工程を受
けた上部電極の上部を洗浄するためアルゴンスパッタリ
ング工程を実施して上部電極のコンタクト抵抗特性を向
上させる。
離された強誘電体キャパシタ４２４の形成後、第３層絶
縁膜４２６を形成する。第３層間絶縁膜４２６は、例え
ば、ドーピングされないガラス膜質（ＵＳＧ）（ｕｎｄ
ｏｐｅｄ ｓｉｌｉｃａｔｅｇｌａｓｓ）、リンドーピ
ングガラス膜質（ｐｈｏｓｐｈｏｒｏｕｓ ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ）、プラズマエンハンスドテトラエ
チルオルトガラス膜質（ｐｌａｓｍａ ｅｎｈａｎｃｅ
ｄ ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ
ｇｌａｓｓ）等で形成できる。又は、第３層間絶縁膜
４２６は、絶縁性を有する様々な種類の組み合わせから
なる膜を形成してもよい。 次いで、図７を参照すると、
従来とは違って、第３層間絶縁膜４２６内にヴィアホー
ルを形成せず、第３層間絶縁膜４２６に対して平坦化工
程を実施する。平坦化工程はエッチバック又は化学機械
的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐ
ｏｌｉｓｈｉｎｇ）等により実施でき、上部電極４２２
の上部が現れる時まで実施する。次いで平坦化工程を受
けた上部電極の上部を洗浄するためアルゴンスパッタリ
ング工程を実施して上部電極のコンタクト抵抗特性を向
上させる。
【００３２】次いで、図８を参照すると、露出された上
部電極４２２及び第３層間絶縁膜４２６上にプレートラ
イン用導電物質４２８が形成される。導電物質４２８
は、伝導性を有する物質であれば何でもよいが、電気伝
導性に優れたアルミニウムで形成されることが望まし
い。導電物質４２８をアルミニウムで形成する場合、ス
パッタリングにより形成することがさらに望ましい。ス
パッタリング方法は、高温リフロー工程が不要なので既
に形成された強誘電体膜の高温熱処理による特性劣化を
避けられる。従来は、ヴィアホールを形成したので、ア
ルミニウムでプレートラインを形成する場合、狭くて深
いヴィアホールを充填するためには蒸着及び高温リフロ
ー工程を実施する必要があり、これにより既に形成され
た強誘電体膜が熱処理により劣化する傾向があった。
部電極４２２及び第３層間絶縁膜４２６上にプレートラ
イン用導電物質４２８が形成される。導電物質４２８
は、伝導性を有する物質であれば何でもよいが、電気伝
導性に優れたアルミニウムで形成されることが望まし
い。導電物質４２８をアルミニウムで形成する場合、ス
パッタリングにより形成することがさらに望ましい。ス
パッタリング方法は、高温リフロー工程が不要なので既
に形成された強誘電体膜の高温熱処理による特性劣化を
避けられる。従来は、ヴィアホールを形成したので、ア
ルミニウムでプレートラインを形成する場合、狭くて深
いヴィアホールを充填するためには蒸着及び高温リフロ
ー工程を実施する必要があり、これにより既に形成され
た強誘電体膜が熱処理により劣化する傾向があった。
【００３３】次いで、図９に示されたように、導電物質
４２８をパターニングして露出された強誘電体上部電極
４２２に直接接触するプレートライン４３０を形成す
る。図９に示されたように上部電極４２２の全面がプレ
ートライン４３０と直接接するので、これらの間のコン
タクト抵抗を安定的に確保できる。
４２８をパターニングして露出された強誘電体上部電極
４２２に直接接触するプレートライン４３０を形成す
る。図９に示されたように上部電極４２２の全面がプレ
ートライン４３０と直接接するので、これらの間のコン
タクト抵抗を安定的に確保できる。
【００３４】次の工程は選択的なストリップライン工程
であり、この工程は図１０及び図１１に概略的に示され
ている。ストリップラインは、タングステンシリサイド
等で形成されるゲートライン、即ちワードラインの伝導
性を向上させるためワードラインに平行に形成する伝導
性ラインである。具体的には、図１０を参照すると、プ
レートライン４３０が形成された結果物上に金属間絶縁
膜（ＩＭＤ：ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒ
ｉｃ）４３２を形成する。例えば、金属間絶縁膜４３２
は、ＵＳＧ、ＰＳＧ、ＰＥ−ＴＥＯＳ等で形成できる。
金属間絶縁膜４３２，第３，第２及び第１層間絶縁膜の
所定部分をエッチングしてワードラインの所定部分を露
出させるホールを形成し、その後、ストリップライン用
導電物質、望ましくはアルミニウムを形成し、それをパ
ターニングしてプレートライン４３０と電気的に絶縁さ
れたストリップライン４３４を図１１に示されたように
形成する。
であり、この工程は図１０及び図１１に概略的に示され
ている。ストリップラインは、タングステンシリサイド
等で形成されるゲートライン、即ちワードラインの伝導
性を向上させるためワードラインに平行に形成する伝導
性ラインである。具体的には、図１０を参照すると、プ
レートライン４３０が形成された結果物上に金属間絶縁
膜（ＩＭＤ：ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒ
ｉｃ）４３２を形成する。例えば、金属間絶縁膜４３２
は、ＵＳＧ、ＰＳＧ、ＰＥ−ＴＥＯＳ等で形成できる。
金属間絶縁膜４３２，第３，第２及び第１層間絶縁膜の
所定部分をエッチングしてワードラインの所定部分を露
出させるホールを形成し、その後、ストリップライン用
導電物質、望ましくはアルミニウムを形成し、それをパ
ターニングしてプレートライン４３０と電気的に絶縁さ
れたストリップライン４３４を図１１に示されたように
形成する。
【００３５】前述した本発明の一実施形態によると、プ
レートライン４３０がコンタクトを通じず、強誘電体キ
ャパシタ上部電極４２２と直接接触して電気的に連結さ
れ、又上部電極４２２の上部全面がプレートライン４３
０に接する。従って、上部電極４２２及びプレートライ
ン４３０の間の安定的なコンタクト抵抗が確保できる。
レートライン４３０がコンタクトを通じず、強誘電体キ
ャパシタ上部電極４２２と直接接触して電気的に連結さ
れ、又上部電極４２２の上部全面がプレートライン４３
０に接する。従って、上部電極４２２及びプレートライ
ン４３０の間の安定的なコンタクト抵抗が確保できる。
【００３６】次いで、図１２乃至図１５を参照して本発
明の他の実施形態を説明する。図４乃至図１１に示され
た構成要素と同一の機能を有する構成要素に対しては同
一の参照番号を付し、これらに対する詳細な説明は略す
る。
明の他の実施形態を説明する。図４乃至図１１に示され
た構成要素と同一の機能を有する構成要素に対しては同
一の参照番号を付し、これらに対する詳細な説明は略す
る。
【００３７】本実施形態が前述した実施形態と異なる点
は、プレートラインとストリップライン形成の工程順序
を変更した点である。即ち、本実施形態においてはスト
リップラインがプレートラインより先に形成される。具
体的には、図面を参照して説明すると、先ず図１２に示
されたように、強誘電体キャパシタをセル単位に分離し
た後（図５参照）、コンフォーマルな絶縁膜４２５を形
成する。即ち、絶縁膜４２５は、第２層間絶縁膜４１４
及び強誘電体キャパシタ４２４により形成される表面輪
郭に沿ってコンフォーマルに形成される。
は、プレートラインとストリップライン形成の工程順序
を変更した点である。即ち、本実施形態においてはスト
リップラインがプレートラインより先に形成される。具
体的には、図面を参照して説明すると、先ず図１２に示
されたように、強誘電体キャパシタをセル単位に分離し
た後（図５参照）、コンフォーマルな絶縁膜４２５を形
成する。即ち、絶縁膜４２５は、第２層間絶縁膜４１４
及び強誘電体キャパシタ４２４により形成される表面輪
郭に沿ってコンフォーマルに形成される。
【００３８】次いで、図１３を参照すると、絶縁膜４２
５，第２及び第１層間絶縁膜の所定部分をエッチングし
てワードラインの所定部分を露出させるホールを形成
し、その後、ストリップライン用導電物質、望ましくは
アルミニウムを形成し、それをパターニングしてストリ
ップライン４３４を形成する。この際、ストリップライ
ン４３４の上部は強誘電体キャパシタの上部電極４２２
の上部より低く形成される。
５，第２及び第１層間絶縁膜の所定部分をエッチングし
てワードラインの所定部分を露出させるホールを形成
し、その後、ストリップライン用導電物質、望ましくは
アルミニウムを形成し、それをパターニングしてストリ
ップライン４３４を形成する。この際、ストリップライ
ン４３４の上部は強誘電体キャパシタの上部電極４２２
の上部より低く形成される。
【００３９】次いで、図１４を参照すると、ストリップ
ライン４３６及び絶縁膜４２５上にストリップライン４
３６を絶縁するための第３層間絶縁膜４２６を形成し、
強誘電体キャパシタ上部電極が現れる時まで平坦化工程
を進行する。
ライン４３６及び絶縁膜４２５上にストリップライン４
３６を絶縁するための第３層間絶縁膜４２６を形成し、
強誘電体キャパシタ上部電極が現れる時まで平坦化工程
を進行する。
【００４０】次いで、図１５に示されたように露出され
た上部電極４２２及び第３層間絶縁膜４２６上にプレー
トライン用導電物質４２８，例えば、電気伝導性に優れ
たアルミニウムを形成し、導電物質４２８をパターニン
グして、露出された強誘電体上部電極４２２に直接接触
するプレートライン４３０を形成する。図１５に示され
たように上部電極４２２の全面がプレートライン４３０
と直接接するので、これら間のコンタクト抵抗を安定的
に確保できる。従来と違って、プレートライン形成のた
めのヴィアホールパターニング工程が不要なので、ミス
アライメントによるプレートライン及びストリップライ
ンが電気的に連結されることが防止できる。
た上部電極４２２及び第３層間絶縁膜４２６上にプレー
トライン用導電物質４２８，例えば、電気伝導性に優れ
たアルミニウムを形成し、導電物質４２８をパターニン
グして、露出された強誘電体上部電極４２２に直接接触
するプレートライン４３０を形成する。図１５に示され
たように上部電極４２２の全面がプレートライン４３０
と直接接するので、これら間のコンタクト抵抗を安定的
に確保できる。従来と違って、プレートライン形成のた
めのヴィアホールパターニング工程が不要なので、ミス
アライメントによるプレートライン及びストリップライ
ンが電気的に連結されることが防止できる。
【００４１】望ましい実施形態に基づいて本発明が記述
されたが、本発明の範囲はここに限定されない。本発明
は、上記の実施形態の多様な変形及び類似した構成も含
む。例えば、強誘電体キャパシタがビットライン上部に
形成される構造についての実施形態を説明したが、強誘
電体キャパシタがビットラインの下部に形成される場合
にも本発明を適用できる。本発明は、例えば強誘電体上
部電極がプレートラインに連結されなければならない全
ての強誘電体記憶素子形成方法に適用できる。従って、
本発明の特許請求範囲の真の範囲及び思想は多様な変形
及び類似した構成を含むように最も広く解釈されなけれ
ばならない。
されたが、本発明の範囲はここに限定されない。本発明
は、上記の実施形態の多様な変形及び類似した構成も含
む。例えば、強誘電体キャパシタがビットライン上部に
形成される構造についての実施形態を説明したが、強誘
電体キャパシタがビットラインの下部に形成される場合
にも本発明を適用できる。本発明は、例えば強誘電体上
部電極がプレートラインに連結されなければならない全
ての強誘電体記憶素子形成方法に適用できる。従って、
本発明の特許請求範囲の真の範囲及び思想は多様な変形
及び類似した構成を含むように最も広く解釈されなけれ
ばならない。
【００４２】
【発明の効果】本発明によると、（上部電極上の絶縁膜
に形成されたコンタクトを介することなく）プレートラ
インが強誘電体に直接接触して電気的に連結されるの
で、例えば、不完全なヴィアホールの形成の問題や、ミ
スアライメントによるストリップラインとプレートライ
ンとの電気的連結現象等を防止することができる。
に形成されたコンタクトを介することなく）プレートラ
インが強誘電体に直接接触して電気的に連結されるの
で、例えば、不完全なヴィアホールの形成の問題や、ミ
スアライメントによるストリップラインとプレートライ
ンとの電気的連結現象等を防止することができる。
【００４３】又、強誘電体上部電極とプレートラインが
直接接触し、又上部電極の全面をプレートラインに接触
させることができるので、これらの間の安定的なコンタ
クト抵抗が確保できる。
直接接触し、又上部電極の全面をプレートラインに接触
させることができるので、これらの間の安定的なコンタ
クト抵抗が確保できる。
【００４４】又、ヴィアホールの形成が不要なため、プ
レートライン形成においてアルミニウムを高温リフロー
工程で形成しなくてもよく、したがって、強誘電体膜が
高温熱処理により劣化されることが防止できる。
レートライン形成においてアルミニウムを高温リフロー
工程で形成しなくてもよく、したがって、強誘電体膜が
高温熱処理により劣化されることが防止できる。
【図１】２Ｔ／２Ｃ強誘電体記憶素子の等価回路であ
る。
る。
【図２】１Ｔ／１Ｃ強誘電体記憶素子の等価回路であ
る。
る。
【図３】従来強誘電体記憶素子形成方法による強誘電体
キャパシタ及びプレートラインを概略的に示す半導体基
板の部分的な断面図である。
キャパシタ及びプレートラインを概略的に示す半導体基
板の部分的な断面図である。
【図４】、
【図５】、
【図６】、
【図７】、
【図８】、
【図９】、
【図１０】、
【図１１】本発明の一実施形態による強誘電体記憶素子
形成方法を工程順に示すための半導体基板の部分的な断
面図である。
形成方法を工程順に示すための半導体基板の部分的な断
面図である。
【図１２】、
【図１３】、
【図１４】、
【図１５】本発明の他の実施形態による強誘電体記憶素
子形成方法を工程順に示すための半導体基板の部分的な
断面図である。
子形成方法を工程順に示すための半導体基板の部分的な
断面図である。
４００ 半導体基板 ４０２ ゲート酸化膜 ４０４ ゲート電極 ４０６ａ ソース領域 ４０６ｂ ドレーン領域 ４０８ 第１層間絶縁膜 ４１０ ビットラインコンタクトプラグ ４１２ ビットライン ４１４ 第２層間絶縁膜 ４１６ 強誘電体コンタクプラグ ４１８ 下部電極 ４２０ 強誘電体膜 ４２２ 上部電極 ４２４ 強誘電体キャパシタ ４２６ 第３層間絶縁膜 ４２８ プレートライン用導電膜 ４３０ プレートライン ４３２ 金属間絶縁膜 ４３４ ストリップライン ４２５ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 FR02 FR03 JA14 JA15 JA35 JA36 JA38 JA43 KA19 MA00 MA06 MA18 NA08 PR39 PR40
Claims (11)
- 【請求項１】 半導体基板上に下部膜を形成する段階
と、 前記下部膜上に、前記下部膜の所定領域を通じて前記半
導体基板と電気的に接続する下部電極、強誘電体膜及び
上部電極を含んで構成される強誘電体キャパシタを形成
する段階と、 前記強誘電体キャパシタ及び前記下部膜上に上部膜を形
成する段階と、 前記強誘電体キャパシタの上部電極が露出される時まで
前記上部膜を平坦化エッチングする段階と、 前記強誘電体上部電極及び前記平坦化された上部膜上に
導電膜を形成する段階と、 前記導電膜をパターニングして前記強誘電体の上部電極
と直接接触するプレ−トラインを形成する段階とを含む
ことを特徴とする強誘電体記憶素子形成方法。 - 【請求項２】 前記下部膜を形成する段階は、 前記半導体基板上に、ゲート電極及びその両側のソース
／ドレーン領域を有するトランジスタを形成する段階
と、 前記トランジスタ上に第１層間絶縁膜を形成する段階
と、 前記第１層間絶縁膜上に、前記ドレーン領域に電気的に
連結されるビットラインを形成する段階と、 前記ビットライン及び第１層間絶縁膜上に第２層間絶縁
膜を形成する段階を含み、 前記強誘電体キャパシタの下部電極は、前記第２層間絶
縁膜及び前記第１層間絶縁膜内の所定領域に形成された
コンタクトプラグを通じて前記ドレーン領域と電気的に
連結されるように形成されることを特徴とする請求項１
に記載の強誘電体記憶素子形成方法。 - 【請求項３】 前記上部膜質上に金属間絶縁膜を形成す
る段階と、 前記金属間絶縁膜上に、前記ゲート電極の伝導性を向上
させるためにゲート電極に電気的に接続するストリップ
ラインを付加的に形成することを特徴とする請求項１に
記載の強誘電体記憶素子形成方法。 - 【請求項４】 前記上部膜質形成前に、前記強誘電体キ
ャパシタ及び前記第２層間絶縁膜により形成される表面
輪郭に沿ってコンフォーマルに絶縁膜を形成する段階
と、 前記強誘電体キャパシタの間の前記絶縁膜上に前記ゲー
ト電極の伝導性を向上させるためストリップラインを形
成する段階とを含み、 前記ストリップラインの上部は前記強誘電体キャパシタ
の上部より高さが低く形成されることを特徴とする請求
項１に記載の強誘電体記憶素子形成方法。 - 【請求項５】 前記上部膜質平坦化エッチング後、前記
強誘電体キャパシタの上部電極の表面を洗浄するためア
ルゴンスパッタリングを付加的に実施することを特徴と
する請求項１に記載の強誘電体記憶素子形成方法。 - 【請求項６】 半導体基板上にゲート電極及びその両側
のソース／ドレーン領域を有する少なくとも二個以上の
トランジスタを形成する段階と、 前記トランジスタ上に第１層間絶縁膜を形成する段階
と、 前記第１層間絶縁膜を貫通するビットラインコンタクト
プラグを通じて前記ソース領域と電気的に接続するビッ
トラインを前記第１層間絶縁膜上に形成する段階と、 前記ビットライン上に第２層間絶縁膜を形成する段階
と、 前記第２層間絶縁膜及び第１層間絶縁膜を貫通して前記
各ドレーン領域に電気的に接続する強誘電体コンタクト
プラグを各々形成する段階と、 前記強誘電体コンタクトプラグ及び前記第２層間絶縁膜
上に、下部電極、強誘電体膜及び上部電極を含んで構成
される強誘電体キャパシタを前記強誘電体コンタクトプ
ラグに電気的に接続するように各々形成する段階と、 前記強誘電体キャパシタ及び前記第２層間絶縁膜上に第
３層間絶縁膜を形成する段階と、 前記強誘電体キャパシタの上部電極が現れる時まで前記
第３層間絶縁膜を平坦化エッチングする段階と、 前記平坦化された第３層間絶縁膜及び前記強誘電体の上
部電極上にプレートライン用導電膜を形成する段階と、 前記導電膜をパターニングして前記強誘電体の上部電極
に直接接触するプレートラインを各々形成する段階とを
含むことを特徴とする強誘電体記憶素子形成方法。 - 【請求項７】 前記プレートライン及び前記平坦化され
た第３層間絶縁膜上に金属間絶縁膜を形成する段階と、 前記ゲート電極の伝導性を向上させるためストリップラ
インを前記第３層間絶縁膜上に形成する段階とを付加的
に含むことを特徴とする請求項６に記載の強誘電体記憶
素子形成方法。 - 【請求項８】 前記強誘電体キャパシタの形成後であっ
て前記第３層間絶縁膜形成前に、前記強誘電体キャパシ
タ及び前記平坦化された第２層間絶縁膜より成った表面
輪郭に沿って薄くコンフォーマルに絶縁膜を形成する段
階と、 前記ゲート電極の伝導性を向上させるために前記強誘電
体キャパシタの間の空間に形成された前記絶縁膜上にス
トリップラインを形成する段階とを付加的に含み、前記
ストリップラインの上部が前記強誘電体キャパシタの上
部より低く形成されることを特徴とする請求項６に記載
の強誘電体記憶素子形成方法。 - 【請求項９】 前記第３層間絶縁膜は、ＰＳＧ、ＵＳ
Ｇ、ＰＥ−ＴＥＯＳを含む酸化物絶縁膜又はこれらの組
み合わせからなる膜で形成されることを特徴とする請求
項６に記載の強誘電体記憶素子形成方法。 - 【請求項１０】 前記プレートラインはスパッタリング
方法によるアルミニウムで形成されることを特徴とする
請求項６に記載の強誘電体記憶素子形成方法。 - 【請求項１１】 前記第３層間絶縁膜平坦化以後、前記
強誘電体キャパシタの上部電極表面を洗浄するためアル
ゴンスパッタリングを付加的に実施することを特徴とす
る請求項６に記載の強誘電体記憶素子形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0005147A KR100395765B1 (ko) | 2001-02-02 | 2001-02-02 | 강유전체 기억 소자 및 그 형성 방법 |
| KR2001-005147 | 2001-02-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002289794A true JP2002289794A (ja) | 2002-10-04 |
| JP4159019B2 JP4159019B2 (ja) | 2008-10-01 |
Family
ID=19705275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002025709A Expired - Fee Related JP4159019B2 (ja) | 2001-02-02 | 2002-02-01 | 強誘電体記憶素子とその形成方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP4159019B2 (ja) |
| KR (1) | KR100395765B1 (ja) |
| TW (1) | TW519732B (ja) |
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| KR100481853B1 (ko) * | 2002-07-26 | 2005-04-11 | 삼성전자주식회사 | 확장된 플레이트 라인을 갖는 강유전체 메모리소자 및 그제조방법 |
| KR100893592B1 (ko) * | 2002-11-08 | 2009-04-17 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 제조방법 |
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- 2001-02-02 KR KR10-2001-0005147A patent/KR100395765B1/ko not_active IP Right Cessation
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| US6828611B2 (en) | 2004-12-07 |
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