KR20050067482A - 강유전체메모리소자의 스택 캐패시터 제조 방법 - Google Patents

강유전체메모리소자의 스택 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 하나의 마스크를 이용하여 한 번에 식각할 때 발생하는 펜스로 인해 초래되는 스택 캐패시터의 하부전극과 상부전극간 단락을 방지하는데 적합한 강유전체메모리소자의 캐패시터 제조 방법을 제공하기 위한 것으로, 하나의 마스크를 이용한 패터닝을 통해 하부전극, 강유전체막 및 상부전극의 순서로 스택되는 스택 캐패시터를 형성한 후, 패터닝시 스택 캐패시터의 측벽에 재증착된 펜스의 응집을 유도하기 위해 열처리(전기로 또는 급속가열장치에서 N2와 같은 환원성 분위기 또는 Ar과 같은 불활성 분위기와 300℃∼800℃의 온도에서 진행)를 진행하므로써, 펜스의 막연속성을 잃어버리게 하여 하부전극과 상부전극간 단락을 방지할 수 있는 효과가 있다.

Description

강유전체메모리소자의 스택 캐패시터 제조 방법{METHOD FOR MANUFACTURING STACK CAPACITOR IN FERROELECTRIC RANDOM ACCESS MEMORY}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
위와 같은 FeRAM에서 주로 사용되는 강유전체막으로는 BLT[(Bi1-xLax)4 Ti3O12], SBT[SrBi2Ta2O9], PZT[Pb(Zr1-xTix)O3 ]가 있고, 캐패시터의 상하부전극으로는 Pt, Ir, Ru 등의 귀금속막을 이용한다.
도 1은 종래 기술에 따른 FeRAM의 캐패시터 제조 방법을 간략히 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)이 형성하고, 반도체기판(11) 내에 트랜지스터의 소스/드레인과 같은 접합영역(13)을 형성한다.
다음에, 반도체 기판(11) 상부에 층간절연막(14)을 형성한 후, 층간절연막(14)을 식각하여 형성한 콘택홀(도시 생략)에 접합영역(13)과 연결되는 스토리지노드콘택(15)을 형성한다.
다음으로, 스토리지노드콘택(15) 상에 하부전극용 제1도전막, 강유전체막 및 상부전극용 제2도전막을 증착한다.
다음으로, 감광막을 이용한 마스크(19)를 식각배리어로 하여 제2도전막, 강유전체막 및 제1도전막을 식각하여 하부전극(16), 강유전체막(17) 및 상부전극(18)의 순서로 스택(stack)된 캐패시터를 형성한다.
상술한 종래 기술은 하나의 마스크(19)를 이용하여 상부전극(18), 강유전체막(17) 및 하부전극(16)을 한꺼번에 식각하여 스택 캐패시터를 형성하고 있다.
그러나, 종래 기술은 하부전극(16)으로 사용되는 금속막이 귀금속막(noble metal)이므로, 플라즈마를 이용한 건식식각을 적용하는 경우에는 스택 캐패시터의 양측벽에 펜스(fense, 20)가 부착되는 문제가 있다. 여기서, 펜스(20)는 마스크(19)를 이용한 하부전극(16) 식각시 스퍼터링(sputtering)에 의해 재증착된(redeposition) 귀금속물질이다.
이와 같은 펜스(20)는 하부전극(16)과 상부전극(18)간 단락(short)을 유발하여 캐패시터의 전기적 특성을 저하시키는 문제를 갖고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 하나의 마스크를 이용하여 한 번에 식각할 때 발생하는 펜스로 인해 초래되는 스택 캐패시터의 하부전극과 상부전극간 단락을 방지하는데 적합한 강유전체메모리소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 강유전체메모리소자의 캐패시터 제조 방법은 반도체 기판 상부에 제1도전막, 강유전체 물질 및 제2도전막을 차례로 형성하는 단계, 상기 제2도전막 상에 감광막을 이용한 마스크를 형성하는 단계, 상기 마스크를 식각배리어로 하여 상기 제2도전막, 강유전체물질 및 상기 제1도전막을 차례로 패터닝하여 하부전극, 강유전체막 및 상부전극의 순서로 스택되는 스택 캐패시터를 형성하는 단계, 상기 패터닝시 상기 스택 캐패시터의 측벽에 재증착된 펜스의 응집을 유도하기 위해 열처리를 진행하는 단계, 및 상기 마스크를 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 열처리는 전기로(Furnace) 또는 급속가열장치(Rapid Thermal Process)에서 N2와 같은 환원성 분위기 또는 Ar과 같은 불활성 분위기와 300℃∼800℃의 온도에서 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 강유전체 메모리소자의 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)에 소자간 분리를 위한 소자분리막(22)을 형성하여 활성영역을 정의하고, 반도체 기판(21)의 활성영역 내에 트랜지스터의 소스/드레인과 같은 접합영역(23)을 형성한다. 여기서, 접합영역(23)은 적절한 전도도를 가지도록 불순물이 주입된 것이다.
다음으로, 반도체 기판(21) 상부에 층간절연막(24)과 접착층(25)을 차례로 증착한다. 여기서, 층간절연막(24)은 TEOS, USG, PSG, BPSG 또는 HDP를 이용하거나 SOG(Spin On Glass)를 이용한다. 그리고, 접착층(25)은 하부전극과 층간절연막(24)간 접착력을 증대시켜 하부전극의 리프팅(lifting)을 방지하기 위해 도입한 것으로 Al2O3 또는 TiO2로 형성한다.
다음으로, 접착층(25)과 층간절연막(24)을 식각하여 접합영역(23)을 노출시키는 스토리지노드콘택홀(26)을 형성한다. 이와 같이, 접착층(25)까지 형성한 후에 스토리지노드콘택홀(26)을 형성하면, 스토리지노드콘택홀(26) 형성 및 후속 스토리지노드콘택플러그(27) 형성후에 접착층 증착, 마스크 및 식각을 진행하는 경우에 비해 공정이 단순해지고, 접착층의 마스크 및 식각시에 발생하는 과도식각(Over etch)을 방지할 수 있다.
다음으로, 스토리지노드콘택홀(26)에 매립되는 스토리지노드콘택플러그(27)를 형성한다. 여기서, 스토리지노드콘택플러그(27)는 티타늄나이트라이드(TiN)를 스토리지노드콘택홀(26)을 채울때까지 증착한 후 스토리지노드콘택홀(26)을 제외한 지역의 티타늄나이트라이드(TiN)를 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 제거하므로써 형성한 티타늄나이트라이드 플러그이다.
상기한 스토리지노드콘택플러그(27)은 티타늄나이트라이드 플러그외에도 폴리실리콘플러그 또는 텅스텐플러그도 적용 가능하며, 이때 폴리실리콘플러그 또는 텅스텐플러그 상부에 스토리지노드콘택플러그와 하부전극간 상호확산을 방지하기 위해 티타늄나이트라이드로 된 확산방지막(diffusion barrier)을 더 형성해줄 수 있다.
다음으로, 접착층(25)을 포함한 스토리지노드콘택플러그(27) 상에 하부전극이 될 제1도전막(28)을 증착한 후, 제1도전막(28) 상에 강유전체물질(29)과 상부전극이 될 제2도전막(30)을 차례로 증착한다.
여기서, 제1도전막(28)은 이리듐(Ir), 백금(Pt) 또는 루테늄(Ru) 중에서 선택된 귀금속막으로 형성하고, 강유전체물질(29)은 BLT, PZT 또는 SBT 중에서 선택되며, 제2도전막(30)은 이리듐산화막(IrO2), 이리듐(Ir), 루테늄(Ru), 루테늄산화막(RuO2) 또는 백금(Pt) 중에서 선택된다.
도 2b에 도시된 바와 같이, 제2도전막(30) 상에 스택 캐패시터를 형성하기 위한 마스크(31)를 형성한다. 이때, 마스크(31)는 감광막을 도포한 후 노광 및 현상으로 패터닝하여 형성한 것이다.
다음으로, 마스크(31)를 식각배리어로 이용하여 제2도전막(30), 강유전체물질(29) 및 제1도전막(28)을 한번에 식각하여 하부전극(28a), 강유전체막(29a) 및 상부전극(30a)의 순서로 스택된 스택 캐패시터를 형성한다.
위와 같이 마스크(31)를 이용하여 스택 캐패시터를 형성할 때, 여전히 스택 캐패시터의 양측벽에 재증착된 귀금속막들로 이루어진 펜스(32)가 부착되는 문제가 있다.
본 발명은 위와 같은 펜스(32)를 제거하기 위해 다음과 같은 방법을 이용한다.
도 2c에 도시된 바와 같이, 전기로(Furnace) 또는 급속가열장치(Rapid Thermal Process)에서 N2와 같은 환원성 분위기 또는 Ar과 같은 불활성 분위기와 300℃∼800℃의 온도에서 열처리한다.
상기한 열처리에 의해 귀금속막질의 펜스(32)는 응집(agglomeration)이 발생하여 막의 연속성을 잃어버린다. 즉, 연속성을 갖는 펜스(32)는 열처리시에 막이 서로 뭉치는 응집(32a, 32b)이 발생하고, 이로써 막의 연속성을 잃어버리면서 잘게 잘라지는 형태가 된다.
한편, 열처리시에 귀금속막질로 형성된 하부전극(28a)과 상부전극(30a)도 일부 응집이 발생될 수 있으나, 상부전극(30a)의 표면에서는 상부에 마스크(31)가 존재하기 때문에 응집되는 것을 억제해주고, 하부전극(28a)의 측면과 상부전극(30a)의 측면은 측벽에 존재하는 펜스(32)의 응집이 먼저 일어나므로 하부전극(28a)과 상부전극(30a)의 측면이 응집되는 것이 방지된다.
위와 같은 열처리를 통해 펜스(32)를 응집(32a, 32b)시켜 막연속성을 잃게 하므로써 하부전극(28a)과 상부전극(30a)간 단락을 방지한다.
도 2d에 도시된 바와 같이, 마스크(31)을 제거한다. 이때, 마스크(31) 제거시에 응집(32a, 32b)된 재증착 귀금속막들이 제거된다.
한편, 마스크(31) 제거후에도 응집(32a, 32b)된 재증착 귀금속막들이 제거되지 않고 잔류한다고 하더라도, 잔류하는 응집들(32a, 32b)이 불연속적으로 존재하기 때문에 하부전극(28a)과 상부전극(30a)간 단락이 방지된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 스택 캐패시터의 패터닝시에 발생하는 펜스를 응집시켜 막연속성을 잃어버리게 하므로써 상부전극과 하부전극간 단락을 방지하여 강유전체메모리소자의 캐패시터의 전기적 특성을 향상시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따른 FeRAM의 캐패시터 제조 방법을 간략히 도시한 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 강유전체 메모리소자의 캐패시터 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 접합영역 24 : 층간절연막
25 : 접착층 26 : 스토리지노드콘택홀
27 : 스토리지노드콘택플러그 28a : 하부전극
29a : 강유전체막 30a : 상부전극
31 : 마스크

Claims (6)

  1. 반도체 기판 상부에 제1도전막, 강유전체 물질 및 제2도전막을 차례로 형성하는 단계;
    상기 제2도전막 상에 감광막을 이용한 마스크를 형성하는 단계;
    상기 마스크를 식각배리어로 하여 상기 제2도전막, 강유전체물질 및 상기 제1도전막을 차례로 패터닝하여 하부전극, 강유전체막 및 상부전극의 순서로 스택되는 스택 캐패시터를 형성하는 단계;
    상기 패터닝시 상기 스택 캐패시터의 측벽에 재증착된 펜스의 응집을 유도하기 위해 열처리를 진행하는 단계; 및
    상기 마스크를 제거하는 단계
    를 포함하는 강유전체 메모리 소자의 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 제1도전막은 이리듐(Ir), 백금(Pt) 또는 루테늄(Ru) 중에서 선택된 귀금속막으로 형성하고, 상기 펜스는 상기 귀금속막으로 된 제1도전막의 패터닝시에 재증착된 것임을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 열처리는,
    전기로 또는 급속가열장치에서 진행하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조 방법.
  4. 제3항에 있어서,
    상기 열처리는,
    환원성 분위기 또는 불활성 분위기와 300℃∼800℃의 온도에서 진행하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조 방법.
  5. 제4항에 있어서,
    상기 환원성 분위기는,
    질소가스 분위기를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조 방법.
  6. 제4항에 있어서,
    상기 불활성 분위기는,
    아르곤가스 분위기를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조 방법.
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