TW519732B - Ferroelectric memory device and method for fabricating the same - Google Patents
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Description
本案請求韓國專利申請案第2001-05147號，申請曰2〇〇1年2 月2日足優先申請權，該案内容以引用全文方式併入本 文。 t明範疇 本發明係、有關—種半導體裝置及其製法，特別係有關鐵 電記憶裝置及其製法。 1明背景 半寸把忑丨思裝置可分成二類，揮發性記憶裝置以及非揮 n己fe裝置。非揮發性記憶裝置即使於電源中斷時仍可 維持儲存等資料。非揮發性記憶裝置包括㈣ 帶、磁碟等。 他万面，當電源中斷時揮發性記憶裝置喪失儲存的資 料。揮發性記憶裝置包括8細(靜態隨機存取記憶體）以及 DRAM(動態隨機存取記憶體）。雖然DRA職置可經由一個 電晶體以及-個電容器(1T/1C)記憶胞排列而高度集成， 但其需要定期更新操作俾維持儲存的資料。 十t i當鐵電材料形成於頂電極間時可使用DRAM構造的 弘令W兄fe胞。此乃FRAM(鐵電隨機存取記憶體）記憶裝 置°FRAM裝置之_著優點為非揮發性特性，該非揮發性特 性係經由鐵電電容器包括一對電容器電極且有鐵電材料介 =電容器㈣間達成。FRAM裝置有二種不同的穩定極化 :極化,¾、可以極化對施加電壓作圖畫出的磁滞回路定 義、。二種極化態係根據施加電壓方向顛倒，而顛倒極話態 於施加電壓中斷時仍然維持。 519732
FRAM裝置類似快閃記憶體為非揮發性，可使用低於$伏 的低電壓（快閃記憶體為約丨8至2 2伏）程式規劃，存取時 間少於4 0毫微秒（快閃記憶體約為數微秒），以及就實質 上播限次的謂寫週期而言為強勁，超過i E丨2週期（快閃記 憶體為約1E5至1E6週期）。FRam也消耗強低電力且具 有幅射硬度。 圖1及2各別為2丁/2(：記憶胞以及1丁/1(：記憶胞的相當 電路。2T/2C記憶胞使用二個電晶體及二個電容器俾儲存 一種資料態，以及1 T /1 C記憶胞使用一個電晶體及一個電 各斋。2 T / 2 C鐵電記憶裝置1 〇包括一個第一電晶體τ !車禺 合第一鐵電電容器CF1以及一個第二電晶體丁2摘合至 第二鐵電電容器CF2。第一及第二鐵電電容器儲存互補極 化態而定義單一資料態。板線PL耦合至鐵電電容器CF f 及CF2 —側且係平行於字元線wl，字元線WL係耦合至 一個電晶體T 1及T 2的閘極。互補位元線b l及B L，係耦合 至二個電晶體T 1及T 2 —邊。 他方面’ 1 T /1 C鐵電兄憶裝置2 0包括一個電晶體τ及一 個鐵電電4斋C F耦合至電晶體T之一端（源極區/汲極區之 一）。一條字元線WL耦合至電晶體T之一個閘極，以及一 條位元線B L係耦合至電晶體T之另一端（源極區/汲極區之 另一者），以及各別板線PL係耦合至鐵電電容器CF之頂 電極。 __ 如相當電路顯示’於鐵電記憶裝置，電脈衝施加至頂電 極用於資料讀寫操作，以及用於此項目的形成板線，故其 透過通孔電連接至頂電極。圖3示意顯示習知鐵電記彳音、裝 ___ -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) -- 519732 五
、發明説明L :由:照圖3說明習知鐵電記憶裝置之製法。接觸插塞搬 巴緣看300形成。雖然圖中未顯示，但接觸插塞搬係 電晶體源極區/汲極區之一。鐵電電容器CF係形 =緣層上’電連接至接觸插塞搬。鐵電電容器a 、下包極304、鐵電薄膜3〇6以及上電極3_成。另—$ =層3_成於鐵電電容器〇上以及絕緣層龜。板 形成於另一絕緣層職，電連接至上電極3〇8:= ^1’板線314係經由下列步驟製成，圖樣化另一絕緣層 训而形成暴露上電極308的通孔312，沉積板綠導電材料於 裝 絕緣層3H)而填補通孔312，以及圖樣化沉積的導電材 料而形成板線314。 但’隨著半導體記憶裝置的變成高度集成，通孔需且有 不斷縮小的孔徑，而鐵電電容器上方的另一絕緣層須形成 為厚層。結果’頂電極於板線間的互連的光姓刻處理變成 極為困難。例如’須藉蚀刻處理打開貫穿厚絕緣層的又深 而孔徑又小的通孔。如此，通孔可能開啟不完全。此外， 當形成條線俾改良字元線的導電性時，條線與板線間可能 於通孔處理過程於未對準的情況下出現電橋。此外，隨著 通孔孔徑的不斷縮小，板線與頂電極間的接觸面積縮小程 度大，故其間無法獲得可靠的接觸電阻。 發明概要 因此，本發明係有關提供一種鐵電記憶裝置及其製法， 其可保證本發明之板線與頂電極間獲得可靠接觸電阻。 本發明之另一目的係提供一種可防止條線與板線間出現 本紙張尺度適财s國家標平(CNS) μ規格(21GX297公爱) -6 - 519732 A7
較佳 成0 上方材料層係由PSG、USG、PE-TE〇s或其組合形 板線可為任一種 無須通孔製程，導 鍍法優於鋁沉積比 佳。 導電材料，較佳為鋁製成。由於本發明 電材料係直接沉積於頂電極上，故鋁濺 需要高溫加熱處理的鋁再流方法為更 根據本發明之目的提供鐵電記憶裝置。鐵電記憶裝 :::材料層於導電基板上；下電極、鐵電薄膜以 極I成鐵電電容H，以此種順序沉積於下方材料層上；上 =料層打電極上及鐵電電容器側壁；以及板線 觸鐵電電容器頂電極。 接 較佳’鐵電記憶裝置進一步包含條線俾改良閘極導泰 ，生。-個具體實施例中，條線係設置於板線上。換士之私 2屬間絕緣層係設置於板線上以及上方材料層1;二及茫 ^系設置於金屬間絕緣層上。另_具體實施例中，條線係 欲至於上方材料層且高度比鐵電電容器更低。 “ 下方材料層係由第一層間絕緣層及第二層間絕緣 曰“。此時，鐵電記憶裝置進一步包含電晶體形成於 -層間絕緣層以及半導體基板上；以及位元線係形成於第 一層間絕緣層上。電晶體係由閘極絕緣層於半導體基板 上’閘極於閘極絕緣層上，以及源極區/沒極區於 基板之閘極外側組成。位元線I電連接至源極區/汲極； I一；鐵電電容器之下電極係電連接至源極區m 另一者。 較佳，上方材料材料層係由PSG'USG、PETE0^t其組入 五、 發明説明 (6 製成。 ::本發明，板緣直接接觸鐵電電容器頂電極而無需透 接觸。換言之，介於板線與頂電極間並無絕緣層。 極全體表面直接接觸板、線，因而獲得其間可靠的 =且。此外，其製法無需通孔製程，包括沉積絕緣體 二：極’經由光罐圖樣化沉積絕緣體。如此，可簡 J法’而可防止絲刻法關聯的問題，例如通孔開口 不充全以及板線與條線間出現電橋。 星A之簡單 經由參照附圖對熟諳技藝人士將了解本 附圖中： ~ ^ 圖1為2T/2C鐵電記憶裝置之相當電路。 圖2為1T/1C鐵電記憶裝置之相當電路。 圖3為習知鐵電記憶裝置之剖面圖。 圖4至Η為根據本發明之—具體實施例於製造鐵電記憶 裝置万法之選定階段時半導體基板之剖面圖。 圖12至15為根據本發明之另_具體實施例於製造鐵電紀 憶裝置方法之選定階㈣半導體基板之剖㈣。 。 叙鱼•具體實施例之詳細tn 現在參照附圖更完整說明本發明，附圖顯示本發明之較 佳具體實施例。但本發明可以不_同形式具體表現而非視^ 圓限於此處列舉的特定具體實施例。反而知道具體實施例 係讓本揭不内容更徹底明瞭且將更完整傳遞本發明之 給業界人士。附圖巾，各層及各區厚度誇張以求清晰。a附 二 9 :297公爱7
本紙張尺度適用中國國家標準(CNS) A4規格(2G 519732 A7 B7 五、發明説明（7 ) 圖中，各層及各區厚度誇張以求清晰。也需了解當層被稱 做為於另一層或基板「上方」時，該層可直接位於另一層 或基板上方、也可存在於有中間層。 本發明係有關鐵電記憶裝置及其製法。板線直接接觸鐵 電電容器頂電極而無需透過接線，因而確保其間有可靠接 觸電阻。 圖4至1 1為根據本發明之一具體實施例於製造鐵電記憶 裝置方法之選定階段時半導體基板之剖面圖。 — 現在參照圖4，主動區係透過裝置隔離法定義於半導體 基板400。進行習知CMOSFET處理俾形成電晶體於半導體基 板。電晶體係由閘極以及半導體基板400上於閘極以外的 源極區/汲極區組成。閘極係藉閘極絕緣層而與半導體基 板400絕緣。特別，裝置隔離處理後，閘極絕緣層402形成 於半導體基板400上。閘極導電層形成於閘極氧化物層402 上以及然後圖樣化可形成多個閘極（閘線）。圖中，為求簡 明僅顯示二個閘極404。閘極404可由多晶矽、鎢、矽化鎢 或其組合製成。閘極404做為字元線。形成閘極404後，進 行習知離子植入處理俾形成源極區/汲極區406a及406b於半 導體基板400於閘極404外側，因而完成電晶體。 其次，具有平坦頂面之第一層間絕緣層408形成於電晶 體上以及半導體基板400上。篆一層間絕緣層408可由 BPSG(硼磷矽酸鹽玻璃）層製成。第一層間絕緣層408經圖 樣化而形成位元線接觸孔410暴露源極區/汲極區之一 406。 位元線導電層沉積於第一層間絕緣層408上俾填補位元線 -10- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 519732 A7 B7 五、發明説明（8 ) 接觸孔410。隨後，位元線導電層經圖樣化而形成位元線 412。另外，於形成接觸孔410後，填補接觸孔的位元線接 觸插塞可被形成，以及然後形成位元線俾電連接至位元線 接觸插塞。位元線412可由鎢製成。於製成位元線412後， 第二層間絕緣層414形成位元線412上以及第一層間絕緣層 408上。例如，第二層間絕緣層414可由BPSG層製成。 其次之製程順序係形成鐵電電容器，示意顯示於圖5。 參照圖5，第二層間絕緣層414以及第一層間絕緣層408經ΪΤ 樣化而形成電容器接觸孔，暴露出源區/汲區之另一者 406b。導電材料例如多晶矽沉積於第二層間絕緣層414以及 接觸孔，然後平面化而形成電容器接觸插塞416。此時， 同時執行導電材料及第二層間絕緣層於平面化。’換言之， 電容器接觸插塞416的形成係於第二層間絕緣層414的平面 化同時。第二層間絕緣層414平面化提供表面地形適合用 於隨後之介電質薄膜沉積，如此獲得已知鐵電薄膜厚度。 於形成電容器接觸插塞416後，形成鐵電電容器424，鐵 電電容器424電連接至接觸插塞416。特別，下電極層、鐵 電層及上電極層循序形成於第二層間絕緣層414包括接觸 插塞416上。沉積之各層經圖樣化而形成由下電極418、鐵 電薄膜420、及上電極422組成的鐵電電容器424。鐵電電容 器之下電極418係電連接至接觸楚_塞416。下電極418可由導 電金屬如始、導電氧化物電極例如二氧化銀或其組合製 成。鐵電薄膜420可由PZT、SBT、BLT或其組合製成。例如 PZT可藉溶膠-凝膠方法沉積前驅物料然後退火沉積的材料 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 519732 A7 B7 五、發明説明（9 ) 成。上電極422可由導電金屬如銥、釕及鉑、導電氧化物電 極例如二氧化銥或其組合製成。 現在參照圖6，於形成鐵電電容器424後，第三層間絕緣 層426形成於鐵電電容器424上以及第二層間絕緣層414上。 第三層間絕緣層426可由USG(未經摻雜的矽酸鹽玻璃）、 PSG(磷矽酸鹽玻璃）以及PE-TEOS(電漿加強式原矽酸四乙酯 玻璃）製成。此外，可使用不同絕緣層的組合。 裝 參照圖7，於第三層間絕緣層426施行平面化處理至頂電 極422暴露為止。如此，頂電極422頂面的高度係與第三層 間絕緣層426高度相等。平面化處理可藉CMP或回蝕進行。 於平面化處理後，可進一步進行氬氣濺鍍俾清潔頂電極422 表面，藉此改良接觸電阻特性。 線 參照圖8，板線導電層428形成於暴露頂電極422上以及第 三層間絕緣層426上。板線導電層4 2 8可選自任何導電材 料，較佳為鋁。當選用鋁時，由於下方結構地形平坦，故 可有利地採用濺鍍技術。如此，由於不必進行又深又窄的 通孔處理，故可避免再流過程的高溫處理。但，於習知方 法，由於於鐵電電容器頂電極上形成的絕緣體形成又深又 窄的通孔，故進行鋁沉積以及隨後的高溫退火俾改良填補 特性。如此，於習知方法，於高溫退火期間原先已經形成 的鐵電薄膜可能變性。 ^ 現在參照圖9，沉積的板線導電層428經圖樣化而形成板 線430。結果，板線430直接接觸頂電極422。 其次，處理順序為選擇性之條線處理且示意顯示於圖1 0 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 519732 A7 B7 五、發明説明（10 ) 及1 1。形成條線俾改良閘線，換言之，字元線的導電性且 平行於閘線。更特別，參照圖1 0，金屬間絕緣層432形成 於結果所得之板線430上方。舉例言之，USG、PSG、PE-TEOS 等可使用金屬間絕緣層432。金屬間絕緣層432、第三、第 二及第一層間絕緣層經圖樣化而形成孔，該孔暴露出閘線 的選定部份；及然後導電材料如鋁經沉積及圖樣化而形成 條線430，如圖1 1所示。由圖1 1可知，條線430沉積於鐵電 電容器424上。 — 裝 但，條線可形成於鐵電電容器424下方，該方法示意顯示 於圖1 2至1 5。於圖1 2至1 5，功能如圖4至1 1所示的相同 部份標示以相同的參考編號而刪除其說明。現在參照圖 1 2，形成圖5所示鐵電電容器後，等形絕緣層425形成於鐵 電電容器上以及第二層間絕緣層414上。 線 其次，參照圖1 3，等形絕緣層425以及第二及第一層間 絕緣層經圖樣化而形成孔暴露出閘線的選定部份。然後， 導電材料經沉積及圖樣化而形成條線434。此時，條線434 頂面南度係低於鐵電電答器南度。 參照圖1 4，第三層間絕緣層426形成於鐵電電容器、條 線436及等形絕緣層425上。然後第三層間絕緣層426經平面 化至頂電極422暴露為止。 參照圖1 5，導電材料428沉積今第三層間絕緣層426上以 及頂電極422上，然後經圖樣化而形成板線430。本例中， 可避免板線與條線間形成電橋。 如前述，板線直接接觸頂電極，其間的接觸面積比較習 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 519732 A7 B7 五、發明説明（11 ) 知通孔接觸孔結構增加 ，如此可確保獲得板線與頂電極間 可靠的接觸電組。如此，其製法無須需要沉積後絕緣層的 通孔方法、需要形成又深又窄的通孔之光蝕刻方法以及鋁 沉積時的高溫再流處理。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
Claims (1)
- 519732 ABCD 七、申請專利範圍 1. ·一種形成鐵電記憶裝置之方法，該方法包含： 形成下方材料層於半導體基板上； 形成鐵電電容器於半導體基板上，該鐵電電容器係由 下電極、鐵電薄膜及上電極製成，且係經由下方材料層 的選定部份電連接至半導體基板的選定部份； 形成上方材料層於鐵電電容器頂電極上以及下方材料 層上； 平面化上方材料層直至頂電極暴露為止； — 形成導電層於暴露的頂電極層上以及平面化上方材料 層上；以及 經由圖樣化導電層，形成板線直接接觸頂電極。 2. 如申請專利範圍第1項之方法，其中該形成下方材料層 之步驟包含： 形成電晶體於半導體基板上，該電晶體係由閘極電極 於半導體基板上以及源極區/汲極區於半導體基板閘極 電極外側形成； 形成第一絕緣層於電晶體上以及半導體基板上； 形成位元線於第一絕緣層上，該位元線係經由第一絕 緣層電連接至源極區/汲極區之一；以及 形成第二絕緣層於位元線上以及第一絕緣層上； 其中’鐵電電容器之下電極_係經由第一及第二絕緣層 而電連接至源極區/汲極區之另一者。 3. 如申請專利範圍第2項之方法，其進一步包含·· 形成金屬間絕緣層於板線上及平面化上方材料層上； -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂 線申請專利範以及 形成條線於金屬 性。 4·如申請專利範圍第2 料層步驟前包含： 間絕緣層上俾改良閣極電極之導電 項 < 万法，其進一步於形成上方材 及 形成保形料層於鐵„容器上及下方材科層 上；以 T成條線於保形絕緣層上俾改“ …其:條線頂面高度係低於鐵電電容器頂面高： .:’5“利範圍第1項之方法，其進-步包含於上方材 科層平面化步驟後，進行氬㈣鍍俾清潔鐵電電容器頂 6. 一種鐵電記憶裝置，其包含： 一半導體基板； 一層下方材料層形成於半導體基板上； 一個鐵電電容器形成於下方材料層上，該鐵電電容器 係由下甩極、鐵電薄膜及上電極組成’以及下電極係經 由形成於下方材料層的接觸插塞而電連接至半導體基板 選定部份； & 1 一層上方材料層形成於下方材料層上以及鐵電電容器 側壁上；以及 —* — 一條板線係直接接觸上電極頂面。 7·如申請專利範圍第6項之鐵電記憶裝置，其進一步包 含： -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 519732 A B c D 六、申請專利範圍 一層金屬間絕緣層於板線上以及上方材料層上；以及 一條條線形成於金屬間絕緣層上。 8.如申請專利範圍第6項之鐵電記憶裝置，其進一步包 含： 一條條線於上方材料層。 9·如申請專利範圍第6項之鐵電記憶裝置，其中該板線係 精〉賤鍵技術而由铭製成。 10·如申請專利範圍第6項之鐵電記憶裝置，其中該上方衬 料層係由PSG，USG，PE-TEOS或其組合製成。 11.如申請專利範圍第6項之鐵電記憶裝置，其中該下方材 料層係由第一層間絕緣層以及第二層間絕緣層製成， 其中進一步包含： 一個電晶體形成於第一層間絕緣層内及半導體基板 上；以及 一條位元線於第二層間絕緣層上， 其中，該電晶體係由於半導體基板上閘極絕緣層、於 閘極絕緣層上的閘極電極、以及於半導體基板位在閘極 私極外側的源極區/汲極區組成；以及位元線係電連接 至源極區/汲極區之一，以及鐵電電容器之下電極係電 連接至源極區/汲極區之另一者。 -17-
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |