JP2010199290A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】強誘電体キャパシタの強誘電体膜の上面および上部電極の上面が平坦であり、かつ、強誘電体キャパシタの分極状態を低電圧で変化させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板と、半導体基板上に設けられた複数のトランジスタと、複数のトランジスタを被覆する層間絶縁膜と、層間絶縁膜上に設けられ、下部電極と上部電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタとを備え、強誘電体膜は、Ｐｂ_ｘ（Ｚｒ_ｙ，Ｔｉ_{（１−ｙ）}）Ｏ_３（以下、ＰＺＴ）（ｘ、ｙは正数）からなり、その表面に突出部を有し、突出部の下にある前記強誘電体膜の底部の鉛濃度は、ＰＺＴの化学量論的組成の鉛濃度よりも高く、かつ、強誘電体膜の表面のＰＺＴの鉛濃度は、ＰＺＴの化学量論的組成の鉛濃度以下である。
【選択図】図２

Description

本発明は、半導体記憶装置およびその製造方法に関する。

近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体記憶装置（ＦｅＲＡＭ（Ferro-electric Random Access Memory）が注目されている。強誘電体キャパシタでは、インプリントというデータ保持期間中に、内部電界によりキャパシタ界面に電荷が滞留する。これは、強誘電体キャパシタの分極特性のヒステリシスをシフトさせる原因となる。この問題に対処するために、ＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法を用いてＰＺＴ膜を堆積することによって、強誘電体膜内の低密度領域を低減することが提案されている。これにより、インプリントによる信頼性劣化が改善された。

しかし、ＭＯ−ＣＶＤ法によってＰＺＴ膜を成膜すると、鉛（Ｐｂ）量の多いＰＴＯやＰＺＴなどをシード層としてＰＺＴの結晶が成長する。このため、凹凸がＰＺＴ膜の表面に顕著に現れるという問題がある。例えば、鉛量の多いシード層を用いると、ウィスカが発生し、このウィスカを核にＰＺＴの結晶が成長する。この場合、ＰＺＴの堆積膜厚の２倍もある大きな突出部が強誘電体膜上にランダムに発生してしまうこともある。

鉛の含有量が多いシード層を無くしてＰＺＴ膜の表面をほぼ平坦にすることができる。しかし、シード層は、ＰＺＴの分極核を発生させる部分であり、分極核によって低電圧でＰＺＴ膜の分極状態を変化させることができる。従って、シード層を無くすと、低電圧でＰＺＴ膜の分極状態を変化させることが困難になるという問題が生じる。

特開平７−３８００４号公報

強誘電体キャパシタの強誘電体膜の上面および上部電極の上面の凹凸が従来より少なく、かつ、強誘電体キャパシタの分極状態を低電圧で変化させることができる半導体記憶装置およびその製造方法を提供する。

本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた複数のトランジスタと、前記複数のトランジスタを被覆する層間絶縁膜と、前記層間絶縁膜上に設けられ、下部電極と上部電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタとを備え、
前記強誘電体膜は、Ｐｂ_ｘ（Ｚｒ_ｙ，Ｔｉ_{（１−ｙ）}）Ｏ_３（以下、ＰＺＴ）（ｘ、ｙは正数）からなり、その表面に突出部を有し、
前記突出部の下にある前記強誘電体膜の底部の鉛濃度は、ＰＺＴの化学量論的組成の鉛濃度よりも高く、かつ、
前記強誘電体膜の表面のＰＺＴの鉛濃度は、前記突出部の鉛濃度より少ないことを特徴とする。

本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた複数のトランジスタと、前記複数のトランジスタを被覆する層間絶縁膜と、前記層間絶縁膜上に設けられ、下部電極と上部電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタとを備え、
前記強誘電体膜は、Ｐｂ_ｘ（Ｚｒ_ｙ，Ｔｉ_{（１−ｙ）}）Ｏ_３（以下、ＰＺＴ）（ｘ、ｙは正数）からなり、その表面に突出部を有し、
鉛濃度をＣ_Ｐｂとし、ジルコニウム濃度をＣ_Ｚｒとした場合、
前記突出部の下にある前記強誘電体膜の底部のＣ_Ｚｒ／（Ｃ_Ｐｂ＋Ｃ_Ｚｒ）は、前記強誘電体膜の表面のＰＺＴのそれよりも小さく、
前記突出部の下にある前記強誘電体膜の底部のＰＺＴの組成は、前記強誘電体膜の平坦部の下にある該強誘電体膜の底部のＰＺＴの組成と異なることを特徴とする。

本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上に複数のトランジスタを形成し、
前記複数のトランジスタを被覆する層間絶縁膜を形成し、
前記層間絶縁膜の上方に下部電極を形成し、
表面に突出部を有する第１のＰｂ_ｘ（Ｚｒ_ｙ，Ｔｉ_{（１−ｙ）}）Ｏ_３（以下、ＰＺＴ）（ｘ、ｙは正数）膜を前記下部電極上に形成し、
前記突出部の一部が前記下部電極上に残るように、前記第1のＰＺＴ膜をエッチングバックし、
前記第1のＰＺＴ膜の突出部および前記下部電極上に第２のＰＺＴ膜を形成し、
前記第２のＰＺＴ膜上に上部電極を形成し、
前記上部電極、前記第２のＰＺＴ膜、前記第１のＰＺＴ膜、および、前記下部電極をパターニングすることによって、強誘電体キャパシタを形成することを具備する。

本発明に係る実施形態に従った半導体記憶装置は、下部電極と上部電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタを備えた半導体記憶装置の製造方法であって、
半導体基板上に複数のトランジスタを形成し、
前記複数のトランジスタを被覆する層間絶縁膜を形成し、
前記層間絶縁膜の上方に下部電極を形成し、
第１のＰｂ_ｘ（Ｚｒ_ｙ，Ｔｉ_{（１−ｙ）}）Ｏ_３（以下、ＰＺＴ）（ｘ、ｙは正数）膜を前記下部電極上に形成し、
各強誘電体キャパシタの中央部に前記第１のＰＺＴ膜が残るように前記第１のＰＺＴ膜をパターニングし、
前記第１のＰＺＴ膜および前記下部電極上に第２のＰＺＴ膜を形成し、
前記第２のＰＺＴ膜上に上部電極を形成し、
前記上部電極、前記第２のＰＺＴ膜、および、前記下部電極をパターニングすることによって、強誘電体キャパシタを形成することを具備する。

本発明による半導体記憶装置およびその製造方法は、強誘電体キャパシタの強誘電体膜の上面および上部電極の上面の凹凸が従来より小さく、かつ、強誘電体キャパシタの分極状態を低電圧で変化させることができる。

本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す回路図。 第１の実施形態による強誘電体メモリのカラム方向に沿った断面図。 第１の実施形態による強誘電体メモリのロウ方向に沿った断面図。 第１の実施形態による強誘電体メモリの製造方法を示す断面図。 図４に続く、強誘電体メモリの製造方法を示す断面図。 図５に続く、強誘電体メモリの製造方法を示す断面図。 図６に続く、強誘電体メモリの製造方法を示す断面図。 第２の実施形態による強誘電体メモリの構成を示す断面図。 第２の実施形態による強誘電体メモリの構成を示す断面図。 第２の実施形態による強誘電体メモリの製造方法を示す断面図。 図１０に続く、強誘電体メモリの製造方法を示す断面図。 図１１に続く、強誘電体メモリの製造方法を示す断面図。 図１２に続く、強誘電体メモリの製造方法を示す断面図。 図１３に続く、強誘電体メモリの製造方法を示す断面図。 第３の実施形態に従った強誘電体メモリの製造方法を示す断面図。 図１５に続く、強誘電体メモリの製造方法を示す断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、ＴＣ並列ユニット直列接続型強誘電体メモリである。ＴＣ並列ユニット直列接続型強誘電体メモリは、セルトランジスタＣＴのソース−ドレイン間に強誘電体キャパシタＦＣの両端をそれぞれ接続し、これをユニットセル（メモリセルＭＣ）とし、このユニットセル（メモリセルＭＣ）を複数直列に接続した強誘電体メモリである。

本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬｉ（ｉは整数）と、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線ＢＬ、ｂＢＬと、ロウ方向へ延伸する複数のプレート線ＰＬと、ブロック選択部ＢＳＰとを備える。

１つのメモリセルＭＣは、バイナリデータあるいはマルチビットデータを強誘電体キャパシタに記憶する。メモリセルＭＣは、ワード線ＷＬｉとビット線ＢＬ、ｂＢＬとの交点に対応して設けられている。各ワード線ＷＬｉは、ロウ方向に配列するセルトランジスタＣＴのゲートに接続され、あるいは、ゲート電極Ｇとしても機能している。各ビット線ＢＬ、ｂＢＬは、カラム方向に配列するセルトランジスタＣＴのソースまたはドレインに接続されている。

強誘電体メモリは、互いに並列に接続された強誘電体キャパシタＦＣおよびセルトランジスタＴＣを含むメモリセルＭＣが複数個直列に接続されて構成されたセルブロックＣＢを複数備えている。セルブロックＣＢの一端は、ブロック選択部ＢＳＰの一端に接続されている。セルブロックＣＢの他端はプレート線ＰＬに接続されている。ブロック選択部ＢＳＰの他端は、それぞれビット線ＢＬまたはｂＢＬに接続されている。即ち、ビット線ＢＬ、ｂＢＬは、それぞれブロック選択部ＢＳＰを介してセルブロックＣＢに接続されている。

ブロック選択部ＢＳＰは、エンハンスメント型トランジスタＴＳＥとデプレーション型トランジスタＴＳＤとを含む。エンハンスメント型トランジスタＴＳＥおよびデプレーション型トランジスタＴＳＤは、ブロック選択線ＢＳ０またはＢＳ１によって制御される。これにより、ブロック選択部ＢＳＰは、ビット線対ＢＬまたはｂＢＬの一方を選択的にビット線ＢＬまたはｂＢＬに接続することができる。

センスアンプＳＡがビット線対ＢＬ、ｂＢＬに接続されている。センスアンプＳＡは、データ読出し時に、ビット線対ＢＬ、ｂＢＬに伝播するメモリセルからのデータを検出する。また、センスアンプＳＡは、データ書込み時にビット線対ＢＬ、ｂＢＬに電圧を印加し、メモリセルＭＣにデータを書き込むことができる。尚、本実施形態は、１Ｔ１Ｃモードまたは２Ｔ２Ｃモードのいずれで動作してもよい。

図２は、第１の実施形態による強誘電体メモリのカラム方向に沿った断面図である。図３は、第１の実施形態による強誘電体メモリのロウ方向に沿った断面図である。図２において、隣接する２つのメモリセルＭＣの接続関係が示されている。図３は、図２の３−３線に沿った断面図に相当する。

複数のセルトランジスタＣＴがシリコン基板１０上に形成されている。セルトランジスタＣＴのソースＳまたはドレインＤ上、および、ゲート電極Ｇの側面および上面には、第１の層間絶縁膜ＩＬＤ１が設けられている。第１および第２の電極プラグＰＬＧ１およびＰＬＧ２は、それぞれ第１の層間絶縁膜ＩＬＤ１を貫通してセルトランジスタＣＴのソースＳまたはドレインＤのいずれかに接続されている。

金属プラグ２０が第１の電極プラグＰＬＧ１上に形成されている。導電性の水素バリア膜３０が金属プラグ２０の上に設けられている。下部電極ＬＥが水素バリア膜３０の上に設けられている。下部電極ＬＥは、水素バリア膜３０、金属プラグ２０を介して第１の電極プラグＰＬＧ１に電気的に接続されている。強誘電体膜ＦＥが下部電極ＬＥ上に設けられている。上部電極ＵＥが強誘電体膜ＦＥ上に設けられている。上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥが強誘電体キャパシタＦＣを構成する。

強誘電体キャパシタＦＣの上面の一部および側面は、絶縁性の水素バリア膜４０によって被覆されている。第２の層間絶縁膜ＩＬＤ２は、水素バリア膜４０上に堆積されている。水素バリア膜４０は、水素バリア膜および絶縁膜を含む積層膜でもよい。第２の層間絶縁膜ＩＬＤ２および水素バリア膜４０は、順テーパー状に形成された強誘電体キャパシタＦＣの側面に沿って形成されている。

強誘電体キャパシタＦＣの底面は水素バリア膜３０に被覆されており、強誘電体キャパシタＦＣの上面および側面は水素バリア膜４０によって被覆されている。よって、強誘電体キャパシタＦＣの製造後に強誘電体キャパシタＦＣに水素が侵入することを抑制することができる。

ローカル配線ＬＩＣは、第３の電極プラグＰＬＧ３よび第４の電極プラグＰＬＧ４に接続されている。ローカル配線ＬＩＣは、第４の電極プラグＰＬＧ４の両側においてカラム方向に隣接する２つの強誘電体キャパシタＦＣの上部電極ＵＥを、第３の電極プラグを介して互いに接続する。さらに、ローカル配線ＬＩＣは、第４の電極プラグＰＬＧ４を介して第２の電極プラグＰＬＧ２に電気的に接続される。これにより、この２つの強誘電体キャパシタＦＣの上部電極ＵＥは、第３の電極プラグＰＬＧ３、第４の電極プラグＰＬＧ４、金属プラグ２０および第２の電極プラグＰＬＧ２を介してセルトランジスタＣＴのソースＳまたはドレインＤに接続される。

ローカル配線ＬＩＣは、第２の層間絶縁膜ＩＬＤ２および水素バリア膜４０によって強誘電体膜ＦＥおよび下部電極ＬＥから電気的に絶縁されている。

一方、第１の電極プラグＰＬＧ１上においてカラム方向に隣接する２つの強誘電体キャパシタＦＣの下部電極ＬＥは、ともに第１の電極プラグＰＬＧ１に接続されている。さらに、この２つの強誘電体キャパシタＦＣの下部電極ＬＥは、第１の電極プラグＰＬＧ１を介してセルトランジスタＣＴのドレインＤまたはソースＳに接続される。

このように、強誘電体キャパシタＦＣおよびセルトランジスタＣＴは、それぞれ並列に接続されメモリセルＭＣを成す。カラム方向に配列された複数のメモリセルＭＣは、第１の電極プラグＰＬＧ１、第２の電極プラグＰＬＧ２およびローカル配線ＬＩＣによって直列に接続され、セルブロックＣＢを成す。

第３の層間絶縁膜ＩＬＤ３、ビット線ＢＬ、配線等がローカル配線ＬＩＣの上方に堆積される。

ここで、第１の実施形態では、強誘電体膜ＦＥは、Ｐｂ_ｘ（Ｚｒ_ｙ，Ｔｉ_{（１−ｙ）}）Ｏ_３（以下、ＰＺＴ）（ｘ、ｙは正数）からなる。強誘電体膜ＦＥの表面には、突出部５１が設けられている。突出部５１の下にある強誘電体膜ＦＥの底部には、シード層となる突出部５０が設けられている。突出部５０は、下部電極ＬＥ上に形成されている。突出部５０および５１は、強誘電体膜ＦＥの一部であり、両方ともＰＺＴで形成されている。しかし、突出部５０の鉛（Ｐｂ）濃度は、ＰＺＴの化学量論的組成の鉛濃度よりも高く、かつ、突出部５１の鉛濃度よりも高い。さらに、突出部５１の鉛濃度は、ＰＺＴの化学量論的組成の鉛濃度またはそれ以下に設定されている。

例えば、鉛濃度をＣ_Ｐｂとし、ジルコニウム濃度をＣ_Ｚｒとした場合、突出部５１の下の強誘電体膜ＦＥの底部にある突出部５０のＣ_Ｐｂ／（Ｃ_Ｐｂ＋Ｃ_Ｚｒ）は、強誘電体膜ＦＥの表面にある突出部５１のＰＺＴのそれよりも大きい。また、突出部５１の下の強誘電体膜ＦＥの底部にある突出部５０のＰＺＴの化学組成は、突出部５１以外の強誘電体膜ＦＥの平坦部の下にある強誘電体膜ＦＥの底部のＰＺＴの化学組成と異なる。つまり、突出部５１のＰＺＴの化学組成は、その他の部分のＰＺＴの化学組成と異なる。本実施形態では、突出部５０のＰＺＴの鉛濃度は、その他の部分のＰＺＴの鉛濃度よりも高い。

強誘電体膜ＦＥの底部にある突出部５０におけるＰＺＴの鉛濃度は、ＰＺＴの化学量論的組成の鉛濃度よりも高い。よって、突出部５０の部分は凹凸が激しくなるが、突出部５０は強誘電体膜ＦＥの分極核として機能する。一方、突出部５０以外の強誘電体膜ＦＥの鉛濃度は突出部５０の鉛濃度以下である。このため、突出部５０以外の強誘電体膜ＦＥは、分極核が生成しにくいが、表面が平坦に形成され得る。これにより、本実施形態は、強誘電体膜ＦＥの上面および上部電極ＵＥの上面を従来よりも平坦にし、かつ、強誘電体キャパシタの分極状態を低電圧で変化させることができる。

分極核となる突出部５０は、１つのメモリセルＭＣの強誘電体膜ＦＥに対して１〜数個ずつ形成されている。突出部５０に伴い突出部５１が強誘電体膜ＦＥの表面に形成される。しかし、突出部５０以外の強誘電体膜ＦＥは、下部電極ＬＥの平坦面から成長する。従って、突出部５１以外の領域では、強誘電体膜ＦＥの表面は平坦に形成される。突出部５１の高さは、強誘電体膜ＦＥの膜厚の１／２より小さいことが好ましい。

図４（Ａ）から図７（Ｂ）は、第１の実施形態による強誘電体メモリの製造方法を示す断面図である。これらの図の（Ａ）は図３に示す断面に相当し、（Ｂ）は図４に示す断面に相当する。まず、図５（Ａ）および図５（Ｂ）に示すように、半導体基板１０の表面にセルトランジスタＣＴを形成する。このとき、配線抵抗を低下させるために、ゲート電極Ｇ、ソースＳ、ドレインＤ上にシリサイド層４１を形成してよい。半導体基板１０は、例えば、シリコン基板である。

次に、ＬＰ‐ＣＶＤ（Low Pressure-CVD）法またはプラズマＣＶＤ法を用いて、第１の層間絶縁膜ＩＬＤ１をゲート電極Ｇ、ソースＳおよびドレインＤ上に堆積する。第１の層間絶縁膜ＩＬＤ１は、例えば、ＢＰＳＧ膜またはＴＥＯＳ膜、あるいは、それらの積層膜である。次に、ＣＭＰ（Chemical Mechanical Polishing）を用いて、第１の層間絶縁膜ＩＬＤ１を平坦化する。次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、カラム方向に隣接するゲート電極Ｇ間に、ソースＳまたはドレインＤに達するコンタクトホールを形成する。

次に、ＭＯ‐ＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて、コンタクトホール内にＴｉ（チタン）またはＴｉＮとＷ（タングステン）との金属積層膜を堆積する。さらに、ＣＭＰ法を用いて、この金属積層膜を平坦化することによって、第１の電極プラグＰＬＧ１および第２の電極プラグＰＬＧ２が形成される。このように、コンタクトホールに金属プラグを埋め込む方法をダマシン法という。尚、この時点では、強誘電体キャパシタＦＣはまだ形成されていないので、ＭＯ−ＣＶＤ法を用いても水素による強誘電体膜ＦＥの劣化は生じない。

同様にダマシン法を用いて、金属プラグ２０を第１および第２の金属プラグＰＬＧ１およびＰＬＧ２の上に形成する。第２の金属プラグＰＬＧ２上に水素バリア膜３０を形成する。

次に、スパッタ法を用いて、ＴｉＡｌＮまたはＩｒからなる下部電極ＬＥの材料をバリア膜３０上に堆積する。

次に、スパッタ法またはＭＯ−ＣＶＤ法を用いて、強誘電体膜ＦＥとして化学量論的組成のＰＺＴよりも鉛濃度の高い第１のＰＺＴ膜４８を下部電極ＬＥの材料上に堆積する。この鉛リッチな第１のＰＺＴ膜４８がシード層であり、後に突出部５０（分極核）となる。第１のＰＺＴ膜４８の鉛濃度は、化学量論的組成のＰＺＴのそれよりも高い。このとき、第１のＰＺＴ膜４８の表面は粗く、小さい突出部（図示せず）が第１のＰＺＴ膜４８の表面にある。第１のＰＺＴ膜４８の膜厚は、例えば、５ｎｍ〜２０ｎｍである。引き続き、同一工程でほぼ化学量論的組成を有するダミーＰＺＴ膜４９をＰＺＴ膜４８上に堆積する。ＰＺＴ膜４８および４９の総膜厚は、例えば、４０ｎｍ〜１００ｎｍである。ＰＺＴ膜４９は、４０ｎｍ〜２００ｎｍのグレインを有する。このとき、ダミーＰＺＴ膜４９の表面は、第１のＰＺＴ膜４８の表面よりも粗くなり、第１のＰＺＴ膜４８の表面上の突出部よりも大きな突出部４６が形成される。ダミーＰＺＴ膜４９上の突出部４６の高さは、例えば、ＰＺＴ膜４８および４９の総膜厚の２５％〜５０％である。

次に、塩素系ガスを用いて、ダミーＰＺＴ膜４９および第１のＰＺＴ膜４８を連続してエッチングバックする。これにより、図５（Ａ）および図５（Ｂ）に示すように、下部電極ＬＥの材料上に分極核としての突出部５０を残す。突出部５０は、ダミーＰＺＴ膜４９上の突出部４６よりも小さくする。即ち、突出部４６の先端部のみを突出部５０として下部電極ＬＥ上に残す。突出部５０の高さは、例えば、５０ｎｍ未満である。突出部５０は、第１のＰＺＴ膜４８からなる。隣接する突出部５０間には、平坦な下部電極ＬＥが現れている。尚、図面では突出部分および突出部５０は整然と配列されているが、実際には、突出部分および突出部５０は無秩序に形成される。また、ダミーＰＺＴ膜４９のエッチングバックによって、ＰＺＴ膜４８も或る程度エッチングバックされる。このとき、突出部分が間引かれてもよい。突出部５０は、１つのメモリセルＭＣに対して１〜３個程度残ればよい。逆に、突出部５０は突出部４６よりも小さければよく、ダミーＰＺＴ膜４９が多少残存していても構わない。

次に、図６（Ａ）および図６（Ｂ）に示すように、スパッタ法、ＭＯ−ＣＶＤ法またはゾルゲル法を用いて、シード層のない化学量論的組成の第２のＰＺＴ膜４７を、下部電極ＬＥおよび突出部５０上に堆積する。第２のＰＺＴ膜４７の膜厚は、例えば、５０ｎｍ〜１００ｎｍである。このとき、第２のＰＺＴ膜４７は、突出部５０および平坦な下部電極ＬＥから成長する。よって、第２のＰＺＴ膜４７は、突出部５０の上方において、突出部５１を有するものの、第２のＰＺＴ膜４７は、その他の下部電極ＬＥの上方において平坦に形成される。

突出部５０を小さくすることによって、第２のＰＺＴ膜４７の平坦部分を広くすることができる。例えば、堆積膜厚の半分以下の高さに分極核の高さを調整するのが望ましい。例えば、第２のＰＺＴ膜４７の堆積膜厚が１００ｎｍ、第１のＰＺＴ膜４８の膜厚が５０ｎｍ、第１のＰＺＴ膜４８のグレインサイズが５０ｎｍ〜１００ｎｍとした場合、５０ｎｍのエッチバックによって、突出部５０の高さを約２０ｎｍに抑制することができる。

次に、スパッタ法を用いて、ＩｒＯ_２膜等の上部電極ＵＥの材料を第２のＰＺＴ膜４７上に堆積する。プラズマＣＶＤ法を用いて、ＴＥＯＳ膜等のマスク材（図示せず）を上部電極ＵＥの材料上に堆積する。突出部５０に伴い、上部電極ＵＥの材料およびマスク材にも突出部が形成される。しかし、第２のＰＺＴ膜４７の表面は、従来よりも平坦部が広いため、上部電極ＵＥの材料およびマスク材も比較的平坦に形成される。

次に、マスク材を強誘電体キャパシタＦＣのパターンに形成する。マスク材をマスクとして用いてＲＩＥで、上部電極ＵＥの材料、強誘電体膜ＦＥ（ＰＺＴ膜４７、５０、５１）および下部電極ＬＥを加工する。これにより、図７（Ａ）および図７（Ｂ）に示すように、強誘電体キャパシタＦＣが形成される。上部電極ＵＥの表面が従来よりも平坦に形成されているため、ＲＩＥを用いても、複数の強誘電体キャパシタＦＣの平面サイズがほぼ等しくなる。特に、上部電極ＵＥの端部が平坦であることが強誘電体キャパシタＦＣの平面サイズのばらつきを抑制するために重要である。上部電極ＵＥの上面の高さが強誘電体キャパシタＦＣごとに変化している場合、上部電極ＵＥの端部でのエッチング量が強誘電体キャパシタＦＣごとに異なるからである。

その後、図２および図３に示すように、水素バリア膜４０を強誘電体キャパシタＦＣの上面および側面に堆積する。さらに、第２の層間絶縁膜ＩＬＤ２を水素バリア膜４０上に堆積する。第２の層間絶縁膜ＩＬＤ２の平坦化後、第２の層間絶縁膜ＩＬＤ２に第３のプラグＰＬＧ３および第４のプラグＰＬＧ４を形成する。第２の層間絶縁膜ＩＬＤ２、第３のプラグＰＬＧ３および第４のプラグＰＬＧ４上にローカル配線ＬＩＣを形成する。さらに、第３の層間絶縁膜、ビット線ＢＬ、配線等を形成することによって、第１の実施形態による強誘電体メモリが完成する。

第１の実施形態によれば、上部電極極ＵＥおよび強誘電体膜ＦＥの表面は、突出部を有するものの、従来よりも平坦である。よって、強誘電体キャパシタＦＣの平面上の面積のばらつきを抑制することができる。

突出部５１の下にある強誘電体膜ＦＥの底部には、シード層となる突出部５０が設けられている。突出部５０は鉛含有量が多いため、分極核として機能する。

従って、第１の実施形態は、強誘電体キャパシタＦＣ間においてデータ“１”と“０”との信号差のばらつきが小さく、かつ、強誘電体キャパシタＦＣの分極状態を低電圧で変化させることができる。

（第２の実施形態）
図８および図９は、第２の実施形態による強誘電体メモリの構成を示す断面図である。第２の実施形態では、下部電極ＬＥの中央部に突出部１５０、１５１が形成されている。突出部１５０、１５１に伴い、強誘電体膜ＦＥおよび上部電極ＵＥの中央部が突出している。突出部１５０、１５１は、各メモリセルＭＣに１つずつ設けられ、各メモリセルＭＣにおいて形状が揃っている。突出部１５０、１５１の高さは、強誘電体膜ＦＥの膜厚の１／２以下に設定する。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。

強誘電体膜ＦＥは、ＰＺＴからなる。突出部１５０の鉛（Ｐｂ）濃度は、ＰＺＴの化学量論的組成の鉛濃度よりも高く、かつ、突出部１５１の鉛濃度よりも高い。さらに、突出部１５１の鉛濃度は、ＰＺＴの化学量論的組成の鉛濃度またはそれ以下に設定されている。突出部１５０の化学組成は、第１の実施形態の突出部５０と同様でよい。突出部１５１の化学組成は、図４（Ａ）に示すダミーＰＺＴ膜４９と同様でよい。突出部５０は鉛含有量が多いため、分極核の生成が早い核生成中心として機能する。

また、強誘電体膜ＦＥおよび上部電極ＵＥは、突出部１５０、１５１以外の端部において平坦である。よって、強誘電体キャパシタＦＣの平面上の面積のばらつきを抑制することができる。これにより、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。

図１０（Ａ）から図１４（Ｂ）は、第２の実施形態による強誘電体メモリの製造方法を示す断面図である。まず、図４（Ａ）および図４（Ｂ）に示す構造を得る。このとき、第１のＰＺＴ膜１４８およびダミーＰＺＴ膜１４９は、それぞれ第１のＰＺＴ膜４８およびダミーＰＺＴ膜４９と同じ材料でよい。第１のＰＺＴ膜１４８および１４９の総膜厚は、例えば、１０ｎｍ〜４０ｎｍである。

次に、図１０（Ａ）および図１０（Ｂ）に示すように、突出部１５０、１５１の形成領域のＰＺＴ膜１４９上にマスク材１６５を形成する。尚、第２の実施形態において、ＰＺＴ１４９の表面は、図４に示すＰＺＴ４９のように凸凹状であってもよく、あるいは、平坦化されていてもよい。

次に、マスク材１６５をマスクとして用いて、ＰＺＴ膜１４８および１４９を塩素系エッチングガスで加工する。これにより、図１１（Ａ）および図１１（Ｂ）に示すように、突出部１５０および１５１が下部電極ＬＥ上に形成される。突出部１５０および１５１の高さは、例えば、ＰＺＴ膜１４８および１４９の総膜厚の２５〜５０％にする。

尚、マスク材１６５がフォトレジストである場合、第１のＰＺＴ膜１４８、１４９が汚染されるおそれがある。従って、ＰＺＴ膜１４９上に３〜８ｎｍの厚みのアルミナ膜（図示せず）を堆積し、アルミナ膜の上にレジストを塗布することが考えられる。この場合、ＰＺＴ膜１４８、１４９の加工後、レジストおよびアルミナ膜を除去する。

次に、図１２（Ａ）および図１２（Ｂ）に示すように、ＭＯ−ＣＶＤ法を用いて、シード層のない化学量論的組成の第２のＰＺＴ膜１４７を、下部電極ＬＥおよび突出部１５０、１５１上に堆積する。第２のＰＺＴ膜１４７の化学組成は、第１の実施形態における第２のＰＺＴ膜４７のそれと同様でよい。第２のＰＺＴ膜１４７の膜厚は、例えば、５０ｎｍ〜１００ｎｍである。このとき、第２のＰＺＴ膜１４７は、突出部１５０、１５１および平坦な下部電極ＬＥから成長する。よって、第２のＰＺＴ膜１４７は、突出部１５０、１５１の上方において突出するものの、第２のＰＺＴ膜１４７は、突出部１５０、１５１以外の下部電極ＬＥ上において平坦に形成される。

次に、図１３（Ａ）および図１３（Ｂ）に示すように、上部電極ＵＥの材料をＰＺＴ膜１４７上に堆積する。マスク材１６６を上部電極ＵＥの材料上に堆積する。さらに、フォトレジスト１６７をマスク材１６６上に塗布する。フォトレジスト１６７は、強誘電体キャパシタＦＣのパターンに形成される。

次に、フォトレジスト１６７をマスクとして用いて、マスク材１６６を加工する。その後、フォトレジスト１６７およびマスク材１６６をマスクとして用いて、上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥをＲＩＥでエッチングする。これにより、図１４（Ａ）および図１４（Ｂ）に示す構造が得られる。このとき、図１４（Ａ）および図１４（Ｂ）では、マスク材１６６は残存しているが、マスク材１６６は無くてもよい。

その後、水素バリア膜４０、層間絶縁膜ＩＬＤ２、第３の電極プラグＰＬＧ３、第４の電極プラグＰＬＧ４、ローカル配線ＬＩＣ等を第１の実施形態と同様に形成することによって、第２の実施形態による強誘電体メモリが完成する。

第２の実施形態では、突出部１５０、１５１をリソグラフィ技術およびエッチング技術で形成している。よって、突出部１５０、１５１を強誘電体キャパシタＦＣのそれぞれに対して１つずつ確実に設けることができる。尚且つ、突出部１５０、１５１を強誘電体キャパシタＦＣの中央部分に確実に配置することができる。これにより、分極核を有し、かつ、端部の平坦な強誘電体キャパシタＦＣを確実に形成することができる。

（第３の実施形態）
図１５（Ａ）から図１６（Ｂ）は、第３の実施形態に従った強誘電体メモリの製造方法を示す断面図である。第３の実施形態によって形成される強誘電体メモリは、第１の実施形態による強誘電体メモリのいずれであってもよい。

第３の実施形態における下部電極ＬＥの形成までの工程は、第１の実施形態の製造方法と同様である。

次に、図１５（Ａ）および図１５（Ｂ）に示すように、ＭＯ−ＣＶＤ法を用いて、強誘電体膜ＦＥとして化学量論的組成のＰＺＴよりも鉛濃度の高い第１のＰＺＴ膜４８を下部電極ＬＥの材料上に堆積する。第１のＰＺＴ膜４８（シード層）のＰｂ濃度が化学両論的組成を有するＰＺＴのＰｂ濃度より多いので、ＰｂＯによるウィスカ２００が発生する。一般に、第１のＰＺＴ膜４８の膜厚を数ｎｍとすると、ウィスカ２００の長さは約数十ｎｍとなる。ウィスカ２００の発生密度は非常に小さいが、ウィスカ２００は、第２のＰＺＴ膜４７を堆積したときに、第２のＰＺＴ膜４７の堆積膜厚の約２倍の太さに成長する。これにより、強誘電体キャパシタＦＣの加工に支障を来たし、下部電極ＬＥ間のショートの原因となる。例えば、メモリ容量が６４M以上の微細な強誘電体メモリでは、数十から数百個の下部電極間ショートが発生し得る。この場合、強誘電体メモリは不良となる。

第３の実施形態では、数nm〜数十nmの膜厚の第１のＰＺＴ膜４８を堆積した後、塩素系ガスによるＲＩＥを用いて、第１のＰＺＴ膜４８を、その膜厚の半分ほどエッチングバックする。ウィスカ２００は、ＲＩＥのスパッタリング効果によって極めて短時間にエッチングされる。ウィスカ２００のエッチングは、アルゴン逆スパッタ法でもよい。アルゴン逆スパッタ法は、化学反応による生成物の残留を心配する必要が無い。

一方、第１のＰＺＴ膜４８上の突出部は、ウィスカ２００をエッチングする程度の極めて短時間のエッチングでは除去されず、残存する。これにより、ウィスカ２００のみを除去することができる。

その後、第１の実施形態と同様に、ダミーＰＺＴ膜４９、第２のＰＺＴ膜４７等を用いて、第１の実施形態と同様の構成を有する強誘電体メモリを形成する。第３の実施形態により製造された強誘電体メモリは、第１の実施形態と同様の効果を有する。さらに、第３の実施形態は、強誘電体キャパシタＦＣ間のショートを抑制することによって強誘電体メモリの歩留まり向上に役立つ。

第３の実施形態は、第２の実施形態に適用することができる。この場合、第１のＰＺＴ膜１４８上のウィスカ２００を上記方法を用いてエッチングすればよい。

上記実施形態において、第１のＰＺＴ膜４８、１４８は、鉛濃度の高いＰＺＴで構成されていた。代替的に、第１のＰＺＴ膜４８、１４８の鉛濃度を一定に維持したまま、それらのジルコニウム濃度を低減してもよい。例えば、図２に示す突出部５０のジルコニウム（Ｚｒ）濃度は、ＰＺＴの化学量論的組成のジルコニウム濃度よりも低く、かつ、突出部５１のジルコニウム濃度よりも低い。さらに、突出部５１のジルコニウム濃度は、ＰＺＴの化学量論的組成のジルコニウム濃度またはそれ以上に設定されている。

換言すると、鉛濃度をＣ_Ｐｂとし、ジルコニウム濃度をＣ_Ｚｒとした場合、突出部５１の下の強誘電体膜ＦＥの底部にある突出部５０のＣ_Ｚｒ／（Ｃ_Ｐｂ＋Ｃ_Ｚｒ）は、強誘電体膜ＦＥの表面にある突出部５１のＰＺＴのそれよりも小さい。さらに、突出部５１の下にある強誘電体膜ＦＥの底部のＰＺＴの組成は、強誘電体膜ＦＥの平坦部の下にある該強誘電体膜ＦＥの底部のＰＺＴの組成と異なる。つまり、突出部５０のＰＺＴのジルコニウム濃度は、その他の部分のＰＺＴのジルコニウム濃度よりも低い。例えば、突出部５０のＰＺＴは、Ｐｂ_ｘＴｉ_{（１−ｙ）}Ｏ_３からなる。

このような構成であっても、上記実施形態の効果を得ることができる。

１０…シリコン基板、ＣＴ…セルトランジスタ、ＩＬＤ１〜ＩＬＤ３…層間絶縁膜、ＰＬＧ１〜ＰＬＧ４…電極プラグ、ＦＣ…強誘電体キャパシタ、ＦＥ…強誘電体膜、ＬＥ…下部電極、ＵＥ…上部電極、ＦＥ…強誘電体膜、５０、５１…突出部、３０、４０…水素バリア膜、ＬＩＣ…ローカル配線

Claims (5)

1. 半導体基板と、
   前記半導体基板上に設けられた複数のトランジスタと、
   前記複数のトランジスタを被覆する層間絶縁膜と、
   前記層間絶縁膜上に設けられ、下部電極と上部電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタとを備え、
   前記強誘電体膜は、Ｐｂ_ｘ（Ｚｒ_ｙ，Ｔｉ_{（１−ｙ）}）Ｏ_３（以下、ＰＺＴ）（ｘ、ｙは正数）からなり、その表面に突出部を有し、
   前記突出部の下にある前記強誘電体膜の底部の鉛濃度は、ＰＺＴの化学量論的組成の鉛濃度よりも高く、かつ、
   前記強誘電体膜の表面のＰＺＴの鉛濃度は、前記突出部の鉛濃度以下であることを特徴とする半導体記憶装置。
2. 鉛濃度をＣ_Ｐｂとし、ジルコニウム濃度をＣ_Ｚｒとした場合、
   前記突出部の下にある前記強誘電体膜の底部のＣ_Ｐｂ／（Ｃ_Ｐｂ＋Ｃ_Ｚｒ）は、前記強誘電体膜の表面のＰＺＴのそれよりも大きく、
   前記突出部の下にある前記強誘電体膜の底部のＰＺＴの組成は、前記強誘電体膜の平坦部の下にある該強誘電体膜の底部のＰＺＴの組成と異なることを特徴とする請求項１に記載の半導体記憶装置。
3. 半導体基板と、
   前記半導体基板上に設けられた複数のトランジスタと、
   前記複数のトランジスタを被覆する層間絶縁膜と、
   前記層間絶縁膜上に設けられ、下部電極と上部電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタとを備え、
   前記強誘電体膜は、Ｐｂ_ｘ（Ｚｒ_ｙ，Ｔｉ_{（１−ｙ）}）Ｏ_３（以下、ＰＺＴ）（ｘ、ｙは正数）からなり、その表面に突出部を有し、
   鉛濃度をＣ_Ｐｂとし、ジルコニウム濃度をＣ_Ｚｒとした場合、
   前記突出部の下にある前記強誘電体膜の底部のＣ_Ｚｒ／（Ｃ_Ｐｂ＋Ｃ_Ｚｒ）は、前記強誘電体膜の表面のＰＺＴのそれよりも小さく、
   前記突出部の下にある前記強誘電体膜の底部のＰＺＴの組成は、前記強誘電体膜の平坦部の下にある該強誘電体膜の底部のＰＺＴの組成と異なることを特徴とする半導体記憶装置。
4. 半導体基板上に複数のトランジスタを形成し、
   前記複数のトランジスタを被覆する層間絶縁膜を形成し、
   前記層間絶縁膜の上方に下部電極を形成し、
   表面に突出部を有する第１のＰｂ_ｘ（Ｚｒ_ｙ，Ｔｉ_{（１−ｙ）}）Ｏ_３（以下、ＰＺＴ）（ｘ、ｙは正数）膜を前記下部電極上に形成し、
   前記突出部の一部が前記下部電極上に残るように、前記第1のＰＺＴ膜をエッチングバックし、
   前記第1のＰＺＴ膜の突出部および前記下部電極上に第２のＰＺＴ膜を形成し、
   前記第２のＰＺＴ膜上に上部電極を形成し、
   前記上部電極、前記第２のＰＺＴ膜、前記第１のＰＺＴ膜、および、前記下部電極をパターニングすることによって、強誘電体キャパシタを形成することを具備した半導体記憶装置の製造方法。
5. 下部電極と上部電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタを備えた半導体記憶装置の製造方法であって、
   半導体基板上に複数のトランジスタを形成し、
   前記複数のトランジスタを被覆する層間絶縁膜を形成し、
   前記層間絶縁膜の上方に下部電極を形成し、
   第１のＰｂ_ｘ（Ｚｒ_ｙ，Ｔｉ_{（１−ｙ）}）Ｏ_３（以下、ＰＺＴ）（ｘ、ｙは正数）膜を前記下部電極上に形成し、
   各強誘電体キャパシタの中央部に前記第１のＰＺＴ膜が残るように前記第１のＰＺＴ膜をパターニングし、
   前記第１のＰＺＴ膜および前記下部電極上に第２のＰＺＴ膜を形成し、
   前記第２のＰＺＴ膜上に上部電極を形成し、
   前記上部電極、前記第２のＰＺＴ膜、および、前記下部電極をパターニングすることによって、強誘電体キャパシタを形成することを具備した半導体記憶装置の製造方法。

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