JP2011009549A - 半導体記憶装置 - Google Patents
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Abstract
【課題】大容量のデータを格納することができ、かつ、微細化に適した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板に設けられた複数のセルトランジスタと、セルトランジスタ上に設けられた層間絶縁膜と、層間絶縁膜の上方に設けられ、互いに異なる抗電圧を有する第1から第n(nは2以上の整数)の強誘電体膜と、第1から第nの強誘電体膜を挟むように第1から第nの強誘電体膜の両側面にそれぞれ設けられた複数の電極を備え、第1から第nの強誘電体膜および電極がデータを保持する強誘電体キャパシタを構成する。
【選択図】図2
【解決手段】半導体記憶装置は、半導体基板に設けられた複数のセルトランジスタと、セルトランジスタ上に設けられた層間絶縁膜と、層間絶縁膜の上方に設けられ、互いに異なる抗電圧を有する第1から第n(nは2以上の整数)の強誘電体膜と、第1から第nの強誘電体膜を挟むように第1から第nの強誘電体膜の両側面にそれぞれ設けられた複数の電極を備え、第1から第nの強誘電体膜および電極がデータを保持する強誘電体キャパシタを構成する。
【選択図】図2
Description
本発明は、半導体記憶装置に関する。
強誘電体メモリの大容量化および微細化が進んでいる。微細化のために、金属プラグの上方に強誘電体キャパシタを形成する構造(COP(Capacitor On Plug)構造)が開発された。しかし、COP構造は、メモリの微細化に資するものの多値データに適していない。
また、多値データを格納するために、強誘電体膜の膜厚の異なる複数のキャパシタを並列に接続した構造がある。しかし、強誘電体膜の膜厚の異なる複数のキャパシタを設けることは微細化に不利であり、かつ、製造工程数を増大させる。
大容量のデータを格納することができ、かつ、微細化に適した半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板に設けられた複数のセルトランジスタと、前記セルトランジスタ上に設けられた層間絶縁膜と、前記層間絶縁膜の上方に設けられ、互いに異なる抗電圧を有する第1から第n(nは2以上の整数)の強誘電体膜と、前記第1から第nの強誘電体膜を挟むように前記第1から第nの強誘電体膜の両側面にそれぞれ設けられた複数の電極を備え、前記第1から第nの強誘電体膜および前記電極がデータを保持する強誘電体キャパシタを構成することを特徴とする。
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上にセルトランジスタを形成し、前記セルトランジスタを被覆する層間絶縁膜を形成し、前記セルトランジスタのソース層またはドレイン層の一方に接続されたコンタクトプラグを前記層間絶縁膜内に形成し、互いに抗電圧の異なる第1から第n(nは2以上の整数)の強誘電体膜の各材料を前記層間絶縁膜の上方にnの小さい順に堆積し、前記第1から第nの強誘電体膜の材料をエッチングして、前記コンタクトプラグに達するコンタクトホールを形成し、前記コンタクトホールに導電材料を埋め込むことによって、前記コンタクトプラグに電気的に接続する電極を形成することを具備する。
本発明による半導体記憶装置は、大容量のデータを格納することができ、かつ、微細化に適している。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1の実施形態)
図1は、本発明に係る実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、セルトランジスタCTのソース−ドレイン間に強誘電体キャパシタFCの両端をそれぞれ接続し、これをユニットセル(メモリセルMC)とし、このユニットセル(メモリセルMC)を複数直列に接続したTC並列ユニット直列接続型強誘電体メモリ(Series connected TC unit type ferroelectric RAM)でよい。
図1は、本発明に係る実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、セルトランジスタCTのソース−ドレイン間に強誘電体キャパシタFCの両端をそれぞれ接続し、これをユニットセル(メモリセルMC)とし、このユニットセル(メモリセルMC)を複数直列に接続したTC並列ユニット直列接続型強誘電体メモリ(Series connected TC unit type ferroelectric RAM)でよい。
本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線WLと、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線BLと、ロウ方向へ延伸する複数のプレート線PLと、ブロック選択トランジスタBSTとを備える。
1つのメモリセルMCは、マルチビットデータを強誘電体キャパシタに記憶するように構成されている。メモリセルMCは、ワード線WLとビット線BLとの交点に対応して設けられている。各ワード線WLは、ロウ方向に配列するセルトランジスタCTのゲートに接続され、あるいは、ゲートとして機能している。各ビット線BLは、カラム方向に配列するセルトランジスタCTのソースまたはドレインに接続されている。
強誘電体メモリは、互いに並列に接続された強誘電体キャパシタFCおよびセルトランジスタTCを含むメモリセルMCが複数個直列に接続されて構成されたセルストリングCSを複数備えている。尚、図1では、1つのセルストリングCSのみ図示されている。セルストリングCSの一端は、ブロック選択トランジスタBSTの一端に接続されている。セルストリングCSの他端はプレート線PLに接続されている。ブロック選択トランジスタBSTの他端は、ビット線BLに接続されている。即ち、ビット線BLは、ブロック選択トランジスタBSTを介してセルストリングCSに接続されている。
図2は、第1の実施形態による強誘電体メモリの構成の一例を示す断面図である。第1の実施形態による強誘電体メモリは、シリコン基板10と、セルトランジスタCTと、層間絶縁膜ILDと、コンタクトプラグPLG1と、中間絶縁膜20〜22と、第1の強誘電体膜FE1と、第2の強誘電体膜FE2と、第3の強誘電体膜FE3と、電極30とを備えている。
複数のセルトランジスタCTは、シリコン基板10上に設けられている。各セルトランジスタCTは、ゲートおよびワード線として機能するWL(ワード線WLという)と、ワード線WLの両側のシリコン基板10に形成された拡散層(ソース層およびドレイン層)40とを含む。隣接するセルトランジスタCTは、拡散層40を共有している。
層間絶縁膜ILDは、セルトランジスタCTを被覆するように設けられている。コンタクトプラグPLG1は、拡散層40上に設けられており、層間絶縁膜ILDを貫通して拡散層40に電気的に接続されている。
中間絶縁膜20は、層間絶縁膜ILD上に設けられている。第1の強誘電体膜FE1は、中間絶縁膜20を介して層間絶縁膜ILD上に設けられている。第2の強誘電体膜FE2は、中間絶縁膜21を介して第1の強誘電体膜FE1上に設けられている。さらに、第3の強誘電体膜FE3は、中間絶縁膜22を介して第2の強誘電体膜FE2上に設けられている。即ち、第1から第3の強誘電体膜FE1〜FE3は、層間絶縁膜ILDの上方に縦方向にスタックされている。中間絶縁膜20〜22は、層間絶縁膜ILDと第1の強誘電体膜FE1との間、第1の強誘電体膜FE1と第2の強誘電体膜FE2との間、並びに、第2の強誘電体膜FE2と第3の強誘電体膜FE3との間にそれぞれ設けられている。
中間絶縁膜20〜22は、第1から第3の強誘電体膜FE1〜FE3の比誘電率よりも低い誘電率を有するlow−k材料からなり、例えば、AlxOy(具体的には、Al2O3)、 TixOy(具体的には、TiO2)、ZrOx(具体的には、ZrO2)から成る。尚、xおよびyは正数である。
中間絶縁膜20〜22を配置することにより、分極反転時における第1から第3の強誘電体膜FE1〜FE3の間の相互作用が無くなる。これにより、データ値のばらつきが小さくなり、“0”と“1”との信号差(電圧差)が大きくなる。
図3(A)から図3(C)は、それぞれ第1〜第3の強誘電体膜FE1〜FE3の分極特性を示す概略的なグラフである。第1〜第3の強誘電体膜FE1〜FE3は、互いに抗電圧VC1〜VC3において異なる。より詳細には、第1の強誘電体膜FE1の抗電圧VC1が最も大きく、続いて、第2の強誘電体膜FE2の抗電圧VC2、第3の強誘電体膜FE3の抗電圧VC3の順に小さくなる。
このように、抗電圧を変更するためには、第1〜第3の強誘電体膜FE1〜FE3の材料を変更すればよい。例えば、第1の実施形態では、第1の強誘電体膜FE1はPbTiO3であり、第2の強誘電体膜FE2は、Pb(Zr0.2Ti0.8)O3であり、第3の強誘電体膜FE3はPb(Zr0.4Ti0.6)O3である。第1〜第3の強誘電体膜FE1〜FE3の膜厚は、例えば、200nmである。第1〜第3の強誘電体膜FE1〜FE3は、PZT(Pb(ZrxTi(1−x))O3)のジルコニウムおよびチタンの含有率において異なる。ジルコニウムの含有率を減少させると、強誘電体膜の抗電圧が上昇する。従って、抗電圧VC3が最も小さく、続いて、抗電圧VC2、VC1の順に大きくなる。
本実施形態では、最下層にある第1の強誘電体膜FE1の材料の抗電圧が最も大きく、最上層にある第3の強誘電体膜FE3の材料の抗電圧が最も小さく設定されている。その理由は次の通りである。メモリセルMCの間に電極を形成するために、第1〜第3の強誘電体膜FE1〜FE3をエッチングすると、第1〜第3の強誘電体膜FE1〜FE3の側面は、通常、順テーパー状に形成される。即ち、第1の強誘電体膜FE1の幅W1が最も広く、第2の強誘電体膜FE2の幅W2、第3の強誘電体膜FE3の幅W3の順に狭くなる(W1>W2>W3)。
尚、ここで言う強誘電体膜の“幅”は、ワード線WLの延伸方向に直交する断面における電極30間の強誘電体膜の幅である。強誘電体膜の幅が広いと、必然的に抗電圧が大きくなる。このため、最下層にある第1の強誘電体膜FE1の材料を抗電圧の大きい材料とし、最上層にある第3の強誘電体膜FE3の材料を抗電圧の小さい材料とすることによって、抗電圧VC1〜VC3の差をさらに大きくすることができる。
抗電圧VC1〜VC3の差が大きいことは、データの信号差が大きくなることを意味する。即ち、データの信号差は、第1から第3の強誘電体膜FE1〜FE3の材料と第1から第3の強誘電体膜FE1〜FE3の電極30間の幅との相乗効果によって増大される。
再度、図2を参照する。電極30は、第1から第3の強誘電体膜FE1〜FE3を挟むように第1から第3の強誘電体膜FE1〜FE3の両側面にそれぞれ設けられている。電極30は、第1から第3の強誘電体膜FE1〜FE3を貫通してコンタクトプラグPLG1に接続されている。電極30は、コンタクトプラグPLG1を介して拡散層40に電気的に接続されている。電極30は、隣接する2つのメモリセルMCに共有されている。第1〜第3の強誘電体膜FE1〜FE3の1組、および、それらの両側に設けられた2つの電極30は、1つの強誘電体キャパシタFCを構成する。
強誘電体キャパシタFCは、それぞれセルトランジスタCTに1対1で対応している。強誘電体キャパシタFCの2つの電極は、コンタクトプラグPLG1を介して、対応するセルトランジスタCTの2つの拡散層40にそれぞれ電気的に接続されている。これにより、強誘電体キャパシタFCは、セルトランジスタCTに並列に接続され、メモリセルMCを構成している。隣接する2つのメモリセルMCにおいて、一方の拡散層40および一方の電極30が共有化されている。これにより、複数のメモリセルMCが直列に接続され、セルストリングCSを構成している。
読出しまたは書込み動作において、セルストリングCSが非選択状態の場合、そのセルストリングCS内のワード線WLは総て高レベル電位に設定され、セルトランジスタCTは総てオン状態である。また、ブロック選択信号BSは低レベル電位であり、ブロック選択トランジスタBSTはオフ状態である。従って、非選択のセルストリングCSはビット線BLから切断されており、かつ、強誘電体キャパシタFCの両側の電極は短絡されている。その結果、非選択のセルストリングCS内の強誘電体キャパシタFCには電位差が生じず、メモリセルMCのデータは保存される。
読出しまたは書込み動作において、セルストリングCSが選択された場合、ブロック選択信号BSは高レベル電位になり、セルストリングCSの一端がビット線BLに接続される。選択されたワード線WLのみが低レベル電位になり、その他の非選択ワード線WLは高レベル電位を維持する。これにより、選択メモリセルMCのセルトランジスタCTのみがオフ状態となり、選択メモリセルMCの強誘電体キャパシタFCの両端にビット線BLとプレート線PLとの間の電位差が印加される。その結果、選択メモリセルMCにデータを書込み、あるいは、選択メモリセルMCからデータを読み出すことができる。
強誘電体キャパシタFCの強誘電体膜は、FE1〜FE3の積層膜である。第1から第3の強誘電体膜FE1〜FE3は、強誘電体キャパシタFCの両側の2つの電極によって、ビット線BLとプレート線PLとの間の電位差を受ける。
図4は、データ書込み時におけるプレート線PLの電位を示す図である。図5(A)〜図5(C)は、それぞれ第3、第2および第1の強誘電体膜FE3、FE2およびFE1の分極特性を示すグラフである。図6は、データ書込み時におけるプレート線PLの電位VPL1〜VPL3、−VPL1〜−VPL3と強誘電体キャパシタFCの分極特性との関係を示すグラフである。
図4に示すように、書込みデータに応じて、6種類のプレート線PLの電位VPL1〜VPL3、−VPL1〜−VPL3のいずれかが印加される。VPL1は、VC1以上かつVC2未満であり、VPL2は、VC2以上かつVC3未満であり、VPL3は、VC3以上の電圧である。また、−VPL1は、−VC1以下かつ−VC2より大きく、VPL2は、−VC2未満かつ−VC3より大きく、VPL3は、−VC3以下の電圧である。即ち、VC1≦|VPL1|<VC2、VC2≦|VPL2|<VC3、VC3≦|VPL3|である。例えば、抗電圧VC1〜VC3は、図5に示すようにそれぞれ0.5V、1.2Vおよび1.5Vとする。このとき、図6に示すように、0.5V≦|VPL1|<1.2V、1.2V≦|VPL2|<1.5V、1.5V≦|VPL3|である。
図6において、分極特性が最も低いINTを初期状態とする。もし、プレート線PLにVPL1の電位が印加された場合、図2に示す第3の強誘電体膜FE3のみの分極特性が反転し、第1および第2の強誘電体膜FE1およびFE2がそのままの状態を維持する。もし、プレート線PLにVPL2の電位が印加された場合、図2に示す第3の強誘電体膜FE3および第2の強誘電体膜FE2の分極特性が反転し、第1の強誘電体膜FE1がそのままの状態を維持する。このように、1つの強誘電体キャパシタFCが6つの状態を保持することができる。即ち、本実施形態によるメモリセルMCは、6値データを保持することができる。尚、積層される強誘電体膜が2種類の場合には、4値データを保持することができる。また、積層される強誘電体膜がn種類(nは整数)の場合、(2×n)値データを保持することができる。この場合、第nの強誘電体膜は、第(n−1)の強誘電体膜の上方に設けられ、第1から第(n−1)の強誘電体膜のいずれの抗電圧とも異なる抗電圧を有する。すなわち、第1から第nの強誘電体膜の各抗電圧は、互いに異なる。第1から第nの強誘電体膜のそれぞれの間には、第1から第(n−1)の中間絶縁膜が設けられる。
図7は、データ読出し時におけるプレート線PLの電位を示す図である。データ読出し時には、プレート線PLにVPL3以上の電圧が印加される。このとき、センスアンプS/Aが強誘電体キャパシタFCの反転電流を検出する。これにより、選択されたメモリセルMCのデータがセンスアンプS/Aに読み出される。尚、選択メモリセルMCのデータは破壊されるので、データ読出し後には、リストア電圧Vrstをプレート線PLに印加する。リストアは、読み出したデータと同じ論理のデータを同一メモリセルMCへ書き戻す動作である。リストアの動作は、データ書込み動作と同様である。
以上のように、本実施形態による強誘電体メモリは、第1から第3の強誘電体膜FE1〜FE3が縦方向に積層されているため、微細化に適している。一方、本実施形態による強誘電体メモリは、分極特性の異なる複数の強誘電体膜FE1〜FE3を有しているので、多値データを保持することができる。電極30が縦方向に長く形成されており、第1から第3の強誘電体膜FE1〜FE3に対して共通に設けられている。このため、本実施形態による強誘電体メモリはさらに微細化に適している。
図8は、第1の実施形態による強誘電体メモリの製造方法を示す断面図である。図9は、図8に示す構造の平面図である。まず、シリコン基板10上にセルトランジスタCTを形成する。セルトランジスタCTは、既知のトランジスタの形成方法と同様でよい。ただし、セルトランジスタCTのゲートは、ワード線WLとして機能する。このため、図9に示すように、セルトランジスタCTのゲートは、ロウ方向に延伸するようにストライプ状に形成されている。セルトランジスタCTの拡散層40は、ワード線WLをマスクとして用いて不純物を導入することによって形成される。このため、図8に示すように、隣接するセルトランジスタCTは、拡散層40を共有している。
次に、セルトランジスタCTを被覆するように層間絶縁膜ILDを堆積する。次に、層間絶縁膜ILDを加工して、拡散層40に達するコンタクトホールを形成する。コンタクトホール内に金属(例えば、タングステン)を埋め込むことによって、コンタクトプラグPLG1が形成される。コンタクトプラグPLG1は、図9に示すように、マトリクス状に配置される。カラム方向に隣接する2つのコンタクトプラグPLG1は、ワード線WLを挟むように形成されている。
次に、中間絶縁膜20をコンタクトプラグPLG1上に堆積する。中間絶縁膜20は、例えば、Al2O3からなり、その膜厚は、例えば、約50nmである。中間絶縁膜20は、第1から第3の強誘電体膜FE1〜FE3の材料を堆積する際に、第1の強誘電体膜FE1と層間絶縁膜ILD1との反応を抑制するために設けられている。
次に、第1の強誘電体膜FE1の材料(例えば、PbTiO3)を中間絶縁膜20上に堆積する。中間絶縁膜21を第1の強誘電体膜FE1の材料上に堆積する。次に、第2の強誘電体膜FE2の材料(例えば、Pb(Zr0.2Ti0.8)O3)を中間絶縁膜21上に堆積する。中間絶縁膜22を第2の強誘電体膜FE2の材料上に堆積する。さらに、第3の強誘電体膜FE3(例えば、Pb(Zr0.4Ti0.6)O3)を中間絶縁膜22上に堆積する。これにより、図10に示す構造が得られる。
第1から第3の強誘電体膜FE1〜FE3の材料は、CVD(Chemical vapor deposition)法、あるいは、スパッタ法を用いて、例えば、600〜610度の温度のもとで堆積する。例えば、PbTiO3、Pb(Zr0.2Ti0.8)O3、および、Pb(Zr0.4Ti0.6)O3)のペロブスカイト結晶は約600度の低温度でできる。即ち、第1から第3の強誘電体膜FE1〜FE3は、低温で形成することができる。このように、各強誘電体膜は、同じ元素および同じ結晶構造で構成されているが、元素の組成を変更することによって、それぞれの抗電圧を異ならせてもよい。次に、図11に示すように、RIE(Reactive Ion Etching)を用いて、第1から第3の強誘電体膜FE1〜FE3の材料をエッチングして、コンタクトプラグPLG1に達するコンタクトホールCHを形成する。図12は、図11に示す構造の平面図である。コンタクトホールCHは、コンタクトプラグPLG1と同様にマトリクス状に配置され、ワード線WLの両側に設けられている。
このとき、RIEで加工した場合、コンタクトホールCHは先細りになりやすい。このため、第1から第3の強誘電体膜FE1〜FE3の側面は、上述のように、順テーパーを有する。テーパー角度は、例えば、約89度である。従って、最下層の第1の強誘電体膜FE1に抗電圧の大きな材料を用いることがデータの信号差の観点から好ましい。
次に、図2に示すように、CVD法あるいはALD法(Atomic Layer Deposition)を用いて、導電膜50をコンタクトホールCHの内壁面に堆積し、その後、電極30をコンタクトホールCH内に埋め込む。導電膜50は、例えば、SrRuO3から成る。電極30は、例えば、IrO2あるいはIrから成る。電極30は、コンタクトプラグPLG1に電気的に接続される。
さらに、電極30を平坦化した後、さらに、配線等を形成することによって、本実施形態による強誘電体メモリが完成する。尚、本実施形態のようなTC並列ユニット直列接続型強誘電体メモリでは、セルストリングCS内の電極30上にコンタクトは必要とされない。
図13は、図2に示す構造の平面図である。図13には、隣接する電極30間の強誘電体キャパシタを記号で示している。図13に示すように、セルストリングCS内では、複数の強誘電体キャパシタFCが電極30を介して直列に接続されている。
尚、本実施形態では、第1から第3の強誘電体膜FE1〜FE3の材料がワード線WLの延伸方向(ロウ方向)に隣接する電極30間に残存している。しかし、充分な信号差が得られる限りにおいて、ロウ方向に隣接する電極30間の強誘電体膜FE1〜FE3の材料は除去する必要はない。この場合、製造工程を簡略化できるため、コスト低減に資する。
強誘電体膜は、4層以上であってもよい。この場合、第1から第n(nは整数)の強誘電体膜の材料は、nの小さい順に積層される。第1から第nの強誘電体膜のそれぞれの間には、第1から第(n−1)の中間絶縁膜が堆積される。第1から第(n−1)の中間絶縁膜の比誘電率は、第1から第nの強誘電体膜の比誘電率よりも低い。
(第1の実施形態の変形例)
図14は、第1の実施形態の変形例の平面図である。本変形例では、コンタクトホールCHの形成前または電極30の形成後に、ロウ方向に隣接する電極30間(隣接するセルストリングCS間)にある第1から第3の強誘電体膜FE1〜FE3を除去する。第1から第3の強誘電体膜FE1〜FE3は、カラム方向に延伸し、ストライプ状に形成される。第1から第3の強誘電体膜FE1〜FE3を除去したセルストリングCS間には、ALD法等を用いて、Al2O3膜およびSiO2膜を埋め込む。これによって、隣接するセルストリングCS間において強誘電体キャパシタFC間の干渉を抑制することができる。
図14は、第1の実施形態の変形例の平面図である。本変形例では、コンタクトホールCHの形成前または電極30の形成後に、ロウ方向に隣接する電極30間(隣接するセルストリングCS間)にある第1から第3の強誘電体膜FE1〜FE3を除去する。第1から第3の強誘電体膜FE1〜FE3は、カラム方向に延伸し、ストライプ状に形成される。第1から第3の強誘電体膜FE1〜FE3を除去したセルストリングCS間には、ALD法等を用いて、Al2O3膜およびSiO2膜を埋め込む。これによって、隣接するセルストリングCS間において強誘電体キャパシタFC間の干渉を抑制することができる。
本変形例のその他の構成は、第1の実施形態の構成と同様でよい。従って、本変形例は、第1の実施形態の効果をも得ることができる。
(第2の実施形態)
第2の実施形態による強誘電体メモリは、第1から第3の強誘電体膜FE1〜FE3の材料が異なるが、基本的な構成は図2に示す第1の実施形態の構成と同様でよい。従って、図示を省略する。
第2の実施形態による強誘電体メモリは、第1から第3の強誘電体膜FE1〜FE3の材料が異なるが、基本的な構成は図2に示す第1の実施形態の構成と同様でよい。従って、図示を省略する。
第2の実施形態では、第1の強誘電体膜FE1の材料はSBT(SrBi2(Ta,Nb)2O9)であり、第2の強誘電体膜FE2の材料はBLT((Bi,La)4Ti3O12)であり、第3の強誘電体膜FE3の材料はPZT(Pb(ZrxTi(1−x))O3)である。尚、x、y、zおよびaは、正数である。このように、各強誘電体膜は、構成元素または結晶構造の異なる材料で構成することによって、それぞれの抗電圧を異ならせてもよい。尚、PZTは、ペロブスカイト構造、SBTおよびBLTは、層状ペロブスカイト構造を有する。
抗電圧は、PZTが最も高く、BLT、SBTの順に低くなる。第1から第3の強誘電体膜FE1〜FE3の側面が順テーパーを有することを考慮すると、抗電圧VC1〜VC3の差を大きくするために、第1から第3の強誘電体膜FE1〜FE3の材料は、それぞれSBT、BLT、PZTであることが好ましい。
しかし、成膜温度は、SBTが最も高く、BLT、PZTの順に低くなる。例えば、SBTの成膜温度は約780度であり、BLTの成膜温度は約700度であり、PZTの成膜温度は約600度である。従って、SBT、BLT、PZTの順に成膜する必要がある。このため、第1から第3の強誘電体膜FE1〜FE3の材料は、抗電圧に関わらず、成膜温度によって決定される。
第1から第3の強誘電体膜FE1〜FE3のテーパー角を可及的に90度に近づけることによって、順テーパーによる信号差の劣化を抑制することができる。
第2の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。従って、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。
尚、SBTおよびBLTの高温成膜時に、コンタクトプラグPLG1(例えば、タングステン)が酸化爆発することが懸念される。しかし、コンタクトプラグPLG1上に中間絶縁膜20(例えば、Al2O3)が設けられているので、このような爆発は生じない。
第2の実施形態において、SBT、BLT、PZTの他に、さらに他の強誘電体材料を追加してもよい。これにより、強誘電体キャパシタFCは、4層以上の強誘電体膜を有し、8値以上のデータを格納することができる。
(第3の実施形態)
図15は、本発明に係る第3の実施形態に従った強誘電体メモリの構成の一例を示す断面図である。第3の実施形態では、各メモリセルMCのセルトランジスタCTと強誘電体キャパシタFCとは、第1〜第3のコンタクトプラグPLG1〜PLG3を介してビット線BLとプレート線PLとの間に直列に接続されている。即ち、複数の強誘電体キャパシタFCは、セルストリングを構成せず、ビット線BLとプレート線PLとの間に並列に接続されている。ただし、各強誘電体キャパシタFCの構成は、第1の実施形態のそれと同様の構成である。
図15は、本発明に係る第3の実施形態に従った強誘電体メモリの構成の一例を示す断面図である。第3の実施形態では、各メモリセルMCのセルトランジスタCTと強誘電体キャパシタFCとは、第1〜第3のコンタクトプラグPLG1〜PLG3を介してビット線BLとプレート線PLとの間に直列に接続されている。即ち、複数の強誘電体キャパシタFCは、セルストリングを構成せず、ビット線BLとプレート線PLとの間に並列に接続されている。ただし、各強誘電体キャパシタFCの構成は、第1の実施形態のそれと同様の構成である。
ビット線BLの延伸方向(カラム方向)に隣接する強誘電体キャパシタFCは、電極を共有せず、それぞれが独自の第1および第2の電極31および32を有している。さらに、カラム方向に隣接する強誘電体キャパシタFC間には、絶縁膜60が設けられている。絶縁膜60は、カラム方向に隣接する強誘電体キャパシタFCを分離している。
第1および第2のコンタクトプラグPLG1およびPLG2は、層間絶縁膜ILD1を貫通して、セルトランジスタCTの2つの拡散層40にそれぞれ接続されている。隣接する複数のセルトランジスタCTは、拡散層40を共有していない。
カラム方向に延伸するビット線BLは、第2のコンタクトプラグPLG2に接続されている。ビット線BLは、第2のコンタクトプラグPLG2を介してセルトランジスタCTの一方の拡散層40に電気的に接続されている。
強誘電体キャパシタFCの第2の電極32は、第1のコンタクトプラグPLG1に接続されている。第2の電極32は、第1のコンタクトプラグPLG1を介してセルトランジスタCTの他方の拡散層40に電気的に接続されている。
強誘電体キャパシタFCの第1の電極31は、第3のコンタクトプラグPLG3に接続されている。第1の電極31は、第3のコンタクトプラグPLG3を介してプレート線PLに接続されている。
これにより、強誘電体キャパシタFCおよびそれに対応するセルトランジスタCTは、ビット線BLとプレート線PLとの間に直列に接続される。
第1から第3の強誘電体膜FE1〜FE3は、第1または第2の実施形態によるそれらと同様でよい。これにより、第3の実施形態は、第1または第2の実施形態のいずれかの効果をも得ることができる。
図16は、第2の実施形態による強誘電体メモリの構成を示す平面図である。ワード線WLおよびプレート線PLは、ロウ方向に延伸しており、ビット線BLはカラム方向に延伸している。メモリセルMCは、ワード線WL、プレート線PLとビット線BLとの交点に設けられている。
第1のコンタクトプラグPLG1は、第2の電極32の直下に設けられている。第2のコンタクトプラグPLG2は、ビット線BLの直下に設けられている。ここで、ビット線BLは、ロウ方向に隣接する強誘電体キャパシタFC間に設けられている。よって、セルトランジスタCTの少なくとも一方の拡散層40は、ロウ方向に延伸しており、第2のコンタクトプラグPLG2に電気的に接続されている。
第3のコンタクトプラグPLG3は、第1の電極31の直上に設けられている。
このように、本発明は、通常の強誘電体メモリの構造にも適用することができる。
10…シリコン基板、CT…セルトランジスタ、ILD…層間絶縁膜
PLG1…コンタクトプラグ、20〜22…中間絶縁膜、FE1…第1の強誘電体膜、FE2…第2の強誘電体膜、FE3…第3の強誘電体膜、30…電極
PLG1…コンタクトプラグ、20〜22…中間絶縁膜、FE1…第1の強誘電体膜、FE2…第2の強誘電体膜、FE3…第3の強誘電体膜、30…電極
Claims (5)
- 半導体基板に設けられた複数のセルトランジスタと、
前記セルトランジスタ上に設けられた層間絶縁膜と、
前記層間絶縁膜の上方に設けられ、互いに異なる抗電圧を有する第1から第n(nは2以上の整数)の強誘電体膜と、
前記第1から第nの強誘電体膜を挟むように前記第1から第nの強誘電体膜の両側面にそれぞれ設けられた複数の電極を備え、
前記第1から第nの強誘電体膜および前記電極がデータを保持する強誘電体キャパシタを構成することを特徴とする半導体記憶装置。 - 前記層間絶縁膜中に形成され、前記セルトランジスタの拡散層に電気的にそれぞれ接続された複数のコンタクトプラグをさらに備え、
前記電極は前記コンタクトプラグに電気的に接続され、
複数の前記セルトランジスタは、それぞれ複数の前記強誘電体キャパシタに対応しており、
互いに対応する1つの前記セルトランジスタと1つの前記強誘電体キャパシタとが前記コンタクトプラグを介して並列に接続されて1つのユニットセルを成し、
複数の前記ユニットセルは、前記電極を介して直列に接続されて1つのセルストリングを成し、
前記セルトランジスタのゲートがワード線として機能し、
前記セルストリングの一端に選択トランジスタを介して接続されたビット線と、
前記セルストリングの他端に接続されたプレート線とをさらに備えたことを特徴とする請求項1に記載の半導体記憶装置。 - 前記層間絶縁膜中に形成され、前記セルトランジスタの拡散層に電気的にそれぞれ接続された第1および第2のコンタクトプラグと、
前記強誘電体キャパシタの第1の電極上に設けられた第3のコンタクトプラグと、
前記第2のコンタクトプラグに接続されたビット線と、
前記第3のコンタクトプラグに接続されたプレート線とをさらに備え、
前記強誘電体キャパシタの第2の電極は、前記第1のコンタクトプラグに電気的に接続され、
前記第2の電極は、前記第3のコンタクトプラグを介して前記プレート線に電気的に接続され、
複数の前記セルトランジスタは、それぞれ複数の前記強誘電体キャパシタに対応しており、
互いに対応する1つの前記セルトランジスタおよび1つの前記強誘電体キャパシタは、前記第1から前記第3のコンタクトプラグを介して前記ビット線と前記プレート線との間に直列に接続されて1つのユニットセルを成し、
前記セルトランジスタのゲートがワード線として機能し、
前記ビット線と前記プレート線との交点に前記ユニットセルが設けられていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1から第nの強誘電体膜のうち第k(1≦k≦n)の強誘電体膜の幅は、前記第kの強誘電体膜の上にある第(k+1)の強誘電体膜の幅よりも広いことを特徴とする請求項1から請求項3のいずれか一項に記載の半導体記憶装置。
- 前記第1から第nの強誘電体膜の間をそれぞれ分離し、前記第1から第nの強誘電体膜の比誘電率よりも低い比誘電率を有する第1から第(n−1)の中間絶縁膜をさらに備えたことを特徴とする請求項1から請求項4のいずれか一項に記載の半導体記憶装置。
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JP2009152566A JP2011009549A (ja) | 2009-06-26 | 2009-06-26 | 半導体記憶装置 |
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JP2009152566A JP2011009549A (ja) | 2009-06-26 | 2009-06-26 | 半導体記憶装置 |
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JP2009152566A Pending JP2011009549A (ja) | 2009-06-26 | 2009-06-26 | 半導体記憶装置 |
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JP (1) | JP2011009549A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US10510862B2 (en) | 2018-03-23 | 2019-12-17 | Toshiba Memory Corporation | Semiconductor memory device |
CN111211135A (zh) * | 2020-01-16 | 2020-05-29 | 华中科技大学 | 一种非对称铁电隧穿结多值存储单元的调制方法 |
CN111223873A (zh) * | 2020-01-16 | 2020-06-02 | 华中科技大学 | 非对称的铁电功能层阵列、铁电隧道结多值存储单元的制备方法 |
-
2009
- 2009-06-26 JP JP2009152566A patent/JP2011009549A/ja active Pending
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