JP2008147491A

JP2008147491A - 半導体記憶装置

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Publication number: JP2008147491A
Application number: JP2006334350A
Authority: JP
Inventors: Toru Nasu; 徹那須
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-12-12
Filing date: 2006-12-12
Publication date: 2008-06-26

Abstract

【課題】容量素子の電極における抵抗の上昇及び断線を防止する。
【解決手段】半導体記憶装置は、半導体基板１０１上に複数の容量素子１１２が形成された半導体記憶装置１００において、複数の容量素子１１２は、それぞれ、下部電極１０９と、下部電極１０９上に形成された金属酸化膜１１０と、金属酸化膜１１０上に形成された上部電極１１１とを備える。下部電極１０９及び上部電極１１１のうちの一方の電極は、複数の容量素子１１２の間を接続する配線として機能するように形成された共通電極である。該共通電極は、白金族金属及び白金族金属酸化物の混合物からなると共に、前記共通電極中に、少なくとも配線の方向に沿って白金族金属からなる導電経路が形成されている。
【選択図】図１

Description

本発明は、半導体記憶装置とその製造方法に関し、特に、高誘電体膜を用いた容量素子又は強誘電体膜を用いた容量素子を備えた半導体記憶装置とその製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進されている。そのため、電子機器が一段と高度化し、使用される半導体装置もその半導体素子の微細化が急速に進んできている。

例えば、ＤＲＡＭ（Dynamic Random Access Memory）においては、高集積化を実現するために、高誘電率を有する誘電体（以下、高誘電体と呼ぶ）を記憶容量素子の容量膜として用いる技術が開発されている。

また、低電圧動作と高速書き込み及び読み出しとが可能な不揮発性メモリが開発されており、自発分極特性を有する強誘電体を容量膜として用いたＦｅＲＡＭ（Ferroelectric Random Access Memory）が実用化されている。

以上の各種メモリにおいては、従来、特許文献１に記載されているように、メモリセルの小面積化を可能とするスタック型メモリセル構造が用いられている。以下、従来のスタック型メモリセル構造を用いた半導体記憶装置について説明する。

従来の半導体記憶装置は、半導体基板上に、素子分離領域と、ソース領域又はドレイン領域（以下、ソース・ドレイン領域と呼ぶ）と、半導体基板上を覆う層間膜が形成され、層間膜中にはソース・ドレイン領域に達する導電性プラグが備えられている。また、層間膜上には、導電性プラグと接続する下部電極が形成されており、下部電極を覆うように強誘電体膜である金属酸化膜が形成され、更にその上に、イリジウムからなる上部電極が形成されている。

ここで、下部電極と、金属酸化膜と、上部電極とにより、容量素子が構成され、上部電極は、複数の容量素子に共通する上部電極として使用される。このような構成を取ることにより、上部電極が、複数の容量素子間を接続する配線としても機能し、個別に配線を形成する工程を省略することができる。
特許第２８９８６８６号

しかしながら、以上に説明した従来の半導体記憶装置に関し、上部電極が断線するという問題があった。これは、上部電極の形成後、金属酸化膜を結晶化させて強誘電体とするための酸素雰囲気中における高温熱処理の際に発生する。このような断線が生じる原因としては、上部電極を構成するイリジウムが金属であるために自由電子が存在することから、高温になると原子の移動が容易に生じることが挙げられる。

このような断線を防止する一つの方法として、上部電極の材料を、自由電子の存在しない金属酸化物（例えば酸化イリジウム）とすることが知られている。これにより、幻視の移動が生じにくくなり、結果として上部電極における断線が抑制される。

但し、金属酸化物（例えば酸化イリジウム）の導電率は、金属（例えばイリジウム）の導電率に比べて一桁低い。よって、この方法を用いると、容量素子間を結ぶ配線の抵抗が高くなり、時定数が大きくなるため、容量素子の書き換えが遅くなると言う新たな問題が発生していた。よって、その解決が課題となっている。

以上のような課題に鑑み、本発明の目的は、スタック型メモリセル構造を有する半導体記憶装置において、電極の断線を解消することである。

前記の目的を達成するため、本発明の半導体記憶装置は、基板上に、複数の容量素子が形成され、複数の容量素子は、それぞれ、下部電極と、下部電極上に容量絶縁膜として形成された金属酸化膜と、金属酸化膜上に形成された上部電極とを備え、下部電極及び上部電極のうちの一方の電極は、複数の容量素子の間を接続する配線としても機能するように形成された共通電極であり、該共通電極は、白金族金属及び白金族金属酸化物の混合物からなると共に、共通電極中に、少なくとも配線の方向に沿って白金族金属からなる導電経路が形成されている。

本発明の半導体記憶装置によると、複数の容量素子を接続する配線としても機能している上部電極又は下部電極のいずれかにおいて、抵抗の増加と断線を共に抑制することができる。これは、次のような理由による。まず、白金族金属酸化物は非金属であるため、熱処理の際に高温となっても金属に比べて原子の移動が生じにくく、これにより断線が抑制されている。これと共に、白金族金属酸化物よりも導電率が一桁は大きい白金族金属の原子により、少なくとも配線の方向に導電経路が形成されている。このことから、抵抗の増加が抑制されている。

尚、基板上に、複数の凹部を有する絶縁層を備え、複数の容量素子は、複数の凹部内にそれぞれ形成されていることが好ましい。このようにすると、容量素子を立体化することができ、半導体記憶装置の小型化に有益である。また、一般に容量素子を立体化すると、特に凹部の屈曲部において膜のカバレッジが悪く、ストレスが集中して電極の断線が生じやすい。しかし、本発明におると、電極の断線を抑制する効果が顕著に発揮される。

また、共通電極中に、少なくとも配線の方向に沿って白金族金属酸化物からなる導電経路が更に形成されていることが好ましい。白金族金属酸化物は、白金族金属に比べると導電率が小さいが、ストレスによる原子の移動が生じにくい。このため、白金族金属酸化物による導電経路は断線に強い。このことから、配線としても機能する共通電極における断線の抑制がより確実になる。

また、共通電極において、白金族金属及び白金族金属酸化物がいずれも柱状結晶となっていると共に、白金族金属の体積比が５０％以上であることが好ましい。配線としても機能する電極が柱状結晶からなる場合、白金族金属の体積比が５０％以上であると、白金族金属による導電経路が占める割合が高いため、電極における抵抗の低減を効果的に実現することができる。

また、共通電極（配線としても機能している電極）において、白金族金属及び白金族金属酸化物がいずれも粒状結晶となっていると共に、白金族金属の体積比が３３％以上であり且つ白金族金属酸化物の体積比が３３％以上であることが好ましい。共通電極が粒状結晶となっている白金族金属及び白金族金属酸化物からなる場合、それぞれの体積比がいずれも３３％以上であるようにすると、白金族金属からなる導電経路及び白金族金属酸化物からなる導電経路が形成される。このため、該電極における抵抗の低減と断線の抑制とが共に効果的に実現される。

また、白金族金属はイリジウムであり、共通電極の比抵抗が１００μΩ・ｃｍ以下であることが好ましい。

このようにすると、イリジウムによる導電経路が形成されるため、抵抗増加及び断線の抑制が実現する。

本発明にかかる半導体記憶装置によると、容量素子の電極における断線の発生、特に、酸素雰囲気中の高温熱処理の際の電極の断線を抑制することができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。

図１は、本実施形態の半導体記憶装置１００の要部構造を模式的に示す断面図である。図１に示すように、半導体記憶装置１００はシリコンよりなる半導体基板１０１を用いて形成されている。半導体基板１０１上には酸化シリコンからなる素子分離領域１０２が形成されて区画が行なわれ、それぞれの区画には、不純物の添加によりソース領域又はドレイン領域（以下、ソース・ドレイン領域と呼ぶ）１０３が形成されている。

また、半導体基板１０１上には、素子分離領域１０２及びソース・ドレイン領域１０３を覆うように、Ｂ及びＰを添加した酸化シリコン膜よりなる層間膜１０４が形成されている。更に、層間膜１０４には、ソース・ドレイン領域１０３に達する導電性プラグ１０５が形成されている。導電性プラグ１０５は、タングステン又はポリシリコンを材料としている。

次に、層間膜１０４上には、導電性プラグ１０５の上面を覆うように酸素拡散防止膜１０６が形成されている。酸素拡散防止膜１０６は、膜厚３０ｎｍのＴｉＡｌＮ膜上に膜厚５０ｎｍのＩｒ膜が形成された積層膜である。

また、層間膜１０４上には、酸化シリコンからなる膜厚１μｍの絶縁層１０７が設けられている。絶縁層１０７には、酸素拡散防止膜１０６まで達する０．３μｍ四方の開口部１０８が形成されている。但し、開口部の形状はこれに限定されるものではなく、任意である。

開口部１０８の内側には、膜厚３０ｎｍの酸化イリジウム膜として下部電極１０９が形成されている。更に、下部電極１０９と絶縁層１０７との上を覆うように、容量絶縁膜として、金属酸化膜１１０が形成されている。金属酸化膜１１０は、ビスマス層状プロベスカイト構造を有する膜厚５０ｎｍの強誘電体ＳｒＢｉ₂Ｔａ₂Ｏ₉を材料とする。金属酸化膜１１０上には、イリジウムと酸化イリジウムとの混合物からなる膜厚３０ｎｍの膜として上部電極１１１が形成されている。

ここで、下部電極１０９、金属酸化膜１１０及び上部電極１１１により、容量素子１１２が構成されている。また、上部電極１１１は、複数の容量素子１１２間を接続する配線としても機能する共通電極となっている。

また、上部電極１１１は、イリジウムの柱状結晶と酸化イリジウムの柱状結晶とが混ざった構造を有している。この様子を図２に示す。柱状結晶の直径は１０〜２０ｎｍ程度であり、イリジウムの柱状結晶が全体の５０％を超えるようになっている。

次に、本実施形態の半導体記憶装置１００の製造方法を説明する。図３（ａ）〜（ｃ）は、該製造方法を説明する工程断面図である。

まず、図３（ａ）に示す工程を説明する。初めに、シリコンよりなる半導体基板１０１上にシリコンよりなる素子分離領域１０２を形成すると共に、不純物の添加を行なってソース・ドレイン領域１０３を形成する。次に、半導体基板１０１上に、Ｂ及びＰの添加された酸化シリコン膜からなる層間膜１０４を形成する。

層間膜１０４に対してドライエッチングによりホールを形成し、ＣＶＤ（Chemical Vapor Deposition ）法により該ホールを充填するようにタングステンを堆積した後、ＣＭＰ法により該ホール内以外の部分のタングステンを除去する。これにより、タングステンからなる導電性プラグ１０５が形成される。

次に、スパッタ法により、層間膜１０４上にＴｉＡｌＮ膜を膜厚３０ｎｍに形成し、その上に積層して、Ｉｒ膜を膜厚５０ｎｍに形成する。該積層膜について、ドライエッチングにより所定の形状に加工することにより、少なくとも導電性プラグ１０５上を覆う酸素拡散防止膜１０６を形成する。

続いて、図３（ｂ）に示す工程を行なう。つまり、層間膜１０４上に、酸素拡散防止膜１０６を覆う膜厚１μｍの絶縁層１０７を形成する。絶縁層１０７は、酸化シリコンを材料として、ＣＶＤ法により形成する。次に、絶縁層１０７に対してドライエッチングを行ない、酸素拡散防止膜１０６に達する０．３μｍ四方の開口部１０８を形成する。

続いて、図３（ｃ）に示すように、下部電極１０９を形成する。このためには、ＣＶＤ法により、半導体基板１０１上の全面に対して酸化イリジウムを膜厚３０ｎｍに堆積する。この際、開口部１０８内の底部及び側壁を覆う酸化イリジウムの膜が形成される。次に、適切なリソグラフィ条件を用いて開口部１０８内のみにレジストを選択的に残し、この状態でドライエッチングを行なう。これにより、開口部１０８内のみに酸化イリジウムの膜を選択的に残す。

このようにして形成される下部電極１０９は、酸素拡散防止膜１０６及び導電性プラグ１０５を通じてソース・ドレイン領域１０３に電気的に接続されている。

次に、ＭＯＣＶＤ（Metal Organic CVD ）法を用いて例えばＳｒＢｉ₂Ｔａ₂Ｏ₉よりなる金属酸化膜を形成する。更に、該金属酸化物膜上にイリジウムと酸化イリジウムとの混合膜を膜厚３０ｎｍに堆積する。この後、該金属酸化膜及び該混合膜をドライエッチングにより所定の形状に加工し、図１に示す金属酸化膜１１０及び上部電極１１１とする。

続いて、熱処理として、例えば８００℃で且つ酸素雰囲気中のＲＴＡ（rapid thermal annealing ）処理を行なう。これにより、金属酸化膜１１０を結晶化して、ビスマス層状プロベスカイト構造の強誘電体ＳｒＢｉ₂Ｔａ₂Ｏ₉とすることができる。

尚、下部電極１０９、金属酸化膜１１０及び上部電極１１１により、容量素子１１２が構成される。

以上のようにして、図１に示す半導体記憶装置１００が製造される。ここで、上部電極１１１の形成にスパッタ法を用いることにより、図２に示すような柱状結晶構造を得ることができる。スパッタ法による形成の際、酸素分圧を設定することによりイリジウムの体積比を調整することができる。よって、これを利用して上部電極１１１の全体に対してイリジウムが５０％となるようにする。

次に、図２のような構造を有する上部電極１１１を用いる効果について説明する。図２に一例を示すように二元の物質が二次元にランダムに配置された場合、スタウファーらの浸透理論によると、一方の物質の連続する経路が二次元方向に形成されるための閾値は５０％である。つまり、一方の物質の体積比が５０％を超えると、該物質による経路形成の確率が大きく高まる。

よって、上部電極１１１においてイリジウムの体積比が５０％を超えるようにすると、図２に示す導電経路Ｒ１のような経路が、膜と平行な方向に確実に形成される。

ここで、酸化イリジウムの比抵抗は約３００μΩ・ｃｍであり、これと比較するとイリジウムの比抵抗は約２５μΩ・ｃｍと一桁小さい。このため、イリジウムと酸化イリジウムとの混合膜において、イリジウムの体積比に応じて混合膜の比抵抗が減少する。これを、図４に示す。

図４に示されている通り、イリジウムの体積比が十分に小さい領域では、混合膜の比抵抗は酸化イリジウムの比抵抗と同等の約３００μΩ・ｃｍである。イリジウムの体積比が増加しても、５０％付近に達するまでの範囲では、比抵抗に大きな変化は見られない。イリジウムの体積比が５０％付近に達すると、体積比の増加に応じて比抵抗は急激に減少して１００μΩ以下に下がり、更にはイリジウムの比抵抗である約２５μΩ・ｃｍと同等の値となる。その後は、更にイリジウムの体積比が増加して５０％を大きく超え、１００％に近付いても、比抵抗の変化は僅かである。

このような比抵抗の変化は、イリジウムと酸化イリジウムとの混合膜において、比抵抗の小さいイリジウムからなる経路の形成がイリジウムの体積比５０％を閾値として起こることから生じる。

この一方、酸化イリジウムは非金属であるため、ストレスによる原子移動が起こりにくい。このことは、断線の抑制に有用である。

以上から、上部電極１１１について、イリジウムの体積比を５０％以上、例えば６０％とし、酸化イリジウムの体積比を４０％とすることにより、抵抗の上昇を抑えながら断線を防止することができる。

尚、半導体記憶装置１００において、上部電極１１１は複数の容量素子１１２に共通に形成され、容量素子１１２同士を接続する配線として機能している。少なくともこのような配線の方向について、図２に示す導電経路Ｒ１が形成されていると、抵抗上昇の抑制に効果を示す。

また、上部電極１１１が複数の容量素子１１２を接続する配線として機能する共通電極である本実施形態の構成に代えて、下部電極１０９が複数の容量素子１１２に共通に形成された共通電極であっても良い。この場合には、下部電極１０９の材料として、イリジウムと酸化イリジウムとの混合物を用いる。

また、本実施形態で用いたイリジウムと酸化イリジウムとの混合物の他に、ルテニウムと酸化ルテニウムの混合物を用いることもできる。更に、パラジウム、ロジウム、オスミウム等の他の白金族金属と、それぞれの酸化物との混合物を用いても良い。

更に、本実施形態では、金属酸化膜としてＳｒＢｉ₂Ｔａ₂Ｏ₉を用いたが、これには限らない。例えば、Ｐｂ（Ｚｒ_1-xＴｉ_x）Ｏ₃（０＜ｘ＜１、通称ＰＺＴ）、ＳｒＢｉ₂Ｔａ₂Ｏ₉（通称ＳＢＴ）、ＳｒＢｉ₂Ｎｂ₂Ｏ₉（通称ＳＢＮ）、ＳｒＢｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉（０＜ｘ＜１、通称ＳＢＴＮ）、Ｂｉ_3.25Ｌａ_0.75Ｔｉ₃Ｏ₁₂（通称ＢＬＴ）等のペロブスカイト構造をもった他の金属酸化物を用いても良い。これらの材料はヒステリシス特性を持つため、不揮発性メモリが実現できる。

また、本実施形態では、強誘電体を用いた不揮発性容量素子について説明した。しかし、ＨｆＯ₂等の高誘電率膜を用いた揮発性容量素子又はＦｅＯ₂、ＮｉＯ₂等の抵抗膜を用いた可変抵抗素子において、白金族金属と半金属金属酸化物とからなる電極を適用しても良い。尚、可変抵抗素子を用いた半導体記憶装置は、ＲｅＲＡＭ（Resistance Random Access Memory ）と呼ばれる。これは、印加する電圧パルスの極性によって高抵抗状態と低抵抗状態とを示す膜を用い、それぞれを"１"と"０"とに対応されることにより不揮発性メモリを実現するものである。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。ここで、本実施形態の半導体記憶装置の構造は、上部電極１１１の構造を除いて、図１に示す第１の実施形態の半導体記憶装置１００と同様である。また、製造方法についても、上部電極１１１の形成方法を除いて図３（ａ）〜（ｃ）に示す第１の実施形態におけるものと同様である。

そこで、以下には、本実施形態における上部電極１１１の構造、製造方法及びその効果について詳しく説明し、第１の実施形態と同様の点については省略する。

既に説明した第１の実施形態における上部電極１１１は、図２に示すように、イリジウムの柱状結晶と酸化イリジウムの柱状結晶との混合物からなっている。

これに対し、本実施形態における上部電極１１１は、図５に示す通り、イリジウムからなる粒状結晶、酸化イリジウムからなる粒状結晶とが混ざった構造を有する。ここで、粒状結晶の直径は５〜１０ｎｍ程度であり、膜厚は３０ｎｍである。また、イリジウムの粒状結晶の上部電極１１１に対する体積比は、３３％以上となっている。

このような粒状結晶からなる構造は、上部電極１１１の形成にＭＯＣＶＤ法を用いることにより実現できる。この際、基板温度及び酸素分圧を設定することにより、イリジウムの体積比を調整することが可能である。よって、これを利用して、上部電極１１１の全体に対してイリジウムの体積比が３３％以上となるようにする。

次に、図５のような構造を有する上部電極１１１を用いる効果について説明する。図５に一例を示すように二元の物質が３次元にランダムに配列された場合、一方の物質の連続する経路が３次元方向に形成されるための閾値は３３％である。つまり、一方の物質の体積比が３３％を超えると、該物質による経路形成の確実性が大きく高まる。

よって、上部電極１１１においてイリジウムの体積比が３３％を超えるようにすると、図５に示す導電経路Ｒ２のような経路が、膜と平行な方向にも確実に形成される。

第１の実施形態において述べた通り、イリジウムの比抵抗が酸化イリジウムの比抵抗よりも一桁小さい。このため、イリジウムと酸化イリジウムとの混合膜において、イリジウムの体積比が３３％以上となり、イリジウムによる導電経路Ｒ２が形成されていると、該混合物の比抵抗が急速に低下する。これを、図６に示す。図６においても、イリジウムの体積比が低い領域では３００μΩ・ｃｍ程度であった比抵抗が２５μΩ・ｃｍ程度にまで降下することが示されている。

以上から、上部電極１１１において、イリジウムの体積比を３３％以上、例えば７０％とし、酸化イリジウムを３０％とすると、抵抗の上昇を抑えながら断線を防止することができる。

尚、下部電極１０９が複数の容量素子１１２に共通して形成されている構造であっても良いこと、イリジウム以外の白金族金属を用いても良いこと、揮発性容量素子又は可変抵抗素子に適用してもよいこと等は、第１の実施形態の場合と同様である。

（第３の実施形態）
次に、本発明の第３の実施形態を説明する。ここで、本実施形態の半導体記憶装置の構造は、上部電極１１１の構造を除いて、図１に示す第１の実施形態の半導体記憶装置１００と同様である。また、製造方法についても、上部電極１１１の形成方法を除いて図３（ａ）〜（ｃ）に示す第１の実施形態におけるものと同様である。

本実施形態における上部電極１１１は、図７に示す通り、イリジウムからなる粒状結晶と、酸化イリジウムからなる粒状結晶とが混ざった構造を有する。ここで、粒状結晶の直径は５〜１０ｎｍ程度であり、膜厚は３０ｎｍである。

また、イリジウムの粒状結晶の上部電極１１１に対する体積比は３３％以上であると共に、酸化イリジウムの粒状結晶についても、上部電極１１１に対して３３％以上の体積比を有している。このような構造は、上部電極１１１をＭＯＣＶＤ法により形成し、基板温度及び酸素分圧を適切に設定することにより実現される。

第２の実施形態において、図６を参照して説明した通り、比抵抗の小さいイリジウムの体積比が３３％以上であることから膜と平行な方向に導電経路Ｒ３が形成されており、上部電極１１１の抵抗上昇は抑制されている。

また、酸化イリジウムについても体積比が３３％以上であるから、上部電極１１１において、酸化イリジウムによる膜と平行な方向の経路Ｒ４も形成されている。酸化イリジウムは、非金属であるためストレスによる原子移動が起こりにくく、その結果として断線にが生じにくい。よって、酸化イリジウムによる経路Ｒ４が上部電極１１１の内部に形成されていると、経路Ｒ４のネットワークが上部電極１１１における断線を確実に防止する。

以上のことから、イリジウムの粒状結晶及び酸化イリジウムの粒状結晶の体積比が共に３３％以上である場合、例えば、共に５０％である場合、上部電極１１１における抵抗上昇の抑制と断線の防止を効果的に行なうことができる。

本発明によると、電極における抵抗上昇の抑制及び断線の防止を実現することができ、複数の容量素子が共通電極を有する半導体装置において有用である。

図１は、本発明の第１〜第３の実施形態における半導体記憶装置の断面構造を示す図である。図２は、本発明の第１の実施形態における上部電極１１１を構成する膜の構造を模式的に示す図である。図３（ａ）〜（ｃ）は、本発明の第１〜第３の実施形態における半導体記憶装置製造工程を説明する図である。図４は、本発明の第１の実施形態の上部電極１１１において、イリジウムの体積比と比抵抗との関係を示す図である。図５は、本発明の第２の実施形態における上部電極１１１を構成する膜の構造を模式的に示す図である。図６は、本発明の第２及び第３の実施形態の上部電極１１１において、イリジウムの体積比と比抵抗との関係を示す図である。図７は、本発明の第３の実施形態における上部電極１１１を構成する膜の構造を模式的に示す図である。

符号の説明

１００半導体記憶装置
１０１半導体基板
１０２素子分離領域
１０３ソース・ドレイン領域
１０４層間膜
１０５導電性プラグ
１０６酸素拡散防止膜
１０７絶縁層
１０８開口部
１０９下部電極
１１０金属酸化膜
１１１上部電極
１１２容量素子
Ｒ１、Ｒ２、Ｒ３イリジウムによる導電経路
Ｒ４酸化イリジウムによる経路

Claims

基板上に、複数の容量素子が形成され、
前記複数の容量素子は、それぞれ、下部電極と、前記下部電極上に容量絶縁膜として形成された金属酸化膜と、前記金属酸化膜上に形成された上部電極とを備え、
前記下部電極及び前記上部電極のうちの一方の電極は、前記複数の容量素子の間を接続する配線として機能するように形成された共通電極であり、
前記共通電極は、白金族金属及び白金族金属酸化物の混合物からなると共に、前記共通電極中に、少なくとも前記配線の方向に沿って前記白金族金属からなる導電経路が形成されていることを特徴とする半導体記憶装置。
請求項１において、
前記基板上に、複数の凹部を有する絶縁層を備え、
前記複数の容量素子は、前記複数の凹部内にそれぞれ形成されていることを特徴とする半導体記憶装置。
請求項１又は２において、
前記共通電極中に、少なくとも前記配線の方向に沿って前記白金族金属酸化物からなる導電経路が更に形成されていることを特徴とする半導体記憶装置。
請求項１〜３のいずれか一つにおいて、
前記共通電極において、前記白金族金属及び前記白金族金属酸化物がいずれも柱状結晶となっていると共に、前記白金族金属の体積比が５０％以上であることを特徴とする半導体記憶装置。
請求項３において、
前記共通電極において、前記白金族金属及び前記白金族金属酸化物がいずれも粒状結晶となっていると共に、前記白金族金属の体積比が３３％以上であり且つ前記白金族金属酸化物の体積比が３３％以上であることを特徴とする半導体記憶装置。
請求項１又は２において、
前記白金族金属はイリジウムであり、
前記共通電極の比抵抗が１００μΩ・ｃｍ以下であることを特徴とする半導体記憶装置。