KR20080111732A - 터널링 산화막을 이용한 멀티-비트 비휘발성 메모리소자 및그 제조방법 - Google Patents
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Abstract
터널링 산화막을 이용한 멀티-비트 비휘발성 메모리소자 및 그 제조방법을 개시한다.
비휘발성 메모리소자는 반도체 기판상에 적어도 2개 이상의 콘택홀을 구비하는 절연막이 형성된다. 상기 절연막의 상기 콘택홀들에는 각각 도전성 플러그들이 배열된다. 상기 도전성 플러그들과 콘택되도록 터널링막이 상기 절연막상에 형성된다. 상기 터널링막상에 상기 도전성 플러그들에 대응하여 유전체막이 형성된다. 상기 유전체막상에 상기 도전성 플러그들에 대응하여 상부 전극이 형성된다.
Description
도 1은 본 발명의 실시예에 따른 강유전체 메모리소자의 단면도이다.
도 2는 도 1의 강유전체 메모리소자의 누설전류 특성을 나타낸 그래프이다.
도 3a 및 도 3b는 종래와 본 발명의 강유전체 메모리소자의 분극특성을 보여주는 도면이다.
도 4a 내지 도 4d는 도 1의 강유전체 메모리소자의 멀티 비트 메모리동작을 설명하기 위한 단면도이다.
도 5는 본 발명의 강유전체 메모리소자의 히스테리시스 특성곡선을 도시한 것이다.
본 발명은 비휘발성 메모리소자에 관한 것으로서, 보다 구체적으로는 터널링 산화막을 이용한 멀티-비트 강유전체 메모리소자에 관한 것이다.
반도체 메모리소자로 DRAM 과 같이 전원이 꺼지면 메모리셀에 저장된 데이터 가 모두 소실되는 휘발성 메모리소자와 전원이 커진 후에도 데이터가 보존되는 비휘발성 메모리소자가 있다. 비휘발성 메모리소자중 강유전체 메모리소자(FRAM, ferroelectric random Access Memory)는 강유전체 물질의 물리적 특성을 이용하여 데이터를 저장하는 메모리소자이다.
강유전체 메모리소자는 하부전극과 상부전극사이에 강유전막이 배열되는 구조를 갖는다. 상기 강유전체막으로 PZT 와 SBT 와 같은 페로브스카이트(perovskite) 강유전체 물질이 사용된다. 상기 강유전막으로 소정의 전압이 인가되면 전기 쌍극자(electric dipole)가 전계 방향으로 배열되고, 인가전압을 제거하여도 상기 배열이 유지되므로, 전원 오프후에도 데이터의 저장이 가능하게 된다. 이와 같이 강유전 메모리소자는 상기 강유전 박막에서의 빠른 분극 반전과 강유전체 물질 특유의 단류 분극을 사용하므로 고속으로 읽기/쓰기가 가능하며, 동작전압을 낮출 수 있는 장점을 갖는다.
상기 강유전체막은 고온의 산소분위기에서 유전율이 높은 고유전물질을 증착하여 형성한다. 이와 같이 고온의 산소분위기에서 강유전체막이 형성되므로, Pb, Bi 의 일부가 소자 제조공정중에 휘발되거나 또는 실리콘 기판상에 직접 강유전체막을 형성하는 경우에는 실리콘 기판과 반응하여 SiO2와 같은 저유전체막의 산화막을 형성하게 된다. 그러므로, 캐패시터 전극물질로 강유전체 물질과 반응이 작은 물질, 예를 들어 노블 메탈 등을 사용하여야 한다. 또한, 캐패시터 전극이 강유전체막을 구성하는 물질의 확산을 방지하기 위한 확산 배리어로서의 역할을 하기 위해서는 캐패시터 전극을 두껍게 형성하여야 한다.
그러나, 캐패시터 전극의 두께가 두꺼운 경우에는, 캐패시터 전극물질을 패터닝하여 캐패시터 전극을 형성할 때, 식각 로딩으로 인하여 캐패시터 전극이 70ㅀ 미만의 식각 슬로프를 갖게 되어 캐패시터 전극면적이 크게 손실된다. 메모리소자가 고집적화됨에 따라 캐패시터 면적이 점점 감소하게 되고, 이와 같이 캐패시터 전극면적이 식각 손실되는 경우에는 충분한 캐패시턴스를 확보하기 어렵게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 동일 캐패시터 면적에서 많은 정보를 저장할 수 있는 터널링 산화막을 이용한 멀티-비트 비휘발성 메모리소자 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 견지에 따르면 비활성 메모리소자를 제공한다. 반도체 기판상에 적어도 2개 이상의 콘택홀을 구비하는 절연막이 형성된다. 상기 절연막의 상기 콘택홀들에는 각각 도전성 플러그들이 배열된다. 상기 도전성 플러그들과 콘택되도록 터널링막이 상기 절연막상에 형성된다. 상기 터널링막상에 상기 도전성 플러그들에 대응하여 유전체막이 형성된다. 상기 유전체막상에 상기 도전성 플러그들에 대응하여 상부 전극이 형성된다.
상기 터널링막은 터널링 산화막, 예를 들어 산소가 과량 함유된 산화막을 포함할 수 있다. 상기 터널링막은 SrRuO3막, AlO막 또는 MgO 막을 포함할 수 있다. 상기 유전체막은 PZT, SBT 또는 BLT을 포함할 수 있다. 상기 상부전극은 Pt, IrO2, Ir, ZrO2, SnO2, SrRuO3, CaRuO3, IrRu 및 ITO로 구성되는 그룹으로부터 선택되는 적어도 하나를 포함할 수 있다.
상기 비활성 메모리소자는 상기 상부전극에 인가되는 전압에 따라 상기 도전성 플러그에 대응하는 부분의 상기 유전체막의 분극방향이 변화한다.
또한, 본 발명의 다른 견지에 따르면, 비활성 메모리소자의 제조방법을 제공한다. 먼저, 반도체 기판상에 적어도 2개 이상의 콘택홀을 구비하는 절연막을 형성한다. 상기 절연막의 상기 콘택홀들에 각각 도전성 플러그들을 매립하한다. 상기 도전성 플러그들과 콘택되도록 상기 절연막상에 터널링막을 형성한다. 상기 터널링막상에 상기 도전성 플러그들에 대응하여 유전체막을 형성한다. 상기 유전체막상에 상기 도전성 플러그들에 대응하여 상부 전극을 형성한다.
상기 터널링막은 40 내지 100sccm의 산소 유량, 10 내지 15Å/sec의 증착속도의 증착조건하에서 증착한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 실시예에 따른 강유전체 메모리소자의 단면도이다. 도 1을 참조하면, 강유전체 메모리소자는 반도체 기판(100)상에 절연막(110)이 형성된다. 상기 절연막(110)은 산화막과 같은 층간 절연막을 포함할 수 있다. 상기 절연막(110)에는 서로 다른 크기(CD)를 갖는 다수의 콘택홀(120, 130)을 형성된다. 상기 제1콘택홀(120)은 상기 제2콘택홀(130)보다 큰 크기를 가질 수 있다. 상기 제1콘택홀(120)내에 제1도전성 플러그(140)가 형성되고, 상기 제2콘택홀(130)내에 제2도전성 플러그(150)가 형성된다. 상기 제1 및 제2도전성 플러그(140, 150)는 불순물이 도핑된 실리콘(Si), 탄탈륨(Ta), 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 텅스텐 실리사이드(WSi), 텅스텐 나이트라이드(WN) 또는 텅스텐(W)을 포함할 수 있다. 상기 제1 및 제2콘택홀(120, 130)내에는 각각 배리어 금속막(145, 155)이 더 형성될 수도 있다.
상기 제1도전성 플러그(140)와 상기 제2도전성 플러그(150)와 콘택되는 터널링막(160)이 상기 절연막(110)상에 형성된다. 상기 터널링막(160)은 상기 제1 및 제2도전성 플러그(140, 150)보다 작은 저항을 갖는다. 상기 제1도전성 플러그(140) 및 상기 제2도전성 플러그(150)이 서로 다른 크기를 갖도록 형성되므로, 상기 제1 및 제2도전성 플러그(140, 150)와 상기 터널링막(160)간의 콘택 면적이 서로 상이하게 된다. 그러므로, 상기 제1도전성 플러그(140)와 상기 제2도전성 플러그(150)를 통한 전계가 다르게 된다. 상기 제1 및 제2도전성 플러그(140, 150)와 상기 터널링막(160)사이에는 배리어 금속막이 더 형성될 수도 있다. 상기 배리어 금속막은 TiAlN을 포함할 수 있다.
상기 터널링막(160)은 SrRuO3막, MgO막 또는 AlO막 등과 같은 터널링 산화막을 포함할 수 있다. 본 실시예에서, 상기 터널링막(160)은 산소가 과량 함유 된(oxygen-rich) SrRuO3 막을 포함할 수 있다. 상기 터널링막(160)은 5 내지 50Å의 두께, 바람직하게는 20Å의 두께로 형성될 수 있다.상기 터널링막(160)은 ALD(atomic layer deposition) 법, PVD(physical vapor deposition)법 또는 CVD(chemical vapor deposition)법을 이용하여 증착한다. 상기 터널링막(160)은 400 내지 600℃, 바람직하게는 450 내지 550℃의 증착온도에서, 10 내지 15Å/sec 의 증착속도로 증착될 수 있다. 상기 터널링막(160)으로 막질이 조밀하지 않도록 10-15Å/sec의 증착속도로 상기 SrRuO3막(160)을 빠르게 증착시키면 후속공정에서 형성되는 강유전체막(170)인 PZT막과의 양호한 격자 파라매치(lattice paramatch)를 가질 수 있다.
상기 터널링막(160)상에 강유전체막(170)이 형성된다. 상기 강유전체막(170)은 PZT[Pb(Zr1-x,Tix)O3)]막을 포함할 수 있다. 이때, x 는 65-80이다. 바람직하게는, x=70으로 하여 자발분극(Pr)이 큰 값을 갖도록 한다. 또한, 상기 강유전체막(170)은 SBT[SrBi2Ta2O9]막, BLT[(Bi,La)TiO3]막을 포함할 수 있다. 본 실시예에서는 상기 강유전체막(170)은 PZT를 포함할 수 있다. 상기 강유전체막(170)은 10 내지 3000Å의 두께를 가질 수 있다.
상기 강유전체막(170)상에 상부전극(180)이 형성된다. 상기 상부전극(180)은 Pt 막, Ir 막, IrO2 막, ZrO2 막, SnO2막, SrRuO3 막, CaRuO3 막, IrRu 막 또는 ITO 막으로부터 선택되는 적어도 하나의 막을 포함할 수 있다. 본 실시예에서 상기 상부전극(180)은 SrRuO3막과 Ir막의 적층막을 포함할 수 있다.
(표 1)은 터널링막(160)인 SrRuO3막의 증착속도와 산소량과의 관계를 나타낸 것이다. 도 2는 강유전체막(170)과 상기 터널링막(160)의 산소량에 따른 누설전류 특성을 도시한 것이다. 도 2에서, 그래프 A는 SrRuO3막을 산소유량이 40-100sccm, 450-600℃의 증착온도, 10-15Å/sec의 증착속도로 증착한 경우의 누설전류 특성을 나타낸 것이다. 그래프 B는 SrRuO3막을 산소유량이 0-20sccm, 20 내지 50Å/sec의 증착속도로 증착한 경우의 누설전류 특성을 나타난 그래프이다. (표 1) 및 도 2를 참조하면, 산소량을 40 내지 100sccm 의 유량으로 하여 450 내지 600℃의 고온에서 산소가 과량 함유된 SrRuO3막(160)을 형성하는 경우, 우수한 누설전류 특성을 얻을 수 있다.
(표 1)
| O2 (sccm) | 0 | 10 | 20 | 40 | 60 | 80 | 100 |
| 증착속도 (Å/sec) | 45.34 | 38.38 | 23.32 | 15.72 | 13.96 | 12.08 | 10.98 |
| 증착시간 (sec) | 1.1 | 1.3 | 2.1 | 3.2 | 3.6 | 4.2 | 4.6 |
도 3a와 도 3b는 각각 종래와 본 발명의 강유전체 메모리소자의 강유전체막(170a, 170)의 분극특성을 도시한 것이다. 도 3a를 참조하면, 종래의 강유전체 메모리소자의 경우에는, 하부전극(160a)으로 Ir 막과 같은 금속막을 형성하고, 상기 하부전극(160a)상에 PZT의 강유전체막(170a)을 형성한다. 도 3b를 참조하면, 본 발명의 강유전체 메모리소자의 경우에는, 터널링막(160)으로 산소가 과량 함유된 SrRuO3 막을 형성하고, 상기 터널링막(160)상에 PZT의 강유전체막(170)을 형성한다. 상기 터널링막(160)은 상기 증착조건으로 20 내지 30nm 정도의 작은 그레인 사 이즈를 갖도록 증착되며, 상기 강유전체막(170)은 상기 터널링막(160)을 시드층으로 하여 성장되므로, 20 내지 80nm 정도의 그레인 사이즈(175)를 갖는다. 반면에 종래의 강유전체 메모리소자의 강유전체막(170a)은 상기 강유전체막(170)보다 훨씬 큰 그레인 사이즈(175a)를 갖는다. 그러므로, 본 발명의 강유전체막(170)에서의 분극특성이 종래의 강유전체막(170a)의 분극 특성보다 우수함을 알 수 있다. 즉, 종래의 강유전체막(170a)보다 본 발명의 강유전체막(170)에서 쌍극자들이 더 많이 생성되므로, 신호간섭을 받지 않지 않는 쌍극자들의 수가 증가하여 멀티비트 신호를 위한 센싱 마진이 증가하게 된다.
도 4a 내지 도 4d는 본 발명의 강유전체 메모리소자의 멀티-비트 기입동작을 설명하기 위한 단면도이다. 도 5는 본 발명의 강유전체 메모리소자의 멀티-비트 데이터 기입동작을 설명하기 위한 강유전체막의 히스테리시스 특성을 도시한 것이다. 도 4a 내지 도 4d 그리고 도 5는 4비트 기입동작이 가능하다.
먼저, 상기 상부전극(180)에 제1레벨(L1)의 네가티브 전압(-L1V)을 인가하게 되면, 도 4a와 같이 제1방향으로, 예를 들어 상기 상부전극(180)쪽 방향으로 상기 강유전체막(170) 전체에서 분극이 일어나게 되고, 도 5의 "기입1"과 같은 히스테리시스 특성곡선을 갖게 된다. 상기 상부전극(180)에 제1레벨(L1)의 포지티브 전압(+L1V)을 인가하면, 상기 도 4b와 같이 상기 제1방향과 반대방향인 제2방향으로, 예를 들어 터널링막(160)쪽 방향으로 상기 강유전체막(170) 전체에서 분극이 일어나게 되고, 도 5의 "기입2"와 같은 히스테리시트 특성곡선을 갖게 된다.
한편, 상기 제1레벨(L1)보다 작은 제2레벨(L2)의 네가티브 전압(-L2V)을 상 기 상부전극(180)에 인가하게 되면, 도 4c와 같이 상기 강유전체막(170)중 상기 제1도전성 플러그(140)와 콘택되는 부분에서만 제2방향으로 분극이 일어나게 되고, 도 5의 "기입 3"과 같은 히스테리시스 특성곡선을 갖게 된다. 또한, 상기 제1레벨(L1)보다는 작고 상기 제2레벨(L2)보다는 큰 제3레벨의 네가티브 전압(-L3V)을 상기 상부전극(180)에 인가하게 되면, 도 4c와 같이 상기 강유전체막(170)중 상기 제1 및 제2도전성 플러그(140, 150)와 콘택되는 부분에서만 제2방향으로 분극이 일어나게 되고, 도 5의 "기입 4"와 같은 히스테리시스 특성곡선을 갖게 된다.
따라서, 강유전체 메모리소자는 상기 상부전극(180)에 인가되는 전압에 따라 상기 제1 및 제2도전성 플러그(140, 150)에 의해 서로 다른 상태의 분극이 일어나게 되므로, 멀티-비트, 즉 4비트의 기입동작이 가능하다. 본 발명에서는 상기 절연막(110)에 서로 다른 크기를 갖는 콘택홀을 2개 형성하여 4비트의 메모리동작이 가능하도록 하였으나, 상기 절연막(110)에 서로 다른 크기를 갖는 콘택홀을 n개 형성하여 2n 비트의 메모리동작을 수행할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 강유전체 메모리소자 및 그 제조방법에 따르면, 강유전체막 하부에 터널링 산화막을 형성하고, 상기 터널링 산화막에 대응하여 서로 다른 다수의 콘택홀을 배열하므로써, 상기 강유전체막에 인가되는 전압에 따라 상기 콘택홀에 배열된 도전성 플러그에 의해 서로 다른 분극을 발생시켜 멀티-비트의 메모리동작을 가능하게 된다. 그러므로, 동일한 캐패시터 면 적에 대하여 멀티-비트를 구현할 수 있으므로, 고집적에 유리하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (13)
- 반도체 기판;상기 반도체 기판상에 형성되고, 적어도 2개 이상의 콘택홀을 구비하는 절연막;상기 절연막의 상기 콘택홀들에 각각 매립되는 도전성 플러그들;상기 도전성 플러그들과 콘택되도록 상기 절연막상에 형성되는 터널링막;상기 터널링막상에 상기 도전성 플러그들에 대응하여 형성되는 유전체막; 및상기 유전체막상에 상기 도전성 플러그들에 대응하여 형성되는 상부 전극을 포함하는 비휘발성 메모리소자.
- 제1항에 있어서, 상기 터널링막은 터널링 산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리소자.
- 제2항에 있어서, 상기 터널링막은 산소가 과량 함유된 산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리소자.
- 제3항에 있어서, 상기 터널링막은 SrRuO3막, AlO막 또는 MgO 막을 포함하는 것을 특징으로 하는 비휘발성 메모리소자.
- 제1항 내지 제4항중 어느 한 항에 있어서, 상기 터널링막은 5 내지 50Å의 두께를 갖는 것을 특징으로 하는 비휘발성 메모리소자.
- 제1항에 있어서, 상기 유전체막은 PZT, SBT 또는 BLT을 포함하는 것을 특징으로 하는 비휘발성 메모리소자.
- 제6항에 있어서, 상기 유전체막은 10 내지 3000Å의 두께를 갖는 것을 특징으로 하는 비휘발성 메모리소자.
- 제1항에 있어서, 상기 상부전극은 Pt, IrO2, Ir, ZrO2, SnO2, SrRuO3, CaRuO3, IrRu 및 ITO로 구성되는 그룹으로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리소자.
- 제1항에 있어서, 상기 상부전극에 인가되는 전압에 따라 상기 도전성 플러그에 대응하는 부분의 상기 유전체막의 분극방향이 변화하는 것을 특징으로 하는 비휘발성 메모리소자.
- 반도체 기판상에 적어도 2개 이상의 콘택홀을 구비하는 절연막을 형성하고;상기 절연막의 상기 콘택홀들에 각각 도전성 플러그들을 매립하며;상기 도전성 플러그들과 콘택되도록 상기 절연막상에 터널링막을 형성하고;상기 터널링막상에 상기 도전성 플러그들에 대응하여 유전체막을 형성하며; 및상기 유전체막상에 상기 도전성 플러그들에 대응하여 상부 전극을 형성하는 것을 포함하는 비휘발성 메모리소자의 제조방법.
- 제10항에 있어서, 상기 터널링막은 40 내지 100sccm의 산소 유량, 10 내지 15Å/sec의 증착속도의 증착조건하에서 증착하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제12항에서, 상기 터널링막은 산소가 과량 함유된 터널링 산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제12항에 있어서, 상기 터널링막은 SrRuO3막, AlO막 또는 MgO막을 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070060047A KR20080111732A (ko) | 2007-06-19 | 2007-06-19 | 터널링 산화막을 이용한 멀티-비트 비휘발성 메모리소자 및그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020070060047A KR20080111732A (ko) | 2007-06-19 | 2007-06-19 | 터널링 산화막을 이용한 멀티-비트 비휘발성 메모리소자 및그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080111732A true KR20080111732A (ko) | 2008-12-24 |
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ID=40369810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080111732A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010131824A1 (ko) * | 2009-05-12 | 2010-11-18 | 고려대학교 산학 협력단 | 1셀 4비트의 비휘발성 메모리 소자 및 그 제조 방법 |
| US20210272983A1 (en) * | 2020-02-27 | 2021-09-02 | Seagate Technology Llc | Three-dimensional ferroelectric memory |
-
2007
- 2007-06-19 KR KR1020070060047A patent/KR20080111732A/ko not_active Application Discontinuation
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