JP4243823B2

JP4243823B2 - メモリセルアレイの製造方法

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Publication number: JP4243823B2
Application number: JP2002041925A
Authority: JP
Inventors: 和正長谷川; 栄治名取; 雅夫中山; 立雄沢崎; 博明田村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-02-19
Filing date: 2002-02-19
Publication date: 2009-03-25
Anticipated expiration: 2022-02-19
Also published as: JP2003243623A

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有するメモリセルアレイ、特に、セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリクス型のメモリセルアレイおよびその製造方法、さらに前記メモリセルアレイを含む強誘電体メモリ装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリクス型のメモリセルアレイは、非常に簡単な構造を有し、高い集積度を得ることができることから、その開発が期待されている。
【０００３】
本発明の目的は、強誘電体キャパシタの特性が向上したメモリセルアレイ、およびその製造方法、さらには本発明のメモリセルアレイを含む強誘電体メモリ装置を提供することにある。
【０００４】
【課題を解決するための手段】
１．メモリセルアレイ
本発明の強誘電体キャパシタを有するメモリセルアレイは、
強誘電体キャパシタからなるメモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、下部電極と、上部電極と、該下部電極と該上部電極との間に設けられた強誘電体部とを含み、
前記強誘電体部は、前記下部電極と前記上部電極との交差領域に設けられ、
前記強誘電体部と前記上部電極との間に、中間電極が設けられている。
【０００５】
本発明のメモリセルアレイによれば、強誘電体部が下部電極と上部電極との交差領域に設けられている。したがって、強誘電体キャパシタの内部から、強誘電体キャパシタの領域外への電気力線のはみ出しが抑えられている。このため、後述するように、強誘電体キャパシタのヒステリシスループの角型性を向上させることができる。その結果、本発明によれば、強誘電体キャパシタの特性を向上させることができる。
【０００６】
本発明のメモリセルアレイは、少なくとも次のいずれかの態様をとることができる。
【０００７】
（１）少なくとも、前記強誘電体キャパシタにおける前記下部電極の側面を覆うように、絶縁層が設けられていることができる。これにより、下部電極と上部電極とがショートするのを抑えることができる。
【０００８】
この態様の場合、前記絶縁層は、前記強誘電体キャパシタにおける、前記下部電極、強誘電体層および前記中間電極の側面を覆うように設けられていることができる。
【０００９】
また、この態様の場合、前記絶縁層は、前記上部電極の下に設けられていることができる。
【００１０】
（２）前記絶縁層の少なくとも一部は、水素バリア膜から構成されていることができる。これにより、強誘電体部が水素によって、還元されるのを抑えることができる。
【００１１】
２．メモリセルアレイの製造方法
本発明のメモリセルアレイの製造方法は、
強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイの製造方法であって、以下の工程を含む。
（ａ）基体の上に、第１導電層を形成する工程、
（ｂ）前記第１導電層の上に、強誘電体層を形成する工程、
（ｃ）前記強誘電体層の上に、第２導電層を形成する工程、
（ｄ）少なくとも、前記強誘電体層および前記第２導電層をパターニングする工程、
（ｅ）前記基体の上に、前記第１導電層、前記強誘電体層および前記第２導電層を含む積層体を覆うように絶縁層を形成する工程、
（ｆ）前記第２導電層の上面が露出するまで、前記絶縁層を除去する工程、および
（ｇ）前記第２導電層と部分的に重なるように、所定のパターンを有する第３導電層を形成する工程。
【００１２】
本発明によれば、強誘電体層の上に第２導電層を形成している。このため、前記工程（ｆ）で、絶縁層を除去する際、強誘電体層は第２導電層によって保護されることとなる。したがって、強誘電体層の表面の構造が乱れず、特性悪化を抑えることができる。すなわち、キャパシタが受けるダメージを抑えることができる。
【００１３】
本発明のメモリセルアレイの製造方法は、次の態様をとることができる。
【００１４】
（１）前記第１導電層は、前記工程（ｄ）でパターニングされることができる。この場合、第１導電層、強誘電体層および第２導電層を一括してパターニングすることができる。また、強誘電体層をパターニングしていない第１導電層の上に形成するため、強誘電体層を形成しやすい。
【００１５】
（２）前記工程（ｂ）の前に、前記第１導電層をパターニングする工程を含むことができる。
【００１６】
（３）前記工程（ｄ）のために、第２導電層の上に所定のパターンを有するマスク層を形成する工程を含み、且つ、前記工程（ｆ）において、前記絶縁層と前記マスク層を除去する工程を含むことができる。
【００１７】
（４）前記マスクが、窒化シリコン、酸化シリコン、窒化チタンのいずれかからなることができる。
【００１８】
（５）前記工程（ｇ）の後、前記第２導電層および前記強誘電体層をパターニングすることができる。これにより、第１導電層と第２導電層との交差領域のみに、強誘電体層を形成することができる。
【００１９】
（６）前記絶縁層は、水素バリア膜を含むことができる。
【００２０】
３．強誘電体メモリ装置
本発明の強誘電体メモリ装置は、本発明のメモリセルアレイを含む。
【００２１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照しながら説明する。
【００２２】
１．第１の実施の形態
１．１デバイスの構造
図１は、第１の実施の形態に係る強誘電体メモリ装置を模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図３は、図１のＢ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図４は、図２におけるメモリセルアレイを拡大した断面模式図である。図５は、図３におけるメモリセルアレイを拡大した断面模式図である。
【００２３】
本実施の形態の強誘電体メモリ装置１０００は、メモリセルアレイ１００と、周辺回路部２００とを有する。そして、メモリセルアレイ１００と周辺回路部２００とは、異なる層に形成されている。周辺回路部２００は、メモリセルアレイ１００の外側の領域において形成されている。具体的には、周辺回路部の形成領域Ａ２００は、メモリセルアレイの形成領域Ａ１００の外側の領域において設けられている。この例では、下層に周辺回路部２００が、上層にメモリセルアレイ１００が形成されている。周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを挙げることができる。
【００２４】
メモリセルアレイ１００は、行選択のための下部電極（ワード線）１２と、列選択のための上部電極（ビット線）１６とが直交するように配列されている。すなわち、Ｘ方向に沿って下部電極１２が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って上部電極１６が所定ピッチで配列されている。なお、下部電極１２がビット線、上部電極１６がワード線でもよい。
【００２５】
本実施の形態に係るメモリセルアレイ１００は、図２および図３に示すように、第１層間絶縁層１０の上に設けられている。メモリセルアレイ１００は、図４および図５に示すように、第１層間絶縁層１０上に、下部電極１２、強誘電体キャパシタを構成する強誘電体部１４、中間電極１８および上部電極（上電極）１６が積層されて構成されている。強誘電体部１４および中間電極１８は、下部電極１２と上部電極１６との交差領域に設けられている。すなわち、下部電極１２と上部電極１６との交差領域において、強誘電体キャパシタ２０からなるメモリセルが構成されている。
【００２６】
図５に示すように、強誘電体キャパシタ２０における下部電極１２を少なくとも覆うように、絶縁層７０が形成されている。この絶縁層７０は、上部電極１６の下方で、隣接する強誘電体キャパシタ間に設けられている。絶縁層７０が設けられていることにより、下部電極１２と、中間電極１８または上部電極１６との短絡が防止されている。絶縁層７０は、たとえば絶縁性を有する第１水素バリア膜４０と、第１絶縁層７２との積層構造であることができる。第１水素バリア膜４０を形成することにより、強誘電体キャパシタ２０の強誘電体部１４が還元されるのを抑えることができる。なお、絶縁層７２のみで絶縁層７０を構成するようにしてもよい。
【００２７】
また、図４および図５に示すように、強誘電体キャパシタ２０を覆うように、第２水素バリア膜４２が形成されていてもよい。第２水素バリア膜４２を形成することにより、強誘電体キャパシタ２０の強誘電体部１４が還元されるのを抑えることができる。
【００２８】
また、図２および図３に示すように、メモリセルアレイ１００を覆うように、第１層間絶縁層１０の上に、第１保護層３６が形成されている。第１保護層３６の上部には、必要に応じて第３水素バリア膜４４が形成される。第３水素バリア膜４４は、メモリセルアレイ領域Ａ１００に形成されることができる。すなわち、第１、第２および第３水素バリア膜４０、４２、４４は、周辺回路領域Ａ２００には形成されない構成とすることができる。これにより、この後工程で熱処理を行うことにより周辺回路部Ａ２００を水素により回復することができると同時に、メモリセルアレイ１００が水素により還元されるのを抑えることができる。さらに、第２配線層４０を覆うように第１保護層３６上に絶縁性の第２保護層３８が形成されている。この第３水素バリア膜４４を設けることにより第２保護膜３８の形成工程における強誘電体キャパシタへのダメージを抑えることができる。
【００２９】
周辺回路部２００は、図１に示すように、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための各種回路を含み、例えば、下部電極１２を選択的に制御するための第１駆動回路５０と、上部電極３４を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【００３０】
また、周辺回路部２００は、図２に示すように、半導体基板１１０上に形成されたＭＯＳトランジスタ１１２を含む。ＭＯＳトランジスタ１１２は、ゲート絶縁層１１２ａ，ゲート電極１１２ｂおよびソース／ドレイン領域１１２ｃを有する。各ＭＯＳトランジスタ１１２は素子分離領域１１４によって分離されている。ＭＯＳトランジスタ１１２が形成された半導体基板１１０上には、第１層間絶縁層１０が形成されている。そして、周辺回路部２００とメモリセルアレイ１００とは、第１配線層４０によって電気的に接続されている。
【００３１】
次に、本実施の形態の強誘電体メモリ装置１０００における書き込み，読み出し動作の一例について述べる。
【００３２】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ₀」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。このとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００３３】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ₀」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００３４】
１．２作用効果
以下、本実施の形態に係る強誘電体メモリ装置１０００の作用効果を説明する。
【００３５】
強誘電体部１４は、上部電極１２と下部電極１６との交差領域に形成されている。このため、キャパシタから外側へ電気力線がはみ出すのを抑えることができる。その結果、強誘電体部１４における電圧印加時における弱電界が印加される領域が除去される。したがって、ヒステリシスループの角型性を向上させることができる。すなわち、ヒステリシスループを方形に近づけることができる。その結果、本実施の形態に係る強誘電体メモリ装置１０００によれば、強誘電体キャパシタ２０の動作特性を向上させることができる。
【００３６】
２．第２の実施の形態
２．１プロセス
次に、上述した強誘電体メモリ装置の製造方法の一例について述べる。図６〜図１４は、強誘電体メモリ装置１０００の製造工程を模式的に示す断面図である。なお、図７〜図１４は、メモリセルアレイ領域のみに着目して示した断面図である。
【００３７】
図６に示すように、公知のＬＳＩプロセスを用いて、周辺回路２００を形成する。具体的には、半導体基板１１０上にＭＯＳトランジスタ１１２を形成する。例えば、半導体基板１１０上の所定領域にトレンチ分離法，ＬＯＣＯＳ法などを用いて素子分離領域１１４を形成し、ついでゲート絶縁層１１２ａおよびゲート電極１１２ｂを形成し、その後、半導体基板１１０に不純物をドープすることでソース／ドレイン領域１１２ｃを形成する。このようにして駆動回路５０，５２および信号検出回路５４などの各種回路を含む周辺回路部２００が形成される。ついで、公知の方法により、第１層間絶縁層１０を形成する。
【００３８】
次に、第１層間絶縁層１０の上に、メモリセルアレイ領域Ａ１００を形成する。以下、図７〜図１４を参照しながら、メモリセルアレイ１００の形成方法を説明する。
【００３９】
まず、図７に示すように、第１層間絶縁層１０の上に、下部電極１２のための第１導電層１２ａを形成する。第１導電層１２ａの材質としては、強誘電体キャパシタの電極となり得るものであれば特に限定されない。第１導電層１２ａの材質としては、たとえばＩｒ，ＩｒＯ_x，Ｐｔ，ＲｕＯ_x，ＳｒＲｕＯ_x，ＬａＳｒＣｏＯ_xを挙げることができる。また、第１導電層１２ａは、単層または複数の層を積層したものを用いることができる。例えば前記導電対材料の下部にＴｉＯ_x等の密着層を形成することもできる。第１導電層１２ａの形成方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。
【００４０】
次に、第１導電層１２ａの上に、強誘電体部１４のための強誘電体層１４ａを形成する。強誘電体層１４ａの材質としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体としては、たとえばＰＺＴ（ＰｂＺｒ_zＴｉ_1-zＯ₃）、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の金属を添加したもの等が適用できる。強誘電体層１４ａの成形方法としては、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法を挙げることができる。
【００４１】
次に、強誘電体層１４ａの上に、中間電極１８のための第２導電層１８ａを形成する。第２導電層１８ａの材質および形成方法は、第１導電層１２ａと同様のものを適用することができる。
【００４２】
次に、全面に、マスク層６０を形成し、リソグラフィおよびエッチングにより所定のパターンを有するマスク層６０をパターニングする。すなわち、下部電極１２を形成しようとする領域上に、マスク層６０を形成する。マスク層６０の材質は、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａのエッチングの際に、マスクとして機能し得る材質であれば特に限定されず、たとえば、窒化シリコン、酸化シリコン、窒化チタンを挙げることができる。マスク層６０は、たとえばＣＶＤ法により形成されることができる。
【００４３】
次に、図８に示すように、マスク層６０をマスクとして、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングし、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをパターニングする。第１導電層１２ａをパターニングすることにより、所定のパターンを有する下部電極１２が形成される。エッチング方法としては、ＲＩＥ、イオンミリング、ＩＣＰ（Inductively Coupled Plasma）等の高密度プラズマエッチングなどの方法を挙げることができる。
【００４４】
次に、必要に応じて、図９に示すように、全面に、第１水素バリア膜４０を形成する。第１水素バリア膜４０の材質としては、強誘電体層１４ａが水素によって還元されるのを防ぐことができる材質であれば特に限定されず、たとえば酸化アルミニウム、酸化チタン、酸化マグネシウムを挙げることができる。第１水素バリア膜４０の形成方法としては、スパッタ法、ＣＶＤ法、レーザアブレーション法を挙げることができる。
【００４５】
次に、全面に第１絶縁層７２を形成する。第１絶縁層７２の材質は、後の第１絶縁層のエッチバック工程で、マスク層と同一のエッチングレートにすることができるものであれば特に限定されず、たとえば酸化シリコン、酸化アルミニウムからなる。第１絶縁層７２の形成方法としては、たとえばＣＶＤ法を挙げることができる。第１絶縁層７２は、下部電極１２と強誘電体層１４ａと第２導電層１８ａとマスク層６０の積層体（以下「積層体」という）の相互間を充填するように形成される。
【００４６】
次に、図１０に示すように、第１絶縁層７２の上に、レジスト層Ｒ１を形成する。レジスト層Ｒ１は、その上面が平坦となるように形成される。なお、塗布法を利用して上面が平坦な第１絶縁層７２を形成した場合には、レジスト層Ｒ１を形成しなくてもよい。具体的には、第１絶縁層７２がＳＯＧ（Spin On Glass）層によりなる場合には、レジスト層Ｒ１を形成しなくてもよい。
【００４７】
次に、図１１に示すように、第１絶縁層７２およびレジスト層Ｒ１をエッチバックする。このエッチバックと同時に、マスク層６０を除去し、第２導電層１８ａの上面を露出させる。エッチバックの方法は、公知の方法をとることができる。このエッチバックの際、第１絶縁層７２と第１水素バリア膜４０とからなる絶縁層７０が、少なくとも下部電極１２の側壁を覆うように形成される。
【００４８】
次に、図１２に示すように、全面に、第３導電層１６ａを堆積する。第３導電層１６の材質および形成方法は、たとえば第１導電層１２ａの材質および形成方法と同様であることができる。
【００４９】
次に、第３導電層１６ａの上に、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、上部電極１６を形成しようとする領域上に形成される。
【００５０】
次に、レジスト層Ｒ２をマスクとして、第３導電層１６ａ、第２層導電層１８ａ、強誘電体層１４ａ、第１絶縁層７２および第１水素バリア膜４０をエッチングする。こうして、第３導電層１６ａがパターニングされることにより上部電極１６が形成される。また、第２導電層１８ａおよび強誘電体層１４ａがパターニングされることにより、上部電極１６と下部電極１２との交差領域に、中間電極層１８および強誘電体部１４が形成される。なお、上部電極１６と下部電極１２との交差領域以外の、上部電極１６の下には、第１絶縁層７２および第１水素バリア膜４０が残ることとなる。こうして、メモリセルアレイ１００が形成される。
【００５１】
次に、図１および図１４に示すように、必要に応じて、メモリセルアレイ１００上に、第２水素バリア膜４２を形成する。第２水素バリア膜４２の材質および形成方法は、第１水素バリア膜４０で述べたものを適用することができる。
【００５２】
次に、第２水素バリア膜４２の上に、公知の方法により、第１保護層３６を形成する。次に、必要に応じて、第１保護層３６を平坦化する。次に、第１保護層の上に、必要に応じて、メモリセルアレイ領域Ａ１００上に、第３水素バリア膜４４を形成する。次に、第１保護層３６および第３水素バリア膜４４の上に、第２保護層３８を形成する。
【００５３】
２．２作用効果
以下、本実施の形態に係る強誘電体メモリ装置の製造方法による作用効果を説明する。
【００５４】
１）本実施の形態においては、強誘電体層１４ａの上に、第２導電層１８ａを形成している。このため、第１絶縁層７２およびマスク層６０のエッチバック工程において、強誘電体層１４ａは第２導電層１８ａに覆われているため、強誘電体層１４ａがエッチャントと接触することがない。このため、強誘電体層１４ａの表面の構造が乱れず、特性悪化を抑えることができる。すなわち、キャパシタが受けるダメージを抑えることができる。
【００５５】
２）パターニング前の第１導電層１２ａの上に、強誘電体層１４ａを形成している。これにより、平坦な第１導電層１２ａの上に強誘電体層１４ａを形成できるため、強誘電体層１４ａを形成し易く、強誘電体成膜法の自由度が増す。
【００５６】
３）一般に、強誘電体キャパシタを構成する導電層や強誘電体層のエッチングの際に、マスクの側壁に反応生成物からなるフェンスが生じないように、エッチングを制御する必要がある。たとえば基板温度を３００℃程度の高温に保ってエッチングしたり、断面がテーパ形状となるようにエッチングしたりする必要がある。
【００５７】
しかし、本実施の形態においては、マスク層６０をマスクとして第１導電層１２ａ、強誘電体層１４ａおよび第２導電層１８ａをエッチングしている。そして、マスク層６０は、第１絶縁層７２のエッチバック工程で除去している。このマスク層６０の除去の際に、マスク層６０の側壁にフェンスが生じていたとしても、そのフェンスは除去されることとなる。このため、第２導電層１８ａ等をエッチングする際、フェンスが生じるようにエッチングしても、生じたフェンスは除去されるため、フェンスに起因する問題が生じない。したがって、フェンスが生じないように第２導電層１８ａ等を断面がテーパ状となるようにエッチングする必要がなくなるため、断面形状が垂直に近い積層体を形成することができる。また、エッチング時に基板を高温に保つ必要がないため、通常のエッチング装置で第２導電層１８ａ等をエッチングすることができる。
【００５８】
４）マスク層６０を用いて、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングしている。また、第２導電層１８ａ、強誘電体層１４ａとの選択比がレジストと比較して大きいためマスク層を薄くすることができることにより、マスク寸法を制御しやすい。レジスト層のようにエッチング中において後退がないため、パターン幅０．３５μｍ以下の形状に微細加工を図ることができる。
【００５９】
３．変形例
３．１第１の変形例
第１の変形例は、第１導電層１２ａ、強誘電体層１４ａおよび第２導電層１８ａの積層体の相互間を充填する第１絶縁層７２の形成方法の変形例である。
【００６０】
まず、図１７に示すように、積層体を含む第１層間絶縁層１０の表面を表面処理する。この表面処理は、積層体を含む第１層間絶縁層１０の表面が、第１絶縁層７２の材料液（たとえばミスト）と親和性を有するようにするために行われる。表面処理の方法としては、たとえば次の方法を挙げることができる。
【００６１】
第１層間絶縁層１０の表面の全面に表面修飾層８０を形成する。この表面修飾層８０は、第１絶縁層７２の材料液（ミスト）と親和性を有する。
【００６２】
表面修飾層８０の材質は、第１絶縁層７２の材料液（ミスト）と親和性を有する材質であれば特に限定されず、たとえば、ヘキサメチルジシラザン、テトラヒドラフラン、メタノール、メチルエチルケトンなどを用いることができる。
【００６３】
表面修飾層８０は、スピンコート法、ディップ法およびミストデポジション法等の液相を用いた方法によって形成してもよい。
【００６４】
次に、積層体の相互間に、水素を発生させないプロセスにより、図９に示されるように第１絶縁層７２を形成する。具体的には、次のように第１絶縁層７２を形成することができる。
【００６５】
第１絶縁層７２の材料液（ミスト）を第１層間絶縁層１０の上に付与する。積層体を含む第１層間絶縁層１０の表面に表面修飾層８０が形成されているため、第１絶縁層７２の材料液と第１層間絶縁層１０との塗れ性が高まり、積層体の相互間に第１絶縁層７２の材料液が流れ込みやすくなる。第１絶縁層７２の材料液の堆積方法は、特に限定されず、たとえばＬＳＭＣＤ（Liquid Source Mist Chemical Deposition）法を挙げることができる。ＬＳＭＣＤ法によれば、第１絶縁層７２の材料液が積層体の相互間により流れ込みやすくなる。第１絶縁層７２の材料液としては、酸化シリコンの液体原料を挙げることができる。
次に、第１絶縁層７２の材料液を熱処理することにより、第１絶縁層を形成する。
【００６６】
この変形例によれば、次の作用効果を奏することができる。
【００６７】
１）絶縁層は、水素を発生させないプロセスにより形成されている。具体的には、第１絶縁層７２の材料液（ミスト）を第１層間絶縁層１０の上に付与して、熱処理することにより絶縁層を形成している。このため、強誘電体層１４ａが還元されるのを抑えることできる。
【００６８】
２）また、第１層間絶縁層１０の表面と第１絶縁層の材料液とが親和性を有するすように、表面処理をしている。このため、積層体間に第１絶縁層の材料液を流れ込みやすくすることができる。
【００６９】
なお、本変形例において、表面処理の工程を省略してもよい。また、第１層間絶縁層１０および強誘電体キャパシタ２０の表面に第１の水素バリア層４０が形成されている状態で、本製法を適用してもよい。
【００７０】
３．２第２の変形例
１）本実施の形態においては、マスク層６０をマスクとして、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングした。しかし、これに限定されず、マスク層６０を形成せずに、レジスト層をマスクとして第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングしてもよい。
【００７１】
２）第１絶縁層７２の平坦化は、ＣＭＰ法により行うことができる。
【００７２】
３）絶縁層７０は、少なくとも下部電極１２を覆っていれば、図１５に示すような積層体の相互間の中央部の絶縁層７０が完全に除去されている態様であってもよく、また、図１６に示すように絶縁層７０の上面が第２導電層１８ａの上面より低く、第１導電層１２ａの上面より高くなっていてもよい。
【００７３】
４）上記実施の形態においては、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａを一括してパターニングした。しかし、これに限定されず、第１導電層１２ａをパターニングした後、強誘電体層１４ａおよび第１導電層１２ａを形成してもよい。
【００７４】
５）周辺回路部２００は、メモリセルアレイの下に設けられていてもよい。
【００７５】
４．実験例
実施例と、比較例とで、ヒステリシスループがどの程度異なるかを調べた。図１８は、実施例に係るヒステリシスループを示す図である。図１９は、比較例に係るヒステリシスループを示す図である。
【００７６】
なお、実施例は、メモリセルアレイの構造として図２〜図５に示す構造を採用した。また、実施例においては、図２〜図５の第１水素バリア膜（酸化アルミニウム膜）４０を形成した場合と形成しない場合のヒステリシスループを調べた。比較例においては、メモリセルアレイは、下部電極を含む基体の上に、連続した強誘電体層を形成し、その強誘電体層の上に上部電極を形成した構造を有する。
【００７７】
図１８および図１９に示すように、実施例によれば、比較例に比べて、分極値が０におけるヒステリシスループの接線の傾きが大きいことがわかる。このため、実施例は、比較例に比べて、角型性が向上しているといえる。
【００７８】
また、第２水素バリア膜を形成することにより、Ｐｒ（残留分極）値の絶対値が大きくなっていることがわかる。
【００７９】
本発明は、上記の実施の形態に限定されず、本発明の要旨の範囲で種々の変更が可能である。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリ装置を模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【図３】図１のＢ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【図４】図２におけるメモリセルアレイを拡大した断面模式図である。
【図５】図３におけるメモリセルアレイを拡大した断面模式図である。
【図６】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図７】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図８】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図９】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１０】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１１】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１２】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１３】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１４】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１５】第２の実施の形態の変形例を模式的に示す断面図である。
【図１６】第２の実施の形態の変形例を模式的に示す断面図である。
【図１７】第１の変形例に係る製造工程の要部を模式的に示す断面図である。
【図１８】実施例に係るヒステリシスループを示す図である。
【図１９】比較例に係るヒステリシスループを示す図である。
【符号の説明】
１０第１層間絶縁層
１２下部電極
１４強誘電体部
１６上部電極
１８中間電極層
３６第１保護層
３８第２保護層
４０第１水素バリア膜
４２第２水素バリア膜
４４第３水素バリア膜
５０第１駆動回路
５２第２駆動回路
６０マスク層
７０絶縁層
７２第１絶縁層
８０表面修飾層
９０前駆体層
９２帯電層
１００メモリセルアレイ
１１０半導体基板
１１２ＭＯＳトランジスタ
１１２ａゲート絶縁層
１１２ｂゲート電極
１１２ｃソース／ドレイン領域
１１４素子分離領域
２００周辺回路部
１０００強誘電体メモリ装置

Claims

（ａ）基体の上に、第１の下部電極層を形成する工程と、
（ｂ）前記第１の下部電極層の上に、第１の強誘電体層を形成する工程と、
（ｃ）前記第１の強誘電体層の上に、第１の導電層を形成する工程と、
（ｄ）前記第１の導電層、前記第１の強誘電体層、および前記第１の下部電極層をパターニングし、ストライプ形状を有する第２の導電層、ストライプ形状を有する第２の強誘電体層、およびストライプ形状を有する第２の下部電極層を形成する工程と、
（ｅ）前記基体の上に、前記第２の導電層、前記第２の強誘電体層、および前記第２の下部電極層を覆うように第１の絶縁層を形成する工程と、
（ｆ）前記第２の導電層の上面が露出するまで前記第１の絶縁層を除去し、第２の絶縁層を形成する工程と、
（ｇ）前記第２の導電層および前記第２の絶縁層の上に第１の上部電極層を形成する工程と、
（ｈ）前記第１の上部電極層、前記第２の導電層、前記第２の強誘電体層、および前記第２の絶縁層をパターニングし、ストライプ形状を有する第２の上部電極層、前記第２の上部電極層と前記第２の下部電極層との交差領域に配置された第３の導電層、前記第２の上部電極層と前記第２の下部電極層との交差領域に配置された第３の強誘電体層、および前記第２の上部電極層の下に配置された第３の絶縁層を形成する工程と、
（ｉ）前記基体の上方に、前記第２の上部電極層、前記第３の導電層、前記第３の強誘電体層、前記第２の下部電極層、および前記第３の絶縁層を覆うように保護層を形成する工程と、
を含む、メモリセルアレイの製造方法。
請求項１において、
前記工程（ｅ）の前に、第１の水素バリア膜を形成する工程をさらに含み、
前記工程（ｈ）において前記第２の絶縁層とともに前記第１の水素バリア膜をパターニングする、メモリセルアレイの製造方法。
請求項２において、
前記工程（ｉ）の前に、第２の水素バリア膜を形成する工程をさらに含む、メモリセルアレイの製造方法。
請求項１ないし請求項３のいずれかにおいて、
前記製造工程（ｅ）において、水素を発生させない方法により第１の絶縁層を形成する、メモリセルアレイの製造方法。
請求項４において、
前記第１の絶縁層の形成工程をＬＳＭＣＤ法によって行う、メモリセルアレイの製造方法。
請求項１ないし請求項３のいずれかにおいて、
前記工程（ｄ）のために、前記第１の導電層の上に所定のパターンを有するマスク層を形成する工程を含み、且つ、前記工程（ｆ）において、前記マスク層を除去する工程を含む、メモリセルアレイの製造方法。
請求項６において、
前記マスク層が、窒化シリコン、酸化シリコン、窒化チタンのいずれかからなる、メモリセルアレイの製造方法。
請求項６または請求項７において、
前記マスク層は、前記第１の絶縁層とほぼ同一のエッチングレートとすることができる材質からなる、メモリセルアレイの製造方法。